JPH1117544A - スイッチト・キャパシタ型ｄａ変換回路及びその制御方法及びｌｃｄ駆動制御回路及びｌｃｄ駆動制御方法及びｌｃｄ駆動制御用集積回路 - Google Patents
スイッチト・キャパシタ型ｄａ変換回路及びその制御方法及びｌｃｄ駆動制御回路及びｌｃｄ駆動制御方法及びｌｃｄ駆動制御用集積回路Info
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- 239000003990 capacitor Substances 0.000 title claims abstract description 170
- 238000000034 method Methods 0.000 title claims abstract description 19
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- 238000003491 array Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000014509 gene expression Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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Abstract
(57)【要約】
【課題】ＤＡ変換出力信号が基準電圧レベルに対して上
下対照なレベルとなるＤＡ変換回路及び制御方法と、そ
れを応用したＬＣＤ駆動制御回路及び駆動制御方法を得
る。 【解決手段】演算増幅器１と、第１・第２・第３のキャ
パシタ２・３・４と、第１から第５のスイッチ６・１１
・７・９・１４とからなり、第２のキャパシタは基準容
量値の２の０乗倍から２の（Ｎ−１）乗倍までの容量値
のＮ個のキャパシタ列からなる。このキャパシタ列の各
々を第１の基準電圧端子５、あるいは第２の基準電圧端
子８または第３の基準電圧端子１０に前記スイッチを介
して接続制御する。前記スイッチは極性制御信号２０、
基準クロック信号２１及びデジタル信号２２により制御
され、特に極性制御信号を切換えることで、基準電圧端
子１６の電圧レベルに対し上下対照なＤＡ変換アナログ
出力信号１７を得る。
下対照なレベルとなるＤＡ変換回路及び制御方法と、そ
れを応用したＬＣＤ駆動制御回路及び駆動制御方法を得
る。 【解決手段】演算増幅器１と、第１・第２・第３のキャ
パシタ２・３・４と、第１から第５のスイッチ６・１１
・７・９・１４とからなり、第２のキャパシタは基準容
量値の２の０乗倍から２の（Ｎ−１）乗倍までの容量値
のＮ個のキャパシタ列からなる。このキャパシタ列の各
々を第１の基準電圧端子５、あるいは第２の基準電圧端
子８または第３の基準電圧端子１０に前記スイッチを介
して接続制御する。前記スイッチは極性制御信号２０、
基準クロック信号２１及びデジタル信号２２により制御
され、特に極性制御信号を切換えることで、基準電圧端
子１６の電圧レベルに対し上下対照なＤＡ変換アナログ
出力信号１７を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチト・キャ
パシタ型ＤＡ変換回路及びその制御方法と、それを応用
したＬＣＤ駆動制御回路及びその制御方法に関して、特
に、アナログ変換出力信号の電圧レベルを所定の基準電
圧に対して上下対照なレベルとなるようにしたＤＡ変換
回路及びその制御方法と、ＬＣＤ駆動回路及びその制御
方法に関する。
パシタ型ＤＡ変換回路及びその制御方法と、それを応用
したＬＣＤ駆動制御回路及びその制御方法に関して、特
に、アナログ変換出力信号の電圧レベルを所定の基準電
圧に対して上下対照なレベルとなるようにしたＤＡ変換
回路及びその制御方法と、ＬＣＤ駆動回路及びその制御
方法に関する。
【０００２】
【従来の技術】従来のＤＡ変換回路は、例えば特開昭６
１−３９７２６号公報にあるように、アナログ変換出力
信号のレベルを基準電圧レベルに対して上下対照なレベ
ルにするために、キャパシタやスイッチの組を２組用意
して、平衡演算増幅器から出力するようにしていた。
１−３９７２６号公報にあるように、アナログ変換出力
信号のレベルを基準電圧レベルに対して上下対照なレベ
ルにするために、キャパシタやスイッチの組を２組用意
して、平衡演算増幅器から出力するようにしていた。
【０００３】
【発明が解決しようとする課題】この従来のＤＡ変換回
路では、前述したように、基準電圧レベルに対して上下
対照となるアナログ変換出力信号を得るためには、キャ
パシタやスイッチの組を２組用意する必要があり、回路
が煩雑になり、またその制御も煩雑なものとなる欠点が
ある。本発明の目的は、この欠点を解決するために、従
来２組用意していたキャパシタやスイッチの組を１組に
減らしたＤＡ変換回路及びその制御方法と、このＤＡ変
換回路及び制御方法を応用したＬＣＤ表示装置の駆動制
御回路及び駆動制御方法を提案するものである。
路では、前述したように、基準電圧レベルに対して上下
対照となるアナログ変換出力信号を得るためには、キャ
パシタやスイッチの組を２組用意する必要があり、回路
が煩雑になり、またその制御も煩雑なものとなる欠点が
ある。本発明の目的は、この欠点を解決するために、従
来２組用意していたキャパシタやスイッチの組を１組に
減らしたＤＡ変換回路及びその制御方法と、このＤＡ変
換回路及び制御方法を応用したＬＣＤ表示装置の駆動制
御回路及び駆動制御方法を提案するものである。
【０００４】
【課題を解決するための手段】前記課題を解決するた
め、本発明のスイッチト・キャパシタ型ＤＡ変換回路
は、演算増幅器と、一端が前記演算増幅器の逆相入力端
子に接続された、容量値が基準容量の２のＮ乗倍の容量
値の第１のキャパシタ、容量値が基準容量の２の０乗倍
から２の（Ｎ−１）乗倍の容量値のＮ個のキャパシタＣ
ｉ（ｉは整数、Ｎは自然数、０≦ｉ≦ Ｎ−１）からな
る第２のキャパシタ列、及び容量値が基準容量と同じ容
量値の第３のキャパシタと、前記第２のキャパシタ列の
各々のキャパシタの他端を第１の基準電圧端子と接続ま
たは切断するＮ個のスイッチからなる第１のスイッチ列
と、前記第２のキャパシタ列の各々のキャパシタの他端
を第３のスイッチを介して第２の基準電圧端子または第
４のスイッチを介して第３の基準電圧端子に接続または
切断するＮ個のスイッチからなる第２のスイッチ列と、
前記演算増幅器の出力端子と逆相入力端子とを接続また
は切断する第５のスイッチとを有し、前記第１のキャパ
シタの他端は前記演算増幅器の出力端子と接続され、前
記第３のキャパシタの他端は前記第３のスイッチを介し
て前記第２の基準電圧端子または前記第４のスイッチを
介して前記第３の基準電圧端子に接続され、前記演算増
幅器の正相入力端子は第４の基準電圧端子に接続され、
前記第１から第５の各スイッチは、極性制御信号と基準
クロック信号とデジタル・アナログ変換するＮビットの
デジタル信号Ｄｉとにより接続／切断が制御され、前記
第５のスイッチはクロック信号により、前記第３のスイ
ッチは前記極性制御信号と前記クロック信号の排他的論
理和をとった信号により、前記第４のスイッチは前記排
他的論理和をとった信号を反転した信号により、前記第
２のキャパシタ列の各キャパシタＣｉに接続された前記
第１のスイッチ列の各スイッチは前記排他的論理和をと
った信号と前記デジタル信号の各々のビット信号Ｄｉと
の論理積をとった信号により、前記第２のキャパシタ列
の各キャパシタＣｉに接続された前記第２のスイッチ列
の各スイッチは前記論理積をとった信号を反転した信号
により、各々接続または切断の制御をするようにして、
前記演算増幅器の出力端子の信号をアナログ変換出力信
号とした。
め、本発明のスイッチト・キャパシタ型ＤＡ変換回路
は、演算増幅器と、一端が前記演算増幅器の逆相入力端
子に接続された、容量値が基準容量の２のＮ乗倍の容量
値の第１のキャパシタ、容量値が基準容量の２の０乗倍
から２の（Ｎ−１）乗倍の容量値のＮ個のキャパシタＣ
ｉ（ｉは整数、Ｎは自然数、０≦ｉ≦ Ｎ−１）からな
る第２のキャパシタ列、及び容量値が基準容量と同じ容
量値の第３のキャパシタと、前記第２のキャパシタ列の
各々のキャパシタの他端を第１の基準電圧端子と接続ま
たは切断するＮ個のスイッチからなる第１のスイッチ列
と、前記第２のキャパシタ列の各々のキャパシタの他端
を第３のスイッチを介して第２の基準電圧端子または第
４のスイッチを介して第３の基準電圧端子に接続または
切断するＮ個のスイッチからなる第２のスイッチ列と、
前記演算増幅器の出力端子と逆相入力端子とを接続また
は切断する第５のスイッチとを有し、前記第１のキャパ
シタの他端は前記演算増幅器の出力端子と接続され、前
記第３のキャパシタの他端は前記第３のスイッチを介し
て前記第２の基準電圧端子または前記第４のスイッチを
介して前記第３の基準電圧端子に接続され、前記演算増
幅器の正相入力端子は第４の基準電圧端子に接続され、
前記第１から第５の各スイッチは、極性制御信号と基準
クロック信号とデジタル・アナログ変換するＮビットの
デジタル信号Ｄｉとにより接続／切断が制御され、前記
第５のスイッチはクロック信号により、前記第３のスイ
ッチは前記極性制御信号と前記クロック信号の排他的論
理和をとった信号により、前記第４のスイッチは前記排
他的論理和をとった信号を反転した信号により、前記第
２のキャパシタ列の各キャパシタＣｉに接続された前記
第１のスイッチ列の各スイッチは前記排他的論理和をと
った信号と前記デジタル信号の各々のビット信号Ｄｉと
の論理積をとった信号により、前記第２のキャパシタ列
の各キャパシタＣｉに接続された前記第２のスイッチ列
の各スイッチは前記論理積をとった信号を反転した信号
により、各々接続または切断の制御をするようにして、
前記演算増幅器の出力端子の信号をアナログ変換出力信
号とした。
【０００５】また、本発明の別のスイッチト・キャパシ
タ型ＤＡ変換回路は、演算増幅器と、一端が前記演算増
幅器の逆相入力端子に接続された、容量値が基準容量の
２のＮ乗倍の容量値の第１のキャパシタ、容量値が基準
容量の２の０乗倍から２の（Ｎ−１）乗倍の容量値のＮ
個のキャパシタＣｉ（ｉは整数、Ｎは自然数、０≦ｉ≦
Ｎ−１）からなる第２のキャパシタ列、容量値が基準
容量と同じ容量値の第３のキャパシタ、及び容量値が基
準容量と同じ容量値の第４のキャパシタと、前記第２の
キャパシタ列の各々のキャパシタの他端を第１の基準電
圧端子と接続または切断するＮ個のスイッチからなる第
１のスイッチ列と、前記第２のキャパシタ列の各々のキ
ャパシタの他端を第３のスイッチを介して第２の基準電
圧端子または第４のスイッチを介して第３の基準電圧端
子に接続または切断するＮ個のスイッチからなる第２の
スイッチ列と、前記演算増幅器の出力端子と逆相入力端
子とを接続または切断する第５のスイッチと、一端が前
記第４のキャパシタの他端に接続された、容量値が基準
容量の２の０乗倍から２の（Ｍ−１）乗倍の容量値のＭ
個のキャパシタＣｊ（ｊは整数、Ｍは自然数、０≦ｊ≦
Ｍ−１）からなる第５のキャパシタ列と、前記第５の
キャパシタ列の各々のキャパシタの他端を前記第１の基
準電圧端子と接続または切断するＭ個のスイッチからな
る第６のスイッチ列と、前記第５のキャパシタ列の各々
のキャパシタの他端を前記第２の基準電圧端子に接続ま
たは切断するＭ個のスイッチからなる第７のスイッチ列
と、前記第５のキャパシタ列に接続された前記第４のキ
ャパシタの他端を前記第３の基準電圧端子と接続または
切断する第８のスイッチを有し、前記第１のキャパシタ
の他端は前記演算増幅器の出力端子と接続され、前記演
算増幅器の正相入力端子は前記第４の基準電圧端子に接
続され、前記第３のキャパシタの他端は前記第３のスイ
ッチを介して前記第２の基準電圧端子または前記第４の
スイッチを介して前記第３の基準電圧端子に接続され、
前記第１から第８の各スイッチは、極性制御信号と基準
クロック信号とデジタル・アナログ変換する（Ｎ＋Ｍ）
ビットのデジタル信号Ｄｋ（ｋは整数、０≦ｋ≦ Ｎ＋
Ｍ−１）とにより接続／切断が制御され、前記第５及び
第８のスイッチはクロック信号により、前記第３のスイ
ッチは前記極性制御信号と前記クロック信号の排他的論
理和をとった信号により、前記第４のスイッチは前記排
他的論理和をとった信号を反転した信号により、前記第
２のキャパシタ列の各キャパシタＣｉに接続された前記
第１のスイッチ列の各スイッチ及び前記第５のキャパシ
タ列の各キャパシタＣｊに接続された前記第６のスイッ
チ列の各スイッチは前記排他的論理和をとった信号と前
記デジタル信号の各々のビット信号Ｄｋとの論理積をと
った信号により、前記第２のキャパシタ列の各キャパシ
タＣｉに接続された前記第２のスイッチ列の各スイッチ
及び前記第５のキャパシタ列の各キャパシタＣｊに接続
された前記第７のスイッチ列の各スイッチは前記論理積
をとった信号を反転した信号により、各々接続または切
断の制御をするようにして、前記演算増幅器の出力端子
の信号をアナログ変換出力信号とした。
タ型ＤＡ変換回路は、演算増幅器と、一端が前記演算増
幅器の逆相入力端子に接続された、容量値が基準容量の
２のＮ乗倍の容量値の第１のキャパシタ、容量値が基準
容量の２の０乗倍から２の（Ｎ−１）乗倍の容量値のＮ
個のキャパシタＣｉ（ｉは整数、Ｎは自然数、０≦ｉ≦
Ｎ−１）からなる第２のキャパシタ列、容量値が基準
容量と同じ容量値の第３のキャパシタ、及び容量値が基
準容量と同じ容量値の第４のキャパシタと、前記第２の
キャパシタ列の各々のキャパシタの他端を第１の基準電
圧端子と接続または切断するＮ個のスイッチからなる第
１のスイッチ列と、前記第２のキャパシタ列の各々のキ
ャパシタの他端を第３のスイッチを介して第２の基準電
圧端子または第４のスイッチを介して第３の基準電圧端
子に接続または切断するＮ個のスイッチからなる第２の
スイッチ列と、前記演算増幅器の出力端子と逆相入力端
子とを接続または切断する第５のスイッチと、一端が前
記第４のキャパシタの他端に接続された、容量値が基準
容量の２の０乗倍から２の（Ｍ−１）乗倍の容量値のＭ
個のキャパシタＣｊ（ｊは整数、Ｍは自然数、０≦ｊ≦
Ｍ−１）からなる第５のキャパシタ列と、前記第５の
キャパシタ列の各々のキャパシタの他端を前記第１の基
準電圧端子と接続または切断するＭ個のスイッチからな
る第６のスイッチ列と、前記第５のキャパシタ列の各々
のキャパシタの他端を前記第２の基準電圧端子に接続ま
たは切断するＭ個のスイッチからなる第７のスイッチ列
と、前記第５のキャパシタ列に接続された前記第４のキ
ャパシタの他端を前記第３の基準電圧端子と接続または
切断する第８のスイッチを有し、前記第１のキャパシタ
の他端は前記演算増幅器の出力端子と接続され、前記演
算増幅器の正相入力端子は前記第４の基準電圧端子に接
続され、前記第３のキャパシタの他端は前記第３のスイ
ッチを介して前記第２の基準電圧端子または前記第４の
スイッチを介して前記第３の基準電圧端子に接続され、
前記第１から第８の各スイッチは、極性制御信号と基準
クロック信号とデジタル・アナログ変換する（Ｎ＋Ｍ）
ビットのデジタル信号Ｄｋ（ｋは整数、０≦ｋ≦ Ｎ＋
Ｍ−１）とにより接続／切断が制御され、前記第５及び
第８のスイッチはクロック信号により、前記第３のスイ
ッチは前記極性制御信号と前記クロック信号の排他的論
理和をとった信号により、前記第４のスイッチは前記排
他的論理和をとった信号を反転した信号により、前記第
２のキャパシタ列の各キャパシタＣｉに接続された前記
第１のスイッチ列の各スイッチ及び前記第５のキャパシ
タ列の各キャパシタＣｊに接続された前記第６のスイッ
チ列の各スイッチは前記排他的論理和をとった信号と前
記デジタル信号の各々のビット信号Ｄｋとの論理積をと
った信号により、前記第２のキャパシタ列の各キャパシ
タＣｉに接続された前記第２のスイッチ列の各スイッチ
及び前記第５のキャパシタ列の各キャパシタＣｊに接続
された前記第７のスイッチ列の各スイッチは前記論理積
をとった信号を反転した信号により、各々接続または切
断の制御をするようにして、前記演算増幅器の出力端子
の信号をアナログ変換出力信号とした。
【０００６】また、本発明のスイッチト・キャパシタ型
ＤＡ変換回路の制御方法は、前述ののスイッチト・キャ
パシタ型ＤＡ変換回路において、前記デジタル信号の同
じ値に対して、前記クロック信号の個々のサイクル毎に
前記極性制御信号を反転することにより、前記演算増幅
器の出力端子から出力されるアナログ変換出力信号を、
前記第４の基準電圧端子に印加される第４の電圧レベル
に対して上下に対照な電圧レベルとなるようにした。
ＤＡ変換回路の制御方法は、前述ののスイッチト・キャ
パシタ型ＤＡ変換回路において、前記デジタル信号の同
じ値に対して、前記クロック信号の個々のサイクル毎に
前記極性制御信号を反転することにより、前記演算増幅
器の出力端子から出力されるアナログ変換出力信号を、
前記第４の基準電圧端子に印加される第４の電圧レベル
に対して上下に対照な電圧レベルとなるようにした。
【０００７】また、本発明のＬＣＤ駆動制御回路は、前
述したスイッチト・キャパシタ型ＤＡ変換回路におい
て、ＬＣＤ表示装置の１画面分のフレーム周期を示すフ
レーム信号を前記極性制御信号とし、水平走査ビット同
期信号を前記クロック信号とし、Ｎビットまたは（Ｎ＋
Ｍ）ビットのデジタル・ビデオ信号を前記Ｎビットまた
は（Ｎ＋Ｍ）ビットのデジタル信号とし、前記アナログ
変換出力信号をアナログ・ビデオ信号として出力するよ
うにした。
述したスイッチト・キャパシタ型ＤＡ変換回路におい
て、ＬＣＤ表示装置の１画面分のフレーム周期を示すフ
レーム信号を前記極性制御信号とし、水平走査ビット同
期信号を前記クロック信号とし、Ｎビットまたは（Ｎ＋
Ｍ）ビットのデジタル・ビデオ信号を前記Ｎビットまた
は（Ｎ＋Ｍ）ビットのデジタル信号とし、前記アナログ
変換出力信号をアナログ・ビデオ信号として出力するよ
うにした。
【０００８】また、本発明のＬＣＤ駆動制御方法は、前
記フレーム信号をフレーム周期毎に反転するようにし
て、ＬＣＤ表示装置を交流駆動するようにした。
記フレーム信号をフレーム周期毎に反転するようにし
て、ＬＣＤ表示装置を交流駆動するようにした。
【０００９】また、本発明のＬＣＤ駆動制御用集積回路
は、前記のＬＣＤ駆動制御回路を複数個内蔵するように
した。
は、前記のＬＣＤ駆動制御回路を複数個内蔵するように
した。
【００１０】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
下に図面を参照して説明する。
【００１１】図１は、本発明の第１の実施の形態のスイ
ッチト・キャパシタ型ＤＡ変換回路のブロック図であ
る。
ッチト・キャパシタ型ＤＡ変換回路のブロック図であ
る。
【００１２】本発明の第１の実施の形態のスイッチト・
キャパシタ型ＤＡ変換回路は、図１に示すように、演算
増幅器１と、一端が前記演算増幅器１の逆相入力端子１
３に接続された、容量値が基準容量の２のＮ乗倍の容量
値の第１のキャパシタ２、容量値が基準容量の２の０乗
倍から２の（Ｎ−１）乗倍の容量値のＮ個のキャパシタ
Ｃｉ（ｉは整数、Ｎは自然数、０≦ｉ≦ Ｎ−１）から
なる第２のキャパシタ列３、及び容量値が基準容量と同
じ容量値の第３のキャパシタ４と、前記第２のキャパシ
タ列３の各々のキャパシタの他端を第１の基準電圧端子
５と接続または切断するＮ個のスイッチからなる第１の
スイッチ列６と、前記第２のキャパシタ列３の各々のキ
ャパシタの他端を第３のスイッチ７を介して第２の基準
電圧端子８または第４のスイッチ９を介して第３の基準
電圧端子１０に接続または切断するＮ個のスイッチから
なる第２のスイッチ列１１と、前記演算増幅器１の出力
端子１２と逆相入力端子１３とを接続または切断する第
５のスイッチ１４とを有し、前記第１のキャパシタ２の
他端は前記演算増幅器１の出力端子１２と接続され、前
記第３のキャパシタ４の他端は前記第３のスイッチ７を
介して前記第２の基準電圧端子８または前記第４のスイ
ッチ９を介して前記第３の基準電圧端子１０に接続さ
れ、前記演算増幅器１の正相入力端子１５は第４の基準
電圧端子１６に接続され、前記第１から第５の各スイッ
チは、極性制御信号２０と基準クロック信号２１とデジ
タル・アナログ変換するＮビットのデジタル信号Ｄｉ
（ｉは整数、０≦ｉ≦ Ｎ−１）２２とにより接続／切
断が制御され、前記第５のスイッチ１４は前記クロック
信号２１により、前記第３のスイッチ７は前記極性制御
信号２０と前記クロック信号２１の排他的論理和３０を
とった信号により、前記第４のスイッチ９は前記排他的
論理和３０をとった信号を反転（３２）した信号によ
り、前記第２のキャパシタ列３の各キャパシタＣｉに接
続された前記第１のスイッチ列６の各スイッチは前記排
他的論理和３０をとった信号と前記デジタル信号の各々
のビット信号Ｄｉとの論理積３１をとった信号により、
前記第２のキャパシタ列３の各キャパシタＣｉに接続さ
れた前記第２のスイッチ列１１の各スイッチは前記論理
積３１をとった信号を反転（３３）した信号により、各
々接続または切断の制御をするようにして、前記演算増
幅器１の出力端子１２の信号をアナログ変換信号出力１
７としている。
キャパシタ型ＤＡ変換回路は、図１に示すように、演算
増幅器１と、一端が前記演算増幅器１の逆相入力端子１
３に接続された、容量値が基準容量の２のＮ乗倍の容量
値の第１のキャパシタ２、容量値が基準容量の２の０乗
倍から２の（Ｎ−１）乗倍の容量値のＮ個のキャパシタ
Ｃｉ（ｉは整数、Ｎは自然数、０≦ｉ≦ Ｎ−１）から
なる第２のキャパシタ列３、及び容量値が基準容量と同
じ容量値の第３のキャパシタ４と、前記第２のキャパシ
タ列３の各々のキャパシタの他端を第１の基準電圧端子
５と接続または切断するＮ個のスイッチからなる第１の
スイッチ列６と、前記第２のキャパシタ列３の各々のキ
ャパシタの他端を第３のスイッチ７を介して第２の基準
電圧端子８または第４のスイッチ９を介して第３の基準
電圧端子１０に接続または切断するＮ個のスイッチから
なる第２のスイッチ列１１と、前記演算増幅器１の出力
端子１２と逆相入力端子１３とを接続または切断する第
５のスイッチ１４とを有し、前記第１のキャパシタ２の
他端は前記演算増幅器１の出力端子１２と接続され、前
記第３のキャパシタ４の他端は前記第３のスイッチ７を
介して前記第２の基準電圧端子８または前記第４のスイ
ッチ９を介して前記第３の基準電圧端子１０に接続さ
れ、前記演算増幅器１の正相入力端子１５は第４の基準
電圧端子１６に接続され、前記第１から第５の各スイッ
チは、極性制御信号２０と基準クロック信号２１とデジ
タル・アナログ変換するＮビットのデジタル信号Ｄｉ
（ｉは整数、０≦ｉ≦ Ｎ−１）２２とにより接続／切
断が制御され、前記第５のスイッチ１４は前記クロック
信号２１により、前記第３のスイッチ７は前記極性制御
信号２０と前記クロック信号２１の排他的論理和３０を
とった信号により、前記第４のスイッチ９は前記排他的
論理和３０をとった信号を反転（３２）した信号によ
り、前記第２のキャパシタ列３の各キャパシタＣｉに接
続された前記第１のスイッチ列６の各スイッチは前記排
他的論理和３０をとった信号と前記デジタル信号の各々
のビット信号Ｄｉとの論理積３１をとった信号により、
前記第２のキャパシタ列３の各キャパシタＣｉに接続さ
れた前記第２のスイッチ列１１の各スイッチは前記論理
積３１をとった信号を反転（３３）した信号により、各
々接続または切断の制御をするようにして、前記演算増
幅器１の出力端子１２の信号をアナログ変換信号出力１
７としている。
【００１３】次に、このスイッチト・キャパシタ型ＤＡ
変換回路の動作について説明する。
変換回路の動作について説明する。
【００１４】まず、スイッチト・キャパシタ型ＤＡ変換
回路の動作原理を説明する。図３は、図１の回路を簡略
化して示したもので、第３の基準電圧端子と第４の基準
電圧端子は共通にしてある。ここで、第１のキャパシタ
３０２（ＣＰ１）の容量値は基準容量値Ｃの２のＮ乗倍
の値、第２のキャパシタ３０３（ＣＰ２）の容量値は基
準容量値Ｃのｎ倍の値、第３のキャパシタ３０４（ＣＰ
３）の容量値は基準容量値Ｃの（２のＮ乗−ｎ）倍の値
とする。このスイッチト・キャパシタ型ＤＡ変換回路
は、スイッチＳＷ１、ＳＷ３の組とスイッチＳＷ２、Ｓ
Ｗ４、ＳＷ５の組とを交互に開閉することによりＤＡ変
換動作を行う。まず、ＳＷ２、ＳＷ４、ＳＷ５を閉じ、
ＳＷ１、ＳＷ３を開いた状態にしてキャパシタＣＰ１、
ＣＰ２、ＣＰ３をリセットする。このとき、演算増幅器
ＯＰ１の出力信号Ｖｏは正相入力端子の電圧レベルＶ４
に等しくなる。次に、スイッチＳＷ１、ＳＷ３を閉じ、
スイッチＳＷ２、ＳＷ４、ＳＷ５を開いた状態にする
と、電荷の保存則から式１が成り立つ。ここに、Ｖａは
演算増幅器ＯＰ１の逆相入力端子の電圧レベルである。 〔式１〕
回路の動作原理を説明する。図３は、図１の回路を簡略
化して示したもので、第３の基準電圧端子と第４の基準
電圧端子は共通にしてある。ここで、第１のキャパシタ
３０２（ＣＰ１）の容量値は基準容量値Ｃの２のＮ乗倍
の値、第２のキャパシタ３０３（ＣＰ２）の容量値は基
準容量値Ｃのｎ倍の値、第３のキャパシタ３０４（ＣＰ
３）の容量値は基準容量値Ｃの（２のＮ乗−ｎ）倍の値
とする。このスイッチト・キャパシタ型ＤＡ変換回路
は、スイッチＳＷ１、ＳＷ３の組とスイッチＳＷ２、Ｓ
Ｗ４、ＳＷ５の組とを交互に開閉することによりＤＡ変
換動作を行う。まず、ＳＷ２、ＳＷ４、ＳＷ５を閉じ、
ＳＷ１、ＳＷ３を開いた状態にしてキャパシタＣＰ１、
ＣＰ２、ＣＰ３をリセットする。このとき、演算増幅器
ＯＰ１の出力信号Ｖｏは正相入力端子の電圧レベルＶ４
に等しくなる。次に、スイッチＳＷ１、ＳＷ３を閉じ、
スイッチＳＷ２、ＳＷ４、ＳＷ５を開いた状態にする
と、電荷の保存則から式１が成り立つ。ここに、Ｖａは
演算増幅器ＯＰ１の逆相入力端子の電圧レベルである。 〔式１〕
【００１５】式１をＶｏについて解くと式２のようにな
る。 〔式２〕
る。 〔式２〕
【００１６】ここに、Ｖａの電圧値は正相入力端子の電
圧値Ｖ４と等価とみなすことができるので、式２から次
の式３を得ることができる。 〔式３〕
圧値Ｖ４と等価とみなすことができるので、式２から次
の式３を得ることができる。 〔式３〕
【００１７】式３において、ｎの値を整数値として、０
から２＾Ｎまでの整数値をとるようにすれば、ｎの値に
応じた電圧レベル出力を得ることができる。従って、こ
のキャパシタＣＰ２を、図１の第２のキャパシタ列と第
１及び第２のスイッチ列とで構成することにより、デジ
タル入力信号Ｄｉの値に応じたＤＡ変換出力Ｖｏｕｔを
得ることができ、ＮビットＤＡ変換回路を構成すること
ができる。
から２＾Ｎまでの整数値をとるようにすれば、ｎの値に
応じた電圧レベル出力を得ることができる。従って、こ
のキャパシタＣＰ２を、図１の第２のキャパシタ列と第
１及び第２のスイッチ列とで構成することにより、デジ
タル入力信号Ｄｉの値に応じたＤＡ変換出力Ｖｏｕｔを
得ることができ、ＮビットＤＡ変換回路を構成すること
ができる。
【００１８】図３において、今度はスイッチＳＷ１、Ｓ
Ｗ３、ＳＷ５の組と、スイッチＳＷ２、ＳＷ４の組とを
交互に開閉する場合について検討すると、まず、スイッ
チＳＷ１、ＳＷ３、ＳＷ５を閉じ、スイッチＳＷ２、Ｓ
Ｗ４を開き、次にスイッチＳＷ１、ＳＷ３、ＳＷ５を開
き、スイッチＳＷ２、ＳＷ４を閉じるようにすると、電
荷の保存則から式４が成り立つ。ここに、Ｖａは逆相入
力端子の電圧レベルである。 〔式４〕
Ｗ３、ＳＷ５の組と、スイッチＳＷ２、ＳＷ４の組とを
交互に開閉する場合について検討すると、まず、スイッ
チＳＷ１、ＳＷ３、ＳＷ５を閉じ、スイッチＳＷ２、Ｓ
Ｗ４を開き、次にスイッチＳＷ１、ＳＷ３、ＳＷ５を開
き、スイッチＳＷ２、ＳＷ４を閉じるようにすると、電
荷の保存則から式４が成り立つ。ここに、Ｖａは逆相入
力端子の電圧レベルである。 〔式４〕
【００１９】ここでも、Ｖａ＝Ｖ４としてよいので、式
４をＶｏについて解くと、式５のようになる。 〔式５〕
４をＶｏについて解くと、式５のようになる。 〔式５〕
【００２０】ここに、式３及び式５を変形すると、それ
ぞれ式６、及び式７になる。 〔式６〕
ぞれ式６、及び式７になる。 〔式６〕
【００２１】〔式７〕
【００２２】これら２つの式を比べると、出力電圧レベ
ルが電圧レベルＶ４を中心にして上下対照な電圧レベル
出力となっていることがわかる。従って、スイッチＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５の開閉の順序を変
えることによりＤＡ変換出力の電圧レベルを基準電圧レ
ベルＶ４を中心にした上下対照な電圧レベルとすること
ができる。
ルが電圧レベルＶ４を中心にして上下対照な電圧レベル
出力となっていることがわかる。従って、スイッチＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５の開閉の順序を変
えることによりＤＡ変換出力の電圧レベルを基準電圧レ
ベルＶ４を中心にした上下対照な電圧レベルとすること
ができる。
【００２３】図１で、極性制御信号、基準クロック信号
及びデジタル信号Ｄｉと、排他的論理和及び論理積とに
より第１から第５のスイッチを制御する事により、以上
に述べたスイッチト・キャパシタ型ＤＡ変換回路の動作
が実現される。すなわち、図４に示すようなタイミング
波形をそれぞれ極性制御信号、基準クロック信号及びデ
ジタル信号に与えることにより、デジタル変換した信号
を、極性を選択して出力することが可能となる。すなわ
ち、図４のＴ１０の期間についてみると、極性制御信号
がＬｏｗレベルで、基準クロック信号がＨｉｇｈの期間
Ｔ１１では、第１及び第２のスイッチ列はデジタル信号
に従って開閉し、第３のスイッチは閉、第４のスイッチ
は開、第５のスイッチは閉となる。次に図４のＴ１２の
期間になると、第１のスイッチ列は開、第２のスイッチ
列は閉、第３のスイッチは開、第４のスイッチは閉、第
５のスイッチは開となり、直前の期間Ｔ１１において第
２のキャパシタ列にサンプリングされた電荷に従ってＤ
Ａ変換動作を行い、その出力Ｖｏｕｔは次の式８で表さ
れる値となる。 〔式８〕
及びデジタル信号Ｄｉと、排他的論理和及び論理積とに
より第１から第５のスイッチを制御する事により、以上
に述べたスイッチト・キャパシタ型ＤＡ変換回路の動作
が実現される。すなわち、図４に示すようなタイミング
波形をそれぞれ極性制御信号、基準クロック信号及びデ
ジタル信号に与えることにより、デジタル変換した信号
を、極性を選択して出力することが可能となる。すなわ
ち、図４のＴ１０の期間についてみると、極性制御信号
がＬｏｗレベルで、基準クロック信号がＨｉｇｈの期間
Ｔ１１では、第１及び第２のスイッチ列はデジタル信号
に従って開閉し、第３のスイッチは閉、第４のスイッチ
は開、第５のスイッチは閉となる。次に図４のＴ１２の
期間になると、第１のスイッチ列は開、第２のスイッチ
列は閉、第３のスイッチは開、第４のスイッチは閉、第
５のスイッチは開となり、直前の期間Ｔ１１において第
２のキャパシタ列にサンプリングされた電荷に従ってＤ
Ａ変換動作を行い、その出力Ｖｏｕｔは次の式８で表さ
れる値となる。 〔式８〕
【００２４】次に、図４のＴ２０の期間についてみる
と、極性制御信号がＨｉｇｈレベルで、基準クロック信
号がＨｉｇｈの期間Ｔ２１では、第１のスイッチ列は
開、第２のスイッチ列は閉、第３のスイッチは開、第４
のスイッチは閉、第５のスイッチは閉となり、次の期間
Ｔ２２では、第１及び第２のスイッチ列はデジタル信号
に従って開閉し、第３のスイッチは閉、第４のスイッチ
は開、第５のスイッチは開となる。このとき、その出力
Ｖｏｕｔは、次の式９で表される値となる。 〔式９〕
と、極性制御信号がＨｉｇｈレベルで、基準クロック信
号がＨｉｇｈの期間Ｔ２１では、第１のスイッチ列は
開、第２のスイッチ列は閉、第３のスイッチは開、第４
のスイッチは閉、第５のスイッチは閉となり、次の期間
Ｔ２２では、第１及び第２のスイッチ列はデジタル信号
に従って開閉し、第３のスイッチは閉、第４のスイッチ
は開、第５のスイッチは開となる。このとき、その出力
Ｖｏｕｔは、次の式９で表される値となる。 〔式９〕
【００２５】ここで、第４の基準電圧Ｖ４のレベルを電
源電圧の２分の１のレベル値、第３の基準電圧Ｖ３のレ
ベルを第４の基準電圧Ｖ４のレベルの２分の１のレベル
値とすることにより、第１及び第２の基準電圧の差の電
圧レベル（Ｖ１−Ｖ２）を、前記第３の基準電圧Ｖ３の
レベルと前記第３の基準電圧と第４の基準電圧の和の電
圧（Ｖ３＋Ｖ４）レベルとの間の電圧レベルとすること
ができる。
源電圧の２分の１のレベル値、第３の基準電圧Ｖ３のレ
ベルを第４の基準電圧Ｖ４のレベルの２分の１のレベル
値とすることにより、第１及び第２の基準電圧の差の電
圧レベル（Ｖ１−Ｖ２）を、前記第３の基準電圧Ｖ３の
レベルと前記第３の基準電圧と第４の基準電圧の和の電
圧（Ｖ３＋Ｖ４）レベルとの間の電圧レベルとすること
ができる。
【００２６】また、式８と式９とを比べると、Ｖｏｕｔ
の値はＶ４のレベル値に対して上下対照のレベルとなっ
ている。
の値はＶ４のレベル値に対して上下対照のレベルとなっ
ている。
【００２７】このＤＡ変換回路において、極性制御信号
をフレーム毎に反転するフレーム制御信号、基準クロッ
ク信号を水平走査ビット同期信号、デジタル信号をデジ
タル・ビデオ信号としてＬＣＤ表示装置を駆動すること
により、フレーム毎に反転する交流駆動信号を得ること
ができ、ＬＣＤ駆動制御回路及びＬＣＤ駆動制御方法と
して応用することができる。
をフレーム毎に反転するフレーム制御信号、基準クロッ
ク信号を水平走査ビット同期信号、デジタル信号をデジ
タル・ビデオ信号としてＬＣＤ表示装置を駆動すること
により、フレーム毎に反転する交流駆動信号を得ること
ができ、ＬＣＤ駆動制御回路及びＬＣＤ駆動制御方法と
して応用することができる。
【００２８】さらにまた、このＤＡ変換回路を応用した
ＬＣＤ駆動回路を複数個内蔵するようにして、ＬＣＤ駆
動制御用集積回路とすることができる。
ＬＣＤ駆動回路を複数個内蔵するようにして、ＬＣＤ駆
動制御用集積回路とすることができる。
【００２９】次に、本発明の第２の実施の形態のスイッ
チト・キャパシタ型ＤＡ変換回路について説明する。
チト・キャパシタ型ＤＡ変換回路について説明する。
【００３０】図２は、本発明の第２の実施の形態のスイ
ッチト・キャパシタ型ＤＡ変換回路のブロック図で、Ｎ
＋ＭビットのＤＡ変換回路を、上位のＮビットと下位の
Ｍビットに分けて構成した例である。
ッチト・キャパシタ型ＤＡ変換回路のブロック図で、Ｎ
＋ＭビットのＤＡ変換回路を、上位のＮビットと下位の
Ｍビットに分けて構成した例である。
【００３１】その構成は、演算増幅器２０１と、一端が
前記演算増幅器の逆相入力端子２１３に接続された、容
量値が基準容量の２のＮ乗倍の容量値の第１のキャパシ
タ２０２、容量値が基準容量の２の０乗倍から２の（Ｎ
−１）乗倍の容量値のＮ個のキャパシタＣｉ（ｉは整
数、Ｎは自然数、０≦ｉ≦ Ｎ−１）からなる第２のキ
ャパシタ列２０３、容量値が基準容量と同じ容量値の第
３のキャパシタ２０４、及び容量値が基準容量と同じ容
量値の第４のキャパシタ２１８と、前記第２のキャパシ
タ列の各々のキャパシタの他端を第１の基準電圧端子２
０５と接続または切断するＮ個のスイッチからなる第１
のスイッチ列２０６と、前記第２のキャパシタ列の各々
のキャパシタの他端を第３のスイッチ２０７を介して第
２の基準電圧端子２０８または第４のスイッチ２０９を
介して第３の基準電圧端子２１０に接続または切断する
Ｎ個のスイッチからなる第２のスイッチ列２１１と、前
記演算増幅器の出力端子２１２と逆相入力端子２１３と
を接続または切断する第５のスイッチ２１４と、一端が
前記第４のキャパシタの他端に接続された、容量値が基
準容量の２の０乗倍から２の（Ｍ−１）乗倍の容量値の
Ｍ個のキャパシタＣｊ（ｊは整数、Ｍは自然数、０≦ｊ
≦ Ｍ−１）からなる第５のキャパシタ列２１９と、前
記第５のキャパシタ列の各々のキャパシタの他端を前記
第１の基準電圧端子２０５と接続または切断するＭ個の
スイッチからなる第６のスイッチ列２４０と、前記第５
のキャパシタ列の各々のキャパシタの他端を前記第２の
基準電圧端子２０８に接続または切断するＭ個のスイッ
チからなる第７のスイッチ列２４１と、前記第５のキャ
パシタ列２１９に接続された前記第４のキャパシタ２１
８の他端を前記第３の基準電圧端子２１０と接続または
切断する第８のスイッチ２４２を有し、前記第１のキャ
パシタ２０２の他端は前記演算増幅器２０１の出力端子
２１２と接続され、前記演算増幅器の正相入力端子２１
５は第４の基準電圧端子２１６に接続され、前記第３の
キャパシタ２０４の他端は前記第３のスイッチ２０７を
介して前記第２の基準電圧端子２０８または前記第４の
スイッチ２０９を介して前記第３の基準電圧端子２１０
に接続され、前記第１から第８の各スイッチは、極性制
御信号２２０と基準クロック信号２２１とデジタル・ア
ナログ変換する（Ｎ＋Ｍ）ビットのデジタル信号Ｄｋ
（ｋは整数、０≦ｋ≦ Ｎ＋Ｍ−１）２２２とにより接
続／切断が制御され、前記第５及び第８のスイッチは前
記基準クロック信号により、前記第３のスイッチは前記
極性制御信号と前記基準クロック信号の排他的論理和を
とった信号により、前記第４のスイッチは前記排他的論
理和をとった信号を反転した信号により、前記第２のキ
ャパシタ列の各キャパシタＣｉに接続された前記第１の
スイッチ列の各スイッチ及び前記第５のキャパシタ列の
各キャパシタＣｊに接続された前記第６のスイッチ列の
各スイッチは前記排他的論理和をとった信号と前記デジ
タル信号の各々のビット信号Ｄｋとの論理積２３１をと
った信号により、前記第２のキャパシタ列の各キャパシ
タＣｉに接続された前記第２のスイッチ列の各スイッチ
及び前記第５のキャパシタ列の各キャパシタＣｊに接続
された前記第７のスイッチ列の各スイッチは前記論理積
（２３１）をとった信号を反転（２３３）した信号によ
り、各々接続または切断の制御をするようにして、前記
演算増幅器２０１の出力端子の信号をアナログ変換信号
出力２１７として、上位ビット、下位ビット分離型のス
イッチト・キャパシタ型ＤＡ変換回路を構成している。
前記演算増幅器の逆相入力端子２１３に接続された、容
量値が基準容量の２のＮ乗倍の容量値の第１のキャパシ
タ２０２、容量値が基準容量の２の０乗倍から２の（Ｎ
−１）乗倍の容量値のＮ個のキャパシタＣｉ（ｉは整
数、Ｎは自然数、０≦ｉ≦ Ｎ−１）からなる第２のキ
ャパシタ列２０３、容量値が基準容量と同じ容量値の第
３のキャパシタ２０４、及び容量値が基準容量と同じ容
量値の第４のキャパシタ２１８と、前記第２のキャパシ
タ列の各々のキャパシタの他端を第１の基準電圧端子２
０５と接続または切断するＮ個のスイッチからなる第１
のスイッチ列２０６と、前記第２のキャパシタ列の各々
のキャパシタの他端を第３のスイッチ２０７を介して第
２の基準電圧端子２０８または第４のスイッチ２０９を
介して第３の基準電圧端子２１０に接続または切断する
Ｎ個のスイッチからなる第２のスイッチ列２１１と、前
記演算増幅器の出力端子２１２と逆相入力端子２１３と
を接続または切断する第５のスイッチ２１４と、一端が
前記第４のキャパシタの他端に接続された、容量値が基
準容量の２の０乗倍から２の（Ｍ−１）乗倍の容量値の
Ｍ個のキャパシタＣｊ（ｊは整数、Ｍは自然数、０≦ｊ
≦ Ｍ−１）からなる第５のキャパシタ列２１９と、前
記第５のキャパシタ列の各々のキャパシタの他端を前記
第１の基準電圧端子２０５と接続または切断するＭ個の
スイッチからなる第６のスイッチ列２４０と、前記第５
のキャパシタ列の各々のキャパシタの他端を前記第２の
基準電圧端子２０８に接続または切断するＭ個のスイッ
チからなる第７のスイッチ列２４１と、前記第５のキャ
パシタ列２１９に接続された前記第４のキャパシタ２１
８の他端を前記第３の基準電圧端子２１０と接続または
切断する第８のスイッチ２４２を有し、前記第１のキャ
パシタ２０２の他端は前記演算増幅器２０１の出力端子
２１２と接続され、前記演算増幅器の正相入力端子２１
５は第４の基準電圧端子２１６に接続され、前記第３の
キャパシタ２０４の他端は前記第３のスイッチ２０７を
介して前記第２の基準電圧端子２０８または前記第４の
スイッチ２０９を介して前記第３の基準電圧端子２１０
に接続され、前記第１から第８の各スイッチは、極性制
御信号２２０と基準クロック信号２２１とデジタル・ア
ナログ変換する（Ｎ＋Ｍ）ビットのデジタル信号Ｄｋ
（ｋは整数、０≦ｋ≦ Ｎ＋Ｍ−１）２２２とにより接
続／切断が制御され、前記第５及び第８のスイッチは前
記基準クロック信号により、前記第３のスイッチは前記
極性制御信号と前記基準クロック信号の排他的論理和を
とった信号により、前記第４のスイッチは前記排他的論
理和をとった信号を反転した信号により、前記第２のキ
ャパシタ列の各キャパシタＣｉに接続された前記第１の
スイッチ列の各スイッチ及び前記第５のキャパシタ列の
各キャパシタＣｊに接続された前記第６のスイッチ列の
各スイッチは前記排他的論理和をとった信号と前記デジ
タル信号の各々のビット信号Ｄｋとの論理積２３１をと
った信号により、前記第２のキャパシタ列の各キャパシ
タＣｉに接続された前記第２のスイッチ列の各スイッチ
及び前記第５のキャパシタ列の各キャパシタＣｊに接続
された前記第７のスイッチ列の各スイッチは前記論理積
（２３１）をとった信号を反転（２３３）した信号によ
り、各々接続または切断の制御をするようにして、前記
演算増幅器２０１の出力端子の信号をアナログ変換信号
出力２１７として、上位ビット、下位ビット分離型のス
イッチト・キャパシタ型ＤＡ変換回路を構成している。
【００３２】次に、この回路の動作を同様に、図４のタ
イミング図に従って説明する。
イミング図に従って説明する。
【００３３】図４の期間Ｔ１０についてみると、極性制
御信号がＬｏｗ、基準クロック信号がＨｉｇｈの期間Ｔ
１１では、第１、第２、第６及び第７のスイッチ列はデ
ジタル信号Ｄｋに従って開閉し、第３のスイッチは閉、
第４のスイッチは開、第５及び第８のスイッチは閉とな
る。次のＴ１２の期間では、第１及び第６のスイッチ列
は開、第２及び第７のスイッチ列は閉、第３のスイッチ
は開、第４のスイッチは閉、第５及び第８のスイッチは
開となる。このときの出力Ｖｏｕｔの値は次の式１０の
ように表される。 〔式１０〕
御信号がＬｏｗ、基準クロック信号がＨｉｇｈの期間Ｔ
１１では、第１、第２、第６及び第７のスイッチ列はデ
ジタル信号Ｄｋに従って開閉し、第３のスイッチは閉、
第４のスイッチは開、第５及び第８のスイッチは閉とな
る。次のＴ１２の期間では、第１及び第６のスイッチ列
は開、第２及び第７のスイッチ列は閉、第３のスイッチ
は開、第４のスイッチは閉、第５及び第８のスイッチは
開となる。このときの出力Ｖｏｕｔの値は次の式１０の
ように表される。 〔式１０〕
【００３４】次に、図４の期間Ｔ２０についてみると、
極性制御信号及び基準クロック信号がともにＨｉｇｈの
期間Ｔ２１では、第１及び第６のスイッチ列は開、第２
及び第７のスイッチ列は閉、第３のスイッッチは開、第
４のスイッチは閉、第５及び第８のスイッチは閉とな
り、次のＴ２２の期間では、第１、第２、第６及び第７
のスイッチ列はデジタル信号Ｄｋにより開閉し、第３の
スイッチは閉、第４のスイッチは開、第５及び第８のス
イッチは開となる。このときの出力Ｖｏｕｔの値は次の
式１１のように表される。 〔式１１〕
極性制御信号及び基準クロック信号がともにＨｉｇｈの
期間Ｔ２１では、第１及び第６のスイッチ列は開、第２
及び第７のスイッチ列は閉、第３のスイッッチは開、第
４のスイッチは閉、第５及び第８のスイッチは閉とな
り、次のＴ２２の期間では、第１、第２、第６及び第７
のスイッチ列はデジタル信号Ｄｋにより開閉し、第３の
スイッチは閉、第４のスイッチは開、第５及び第８のス
イッチは開となる。このときの出力Ｖｏｕｔの値は次の
式１１のように表される。 〔式１１〕
【００３５】ここで、第４の基準電圧Ｖ４のレベルを電
源電圧の２分の１のレベル値、第３の基準電圧Ｖ３のレ
ベルを第４の基準電圧Ｖ４のレベルの２分の１のレベル
値とすることにより、第１及び第２の基準電圧の差の電
圧レベル（Ｖ１−Ｖ２）を、前記第３の基準電圧Ｖ３の
レベルと前記第３の基準電圧と第４の基準電圧の和の電
圧（Ｖ３＋Ｖ４）レベルとの間の電圧レベルとすること
ができる。
源電圧の２分の１のレベル値、第３の基準電圧Ｖ３のレ
ベルを第４の基準電圧Ｖ４のレベルの２分の１のレベル
値とすることにより、第１及び第２の基準電圧の差の電
圧レベル（Ｖ１−Ｖ２）を、前記第３の基準電圧Ｖ３の
レベルと前記第３の基準電圧と第４の基準電圧の和の電
圧（Ｖ３＋Ｖ４）レベルとの間の電圧レベルとすること
ができる。
【００３６】また、式１０と式１１とを比べると、Ｖｏ
ｕｔの値はＶ４のレベル値に対して上下対照のレベルと
なっている。
ｕｔの値はＶ４のレベル値に対して上下対照のレベルと
なっている。
【００３７】このＤＡ変換回路において、極性制御信号
をフレーム毎に反転するフレーム制御信号、基準クロッ
ク信号を水平走査ビット同期信号、デジタル信号をデジ
タル・ビデオ信号としてＬＣＤ表示装置を駆動すること
により、フレーム毎に反転する交流駆動信号を得ること
ができ、ＬＣＤ駆動制御回路及びＬＣＤ駆動制御方法と
して応用することができる。
をフレーム毎に反転するフレーム制御信号、基準クロッ
ク信号を水平走査ビット同期信号、デジタル信号をデジ
タル・ビデオ信号としてＬＣＤ表示装置を駆動すること
により、フレーム毎に反転する交流駆動信号を得ること
ができ、ＬＣＤ駆動制御回路及びＬＣＤ駆動制御方法と
して応用することができる。
【００３８】さらにまた、このＤＡ変換回路を応用した
ＬＣＤ駆動回路を複数個内蔵するようにして、ＬＣＤ駆
動制御用集積回路とすることができる。
ＬＣＤ駆動回路を複数個内蔵するようにして、ＬＣＤ駆
動制御用集積回路とすることができる。
【００３９】
【発明の効果】以上のように、本発明の、スイッチト・
キャパシタ型ＤＡ変換回路及びその制御方法と、それを
応用したＬＣＤ駆動制御回路及びＬＣＤ駆動制御方法に
よれば、従来のキャパシタとスイッチの組の２組の内の
１組を不要とし、また、極性制御信号及びフレーム信号
を反転するように制御するだけで、出力信号のレベルを
基準信号のレベルに対して上下対照のレベルにすること
が可能となり、回路規模が小さくなり、その制御方法も
簡単になるという効果がある。
キャパシタ型ＤＡ変換回路及びその制御方法と、それを
応用したＬＣＤ駆動制御回路及びＬＣＤ駆動制御方法に
よれば、従来のキャパシタとスイッチの組の２組の内の
１組を不要とし、また、極性制御信号及びフレーム信号
を反転するように制御するだけで、出力信号のレベルを
基準信号のレベルに対して上下対照のレベルにすること
が可能となり、回路規模が小さくなり、その制御方法も
簡単になるという効果がある。
【００４０】また、ＤＡ変換アナログ信号出力の電圧レ
ベルを規定するために外部から供給する第１から第４の
基準電圧レベルを、本発明のＤＡ変換回路の電源電圧レ
ベルと接地電圧レベルとの中間領域の電圧レベルに適正
に設定することにより、電源ラインや接地ラインの電圧
変動の影響を受けにくくすることが可能となるという効
果がある。
ベルを規定するために外部から供給する第１から第４の
基準電圧レベルを、本発明のＤＡ変換回路の電源電圧レ
ベルと接地電圧レベルとの中間領域の電圧レベルに適正
に設定することにより、電源ラインや接地ラインの電圧
変動の影響を受けにくくすることが可能となるという効
果がある。
【図１】本発明の第１の実施の形態のスイッチト・キャ
パシタ型ＮビットＤＡ変換回路のブロック図である。
パシタ型ＮビットＤＡ変換回路のブロック図である。
【図２】本発明の第２の実施の形態のスイッチト・キャ
パシタ型（Ｎ＋Ｍ）ビットＤＡ変換回路のブロック図で
ある。
パシタ型（Ｎ＋Ｍ）ビットＤＡ変換回路のブロック図で
ある。
【図３】図１のブロック図を簡略化したＤＡ変換回路の
ブロック図である。
ブロック図である。
【図４】本発明の極性制御信号、基準クロック信号及び
デジタル信号のタイミング図である。
デジタル信号のタイミング図である。
１ 演算増幅器 ２ 第１のキャパシタ ３ 第２のキャパシタ列 ４ 第３のキャパシタ ５ 第１の基準電圧端子 ６ 第１のスイッチ列 ７ 第３のスイッチ ８ 第２の基準電圧端子 ９ 第４のスイッチ １０ 第３の基準電圧端子 １１ 第２のスイッチ列 １２ 演算増幅器の出力端子 １３ 演算増幅器の逆相入力端子 １４ 第５のスイッチ １５ 演算増幅器の正相入力端子 １６ 第４の基準電圧端子 １７ ＤＡ変換アナログ信号出力 ２０ 極性制御信号 ２１ 基準クロック信号 ２２ デジタル信号 ３０ 排他的論理和 ３１ 論理積 ３２、３３ 反転 ２０１ 演算増幅器 ２０２ 第１のキャパシタ ２０３ 第２のキャパシタ列 ２０４ 第３のキャパシタ ２０５ 第１の基準電圧端子 ２０６ 第１のスイッチ列 ２０７ 第３のスイッチ ２０８ 第２の基準電圧端子 ２０９ 第４のスイッチ ２１０ 第３の基準電圧端子 ２１１ 第２のスイッチ列 ２１２ 演算増幅器の出力端子 ２１３ 演算増幅器の逆相入力端子 ２１４ 第５のスイッチ ２１５ 演算増幅器の正相入力端子 ２１６ 第４の基準電圧端子 ２１７ ＤＡ変換アナログ信号出力 ２１８ 第４のキャパシタ ２１９ 第５のキャパシタ列 ２２０ 極性制御信号 ２２１ 基準クロック信号 ２２２ デジタル信号 ２３０ 排他的論理和 ２３１ 論理積 ２３２、２３３ 反転 ２４０ 第６のスイッチ列 ２４１ 第７のスイッチ列 ２４２ 第８のスイッチ ３０１ 演算増幅器 ３０２ 第１のキャパシタ ３０３ 第２のキャパシタ列 ３０４ 第３のキャパシタ ３０５ 第１の基準電圧端子 ３０６ 第１のスイッチ列 ３０７ 第３のスイッチ ３０８ 第２の基準電圧端子 ３０９ 第４のスイッチ ３１０ 第３の基準電圧端子 ３１１ 第２のスイッチ列 ３１２ 演算増幅器の出力端子 ３１３ 演算増幅器の逆相入力端子 ３１４ 第５のスイッチ ３１５ 演算増幅器の正相入力端子 ３１６ 第４の基準電圧端子 ３１７ ＤＡ変換アナログ信号出力
Claims (6)
- 【請求項１】 演算増幅器と、一端が前記演算増幅器の
逆相入力端子に接続された、容量値が基準容量の２のＮ
乗倍の容量値の第１のキャパシタ、容量値が基準容量の
２の０乗倍から２の（Ｎ−１）乗倍の容量値のＮ個のキ
ャパシタＣｉ（ｉは整数、Ｎは自然数、０≦ｉ≦ Ｎ−
１）からなる第２のキャパシタ列、及び容量値が基準容
量と同じ容量値の第３のキャパシタと、前記第２のキャ
パシタ列の各々のキャパシタの他端を第１の基準電圧端
子と接続または切断するＮ個のスイッチからなる第１の
スイッチ列と、前記第２のキャパシタ列の各々のキャパ
シタの他端を第３のスイッチを介して第２の基準電圧端
子または第４のスイッチを介して第３の基準電圧端子に
接続または切断するＮ個のスイッチからなる第２のスイ
ッチ列と、前記演算増幅器の出力端子と逆相入力端子と
を接続または切断する第５のスイッチとを有し、前記第
１のキャパシタの他端は前記演算増幅器の出力端子と接
続され、前記第３のキャパシタの他端は前記第３のスイ
ッチを介して前記第２の基準電圧端子または前記第４の
スイッチを介して前記第３の基準電圧端子に接続され、
前記演算増幅器の正相入力端子は第４の基準電圧端子に
接続され、前記第１から第５の各スイッチは、極性制御
信号と基準クロック信号とデジタル・アナログ変換する
Ｎビットのデジタル信号Ｄｉとにより接続／切断が制御
され、前記第５のスイッチはクロック信号により、前記
第３のスイッチは前記極性制御信号と前記クロック信号
の排他的論理和をとった信号により、前記第４のスイッ
チは前記排他的論理和をとった信号を反転した信号によ
り、前記第２のキャパシタ列の各キャパシタＣｉに接続
された前記第１のスイッチ列の各スイッチは前記排他的
論理和をとった信号と前記デジタル信号の各々のビット
信号Ｄｉとの論理積をとった信号により、前記第２のキ
ャパシタ列の各キャパシタＣｉに接続された前記第２の
スイッチ列の各スイッチは前記論理積をとった信号を反
転した信号により、各々接続または切断の制御をするよ
うにして、前記演算増幅器の出力端子の信号をアナログ
変換出力信号としたことを特徴とするスイッチト・キャ
パシタ型ＤＡ変換回路。 - 【請求項２】 演算増幅器と、一端が前記演算増幅器の
逆相入力端子に接続された、容量値が基準容量の２のＮ
乗倍の容量値の第１のキャパシタ、容量値が基準容量の
２の０乗倍から２の（Ｎ−１）乗倍の容量値のＮ個のキ
ャパシタＣｉ（ｉは整数、Ｎは自然数、０≦ｉ≦ Ｎ−
１）からなる第２のキャパシタ列、容量値が基準容量と
同じ容量値の第３のキャパシタ、及び容量値が基準容量
と同じ容量値の第４のキャパシタと、前記第２のキャパ
シタ列の各々のキャパシタの他端を第１の基準電圧端子
と接続または切断するＮ個のスイッチからなる第１のス
イッチ列と、前記第２のキャパシタ列の各々のキャパシ
タの他端を第３のスイッチを介して第２の基準電圧端子
または第４のスイッチを介して第３の基準電圧端子に接
続または切断するＮ個のスイッチからなる第２のスイッ
チ列と、前記演算増幅器の出力端子と逆相入力端子とを
接続または切断する第５のスイッチと、一端が前記第４
のキャパシタの他端に接続された、容量値が基準容量の
２の０乗倍から２の（Ｍ−１）乗倍の容量値のＭ個のキ
ャパシタＣｊ（ｊは整数、Ｍは自然数、０≦ｊ≦ Ｍ−
１）からなる第５のキャパシタ列と、前記第５のキャパ
シタ列の各々のキャパシタの他端を前記第１の基準電圧
端子と接続または切断するＭ個のスイッチからなる第６
のスイッチ列と、前記第５のキャパシタ列の各々のキャ
パシタの他端を前記第２の基準電圧端子に接続または切
断するＭ個のスイッチからなる第７のスイッチ列と、前
記第５のキャパシタ列に接続された前記第４のキャパシ
タの他端を前記第３の基準電圧端子と接続または切断す
る第８のスイッチを有し、前記第１のキャパシタの他端
は前記演算増幅器の出力端子と接続され、前記演算増幅
器の正相入力端子は第４の基準電圧端子に接続され、前
記第３のキャパシタの他端は前記第３のスイッチを介し
て前記第２の基準電圧端子または前記第４のスイッチを
介して前記第３の基準電圧端子に接続され、前記第１か
ら第８の各スイッチは、極性制御信号と基準クロック信
号とデジタル・アナログ変換する（Ｎ＋Ｍ）ビットのデ
ジタル信号Ｄｋ（ｋは整数、０≦ｋ≦ Ｎ＋Ｍ−１）と
により接続／切断が制御され、前記第５及び第８のスイ
ッチはクロック信号により、前記第３のスイッチは前記
極性制御信号と前記クロック信号の排他的論理和をとっ
た信号により、前記第４のスイッチは前記排他的論理和
をとった信号を反転した信号により、前記第２のキャパ
シタ列の各キャパシタＣｉに接続された前記第１のスイ
ッチ列の各スイッチ及び前記第５のキャパシタ列の各キ
ャパシタＣｊに接続された前記第６のスイッチ列の各ス
イッチは前記排他的論理和をとった信号と前記デジタル
信号の各々のビット信号Ｄｋとの論理積をとった信号に
より、前記第２のキャパシタ列の各キャパシタＣｉに接
続された前記第２のスイッチ列の各スイッチ及び前記第
５のキャパシタ列の各キャパシタＣｊに接続された前記
第７のスイッチ列の各スイッチは前記論理積をとった信
号を反転した信号により、各々接続または切断の制御を
するようにして、前記演算増幅器の出力端子の信号をア
ナログ変換出力信号としたことを特徴とするスイッチト
・キャパシタ型ＤＡ変換回路。 - 【請求項３】 請求項１または請求項２のスイッチト・
キャパシタ型ＤＡ変換回路において、前記デジタル信号
の同じ値に対して、前記クロック信号の個々のサイクル
毎に前記極性制御信号を反転することにより、前記演算
増幅器の出力端子から出力されるアナログ変換出力信号
を、前記第４の基準電圧端子に印加される第４の電圧レ
ベルに対して上下に対照な電圧レベルとなるようにした
ことを特徴とするＤＡ変換回路の制御方法。 - 【請求項４】 請求項１または請求項２のスイッチト・
キャパシタ型ＤＡ変換回路において、ＬＣＤ表示装置の
１画面分のフレーム周期を示すフレーム信号を前記極性
制御信号とし、水平走査ビット同期信号を前記基準クロ
ック信号とし、Ｎビットまたは（Ｎ＋Ｍ）ビットのデジ
タル・ビデオ信号を前記Ｎビットまたは（Ｎ＋Ｍ）ビッ
トのデジタル信号とし、前記アナログ変換出力信号をア
ナログ・ビデオ信号として出力するようにしたことを特
徴とするＬＣＤ駆動制御回路。 - 【請求項５】 請求項４において、前記フレーム信号を
フレーム周期毎に反転するようにして、ＬＣＤ表示装置
を交流駆動するようにしたことを特徴とするＬＣＤ駆動
制御方法。 - 【請求項６】 請求項４のＬＣＤ駆動制御回路を複数個
内蔵するようにしたことを特徴とするＬＣＤ駆動制御用
集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168824A JP2994309B2 (ja) | 1997-06-25 | 1997-06-25 | スイッチト・キャパシタ型ｄａ変換回路及びその制御方法及びｌｃｄ駆動制御回路及びｌｃｄ駆動制御方法及びｌｃｄ駆動制御用集積回路 |
| TW087109938A TW402846B (en) | 1997-06-25 | 1998-06-20 | Capacitor-swithched array DAC and control |
| US09/103,532 US6067037A (en) | 1997-06-25 | 1998-06-24 | Digital-to-analog converter implemented by simple switched capacitor array and method for controlling thereof |
| KR1019980024108A KR100281210B1 (ko) | 1997-06-25 | 1998-06-25 | 단순 스위치 캐패시터 어레이로 구현된 디지털 아날로그 변환기및 그 제어 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168824A JP2994309B2 (ja) | 1997-06-25 | 1997-06-25 | スイッチト・キャパシタ型ｄａ変換回路及びその制御方法及びｌｃｄ駆動制御回路及びｌｃｄ駆動制御方法及びｌｃｄ駆動制御用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117544A true JPH1117544A (ja) | 1999-01-22 |
| JP2994309B2 JP2994309B2 (ja) | 1999-12-27 |
Family
ID=15875204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9168824A Expired - Fee Related JP2994309B2 (ja) | 1997-06-25 | 1997-06-25 | スイッチト・キャパシタ型ｄａ変換回路及びその制御方法及びｌｃｄ駆動制御回路及びｌｃｄ駆動制御方法及びｌｃｄ駆動制御用集積回路 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2994309B2 (ja) |
| KR (1) | KR100281210B1 (ja) |
| TW (1) | TW402846B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002108296A (ja) * | 2000-09-29 | 2002-04-10 | Toshiba Corp | 液晶表示装置 |
| US7180512B2 (en) | 2002-01-29 | 2007-02-20 | Fujitsu Limited | Integrated circuit free from accumulation of duty ratio errors |
| KR100714856B1 (ko) | 2003-05-28 | 2007-05-07 | 미쓰비시덴키 가부시키가이샤 | 디지털/아날로그 변환장치 및 그것을 구비하는 표시장치 |
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|---|---|---|---|---|
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| JP3514719B2 (ja) | 2000-09-14 | 2004-03-31 | シャープ株式会社 | Ｄ／ａ変換回路およびそれを用いた画像表示装置 |
| US6727836B2 (en) * | 2002-05-14 | 2004-04-27 | Constel Signal Processing Co. Ltd. | Method and apparatus for digital-to-analog signal conversion |
| JP3979377B2 (ja) * | 2003-11-06 | 2007-09-19 | セイコーエプソン株式会社 | 電流生成回路、電気光学装置及び電子機器 |
| US7151475B2 (en) * | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Minimized differential SAR-type column-wide ADC for CMOS image sensors |
| KR100615708B1 (ko) * | 2005-02-04 | 2006-08-25 | 삼성전자주식회사 | 동일한 동작특성을 가지는 복수개의 트랜지스터를이용하는 디지털/아날로그 컨버터 |
| CN103296985B (zh) * | 2012-02-28 | 2017-04-12 | 瑞昱半导体股份有限公司 | 用于通信装置的信号放大模块 |
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|---|---|---|---|---|
| JPH071870B2 (ja) * | 1984-07-31 | 1995-01-11 | 日本電気株式会社 | ディジタル／アナログ変換回路 |
| US5781139A (en) * | 1996-03-19 | 1998-07-14 | Thomson Multimedia S.A. | Switched capacitor digital-to analog converter |
| KR100190766B1 (ko) * | 1996-06-24 | 1999-06-01 | 김영환 | 고조파 왜곡을 감소시킨 스위치드 캐패시터 디지탈-아날로그변환기 |
-
1997
- 1997-06-25 JP JP9168824A patent/JP2994309B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-20 TW TW087109938A patent/TW402846B/zh not_active IP Right Cessation
- 1998-06-24 US US09/103,532 patent/US6067037A/en not_active Expired - Lifetime
- 1998-06-25 KR KR1019980024108A patent/KR100281210B1/ko not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002108296A (ja) * | 2000-09-29 | 2002-04-10 | Toshiba Corp | 液晶表示装置 |
| US7180512B2 (en) | 2002-01-29 | 2007-02-20 | Fujitsu Limited | Integrated circuit free from accumulation of duty ratio errors |
| CN100405451C (zh) * | 2002-01-29 | 2008-07-23 | 富士通株式会社 | 液晶显示设备及信号发送系统 |
| KR100714856B1 (ko) | 2003-05-28 | 2007-05-07 | 미쓰비시덴키 가부시키가이샤 | 디지털/아날로그 변환장치 및 그것을 구비하는 표시장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990007344A (ko) | 1999-01-25 |
| TW402846B (en) | 2000-08-21 |
| JP2994309B2 (ja) | 1999-12-27 |
| US6067037A (en) | 2000-05-23 |
| KR100281210B1 (ko) | 2001-02-01 |
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