JPH10133226A - 液晶駆動装置およびその製造方法 - Google Patents
液晶駆動装置およびその製造方法Info
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- JPH10133226A JPH10133226A JP28499396A JP28499396A JPH10133226A JP H10133226 A JPH10133226 A JP H10133226A JP 28499396 A JP28499396 A JP 28499396A JP 28499396 A JP28499396 A JP 28499396A JP H10133226 A JPH10133226 A JP H10133226A
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Abstract
(57)【要約】
【課題】 液晶表示装置の製造装置の汚染を防止すると
共に、補助容量部分の耐圧改善とリーク電流低減を実現
し、またゲート電極配線と補助容量配線の間の短絡不良
を低減する。 【解決手段】 ガラス基板１の上にアンダーコーティン
グ膜２を介してポリシリコンからなる活性層３を形成
し、その上にゲート絶縁膜４を介してゲート電極５を形
成し、更に活性層の上からイオンドーピングにより不純
物を注入して、低濃度ドナー領域６、高濃度ドナー領域
８、アクセプタ領域１０を形成して、薄膜トランジスタ
及び補助容量の一部を形成し、その上から全体にＣｓ絶
縁膜１７とＭｏＴａ１８を成膜し、ＭｏＴａ１８を加工
してＣｓ電極９を形成することにより、薄膜トランジス
タを構成するゲート絶縁膜４と、Ｃｓ電極９を載せてい
るＣｓ絶縁膜１７を別々の層として、ゲート電極５とＣ
ｓ電極９の間の耐圧を高め、プロセスにおけるポリイミ
ドなどの有機材料の使用を不要としている。
共に、補助容量部分の耐圧改善とリーク電流低減を実現
し、またゲート電極配線と補助容量配線の間の短絡不良
を低減する。 【解決手段】 ガラス基板１の上にアンダーコーティン
グ膜２を介してポリシリコンからなる活性層３を形成
し、その上にゲート絶縁膜４を介してゲート電極５を形
成し、更に活性層の上からイオンドーピングにより不純
物を注入して、低濃度ドナー領域６、高濃度ドナー領域
８、アクセプタ領域１０を形成して、薄膜トランジスタ
及び補助容量の一部を形成し、その上から全体にＣｓ絶
縁膜１７とＭｏＴａ１８を成膜し、ＭｏＴａ１８を加工
してＣｓ電極９を形成することにより、薄膜トランジス
タを構成するゲート絶縁膜４と、Ｃｓ電極９を載せてい
るＣｓ絶縁膜１７を別々の層として、ゲート電極５とＣ
ｓ電極９の間の耐圧を高め、プロセスにおけるポリイミ
ドなどの有機材料の使用を不要としている。
Description
【０００１】
【発明の属する技術分野】本発明は液晶駆動装置および
その製造方法に係り、特に、液晶表示素子の駆動回路一
体型ポリシリコン薄膜トランジスタアレイ基板に適用し
て好適な液晶駆動装置および、不純物の注入方法ならび
に補助容量の形成方法に特徴を有する製造方法に関す
る。
その製造方法に係り、特に、液晶表示素子の駆動回路一
体型ポリシリコン薄膜トランジスタアレイ基板に適用し
て好適な液晶駆動装置および、不純物の注入方法ならび
に補助容量の形成方法に特徴を有する製造方法に関す
る。
【０００２】
【従来の技術】薄膜トランジスタ（以下、ＴＦＴと称す
る）をスイッチング素子として用いるアクティブマトリ
クス液晶表示装置は、応答速度や視野角などの表示特性
が優れているために、様々な分野で用いられている。こ
のＴＦＴには、アモルファスシリコンを用いたアモルフ
ァスＳｉＴＦＴ（以下、ａ−ＳｉＴＦＴと称する）ＬＣ
Ｄ方式と、多結晶シリコンを用いたポリシリコンＳｉＴ
ＦＴ（以下、ｐ−ＳｉＴＦＴと称する）ＬＣＤ方式が知
られている。
る）をスイッチング素子として用いるアクティブマトリ
クス液晶表示装置は、応答速度や視野角などの表示特性
が優れているために、様々な分野で用いられている。こ
のＴＦＴには、アモルファスシリコンを用いたアモルフ
ァスＳｉＴＦＴ（以下、ａ−ＳｉＴＦＴと称する）ＬＣ
Ｄ方式と、多結晶シリコンを用いたポリシリコンＳｉＴ
ＦＴ（以下、ｐ−ＳｉＴＦＴと称する）ＬＣＤ方式が知
られている。
【０００３】ａ−ＳｉＴＦＴは、プロセス温度が３００
度Ｃから約４００度Ｃと低いので、大型のガラス基板が
適用可能であり、画面の大型化および多面取りが可能で
ある。しかし、ＴＦＴの移動度が小さいために、駆動回
路の同一形成ができず、微細化が困難であるという問題
点がある。
度Ｃから約４００度Ｃと低いので、大型のガラス基板が
適用可能であり、画面の大型化および多面取りが可能で
ある。しかし、ＴＦＴの移動度が小さいために、駆動回
路の同一形成ができず、微細化が困難であるという問題
点がある。
【０００４】これに対して、ｐ−ＳｉＴＦＴは、ＴＦＴ
の移動度が大きいために、駆動回路の同一形成が可能で
あり、微細化に有利である反面、プロセス温度が９００
度Ｃから１０００度Ｃと高温であり、高価な石英基板を
使用せざるを得ず、大型化や多面取りが困難で、コスト
面でａ−ＳｉＴＦＴに劣るという問題点がある。
の移動度が大きいために、駆動回路の同一形成が可能で
あり、微細化に有利である反面、プロセス温度が９００
度Ｃから１０００度Ｃと高温であり、高価な石英基板を
使用せざるを得ず、大型化や多面取りが困難で、コスト
面でａ−ＳｉＴＦＴに劣るという問題点がある。
【０００５】このｐ−ＳｉＴＦＴの問題対策として、プ
ロセスの低温度化技術が試みられている。低温度化の第
１段階は、高耐熱ガラス基板が利用できる最高プロセス
温度の５００度Ｃから６００度Ｃが目標となっている。
ロセスの低温度化技術が試みられている。低温度化の第
１段階は、高耐熱ガラス基板が利用できる最高プロセス
温度の５００度Ｃから６００度Ｃが目標となっている。
【０００６】一方、近年、データプロジェクタやプロジ
ェクションテレビジョンなど、投射方式による大型画面
への需要が高まってきている。このような方式に用いら
れる液晶パネルとしては、レンズなどの光学系の大きさ
を小さくするために、高密度で高精細なものが要求され
る。
ェクションテレビジョンなど、投射方式による大型画面
への需要が高まってきている。このような方式に用いら
れる液晶パネルとしては、レンズなどの光学系の大きさ
を小さくするために、高密度で高精細なものが要求され
る。
【０００７】つまり、低温度プロセスによるｐ−ＳｉＴ
ＦＴアレイは、コストや性能の両面から、現在のとこ
ろ、投射方式のディスプレイに最適な液晶パネルと言え
る。
ＦＴアレイは、コストや性能の両面から、現在のとこ
ろ、投射方式のディスプレイに最適な液晶パネルと言え
る。
【０００８】次に、かかる従来から液晶表示装置に用い
られてきた液晶駆動装置およびその製造方法について、
図３、図４のプロセス説明図にしたがって説明する。ち
なみに、各図は、低温ｐ−ＳｉＴＦＴプロセスの場合、
すなわち基板として高耐熱ガラス基板を適用し、プロセ
ス最高温度が５００度Ｃである場合の、ｐ−ＳｉＴＦＴ
アレイの製造方法を示すものである。
られてきた液晶駆動装置およびその製造方法について、
図３、図４のプロセス説明図にしたがって説明する。ち
なみに、各図は、低温ｐ−ＳｉＴＦＴプロセスの場合、
すなわち基板として高耐熱ガラス基板を適用し、プロセ
ス最高温度が５００度Ｃである場合の、ｐ−ＳｉＴＦＴ
アレイの製造方法を示すものである。
【０００９】ここで、画素ＴＦＴはｎ型ＬＤＤ（ライト
ドープドレイン）構造、不純物の注入方法は、大型基板
に対応可能なイオンドーピング法、またアレイ構造は開
口率を大きく取れる画素電極上置き構造とした。なお、
ＴＦＴの配列順序は、図上で、左側に駆動回路ｎ形ＴＦ
Ｔ、中央に駆動回路ｐ型ＴＦＴ、右側に画素ＴＦＴおよ
び補助容量（ストレージキャパシタおよびＣｓ）を配置
した構造とした。
ドープドレイン）構造、不純物の注入方法は、大型基板
に対応可能なイオンドーピング法、またアレイ構造は開
口率を大きく取れる画素電極上置き構造とした。なお、
ＴＦＴの配列順序は、図上で、左側に駆動回路ｎ形ＴＦ
Ｔ、中央に駆動回路ｐ型ＴＦＴ、右側に画素ＴＦＴおよ
び補助容量（ストレージキャパシタおよびＣｓ）を配置
した構造とした。
【００１０】まず、図３（Ａ）に示すように、ガラス基
板１の上にアンダーコーティング膜２を成膜し、次に活
性層３となるアモルファスシリコン薄膜をＰＥ−ＣＶＤ
（プラズマケミカルベーパーデポジション）法により成
膜する。次に、５００度Ｃでアモルファスシリコン薄膜
の水素を脱離し、ＥＬＡ（エキシマレーザアニール）法
により、アモルファスシリコン薄膜を多結晶（ポリシリ
コン）化する。しかる後に、ＣＤＥ（ケミカルドライエ
ッチング）法を用いて、ポリシリコン薄膜をアイランド
状に加工した後、ＡＰ（常圧熱）−ＣＶＤ法によりゲー
ト絶縁膜４となる酸化膜を成膜する。次に、ゲート電極
５をスパッタ法により成膜した後、ＣＤＥ法を用いて加
工する。
板１の上にアンダーコーティング膜２を成膜し、次に活
性層３となるアモルファスシリコン薄膜をＰＥ−ＣＶＤ
（プラズマケミカルベーパーデポジション）法により成
膜する。次に、５００度Ｃでアモルファスシリコン薄膜
の水素を脱離し、ＥＬＡ（エキシマレーザアニール）法
により、アモルファスシリコン薄膜を多結晶（ポリシリ
コン）化する。しかる後に、ＣＤＥ（ケミカルドライエ
ッチング）法を用いて、ポリシリコン薄膜をアイランド
状に加工した後、ＡＰ（常圧熱）−ＣＶＤ法によりゲー
ト絶縁膜４となる酸化膜を成膜する。次に、ゲート電極
５をスパッタ法により成膜した後、ＣＤＥ法を用いて加
工する。
【００１１】そして、図３（Ｂ）に示すように、イオン
ドーピング法を用いてドナーとなるＰＨ3 を１Ｅ１２／
ｃｍ2 〜１Ｅ１３／ｃｍ2 程度のドーズ量で注入する。
この時、ゲート電極５がセルフアラインメントマスクと
なるため、ゲート電極５の直下の活性層３には不純物は
注入されない。そして、このプロセスの結果、各ＴＦＴ
のソース領域およびドレイン領域に低濃度ドナー領域６
が形成される。
ドーピング法を用いてドナーとなるＰＨ3 を１Ｅ１２／
ｃｍ2 〜１Ｅ１３／ｃｍ2 程度のドーズ量で注入する。
この時、ゲート電極５がセルフアラインメントマスクと
なるため、ゲート電極５の直下の活性層３には不純物は
注入されない。そして、このプロセスの結果、各ＴＦＴ
のソース領域およびドレイン領域に低濃度ドナー領域６
が形成される。
【００１２】続いて、図３（Ｃ）に示すように、ｎ型Ｔ
ＦＴのＬＤＤ領域、およびｐ型ＴＦＴの上に、ポリイミ
ド７をパターンニングする。ポリイミド７は感光性を有
するものを使用するのが一般的である。
ＦＴのＬＤＤ領域、およびｐ型ＴＦＴの上に、ポリイミ
ド７をパターンニングする。ポリイミド７は感光性を有
するものを使用するのが一般的である。
【００１３】次に、図３（Ｄ）に示すように、イオンド
ーピング法を用いてドナーとなるＰＨ3 を１Ｅ１５／ｃ
ｍ2 〜１Ｅ１６／ｃｍ2 程度のドーズ量で注入する。こ
の時、ポリイミド７が不純物注入阻止マスクとなるた
め、ポリイミド７が被覆している領域にはＰＨ3 は注入
されないが、それ以外の領域にはＰＨ3 が注入され、結
果として高濃度ドナー領域８が形成される。しかる後に
ポリイミド７を剥離する。
ーピング法を用いてドナーとなるＰＨ3 を１Ｅ１５／ｃ
ｍ2 〜１Ｅ１６／ｃｍ2 程度のドーズ量で注入する。こ
の時、ポリイミド７が不純物注入阻止マスクとなるた
め、ポリイミド７が被覆している領域にはＰＨ3 は注入
されないが、それ以外の領域にはＰＨ3 が注入され、結
果として高濃度ドナー領域８が形成される。しかる後に
ポリイミド７を剥離する。
【００１４】その後、図４（Ａ）に示すように、スパッ
タ法によりＣｓ電極９を成膜した後、ＣＤＥ法を用いて
Ｃｓ形状に加工する。ゲート電極材料とＣｓ電極材料は
同じ材料を使用するため、ゲート電極５が２重構造とな
る。
タ法によりＣｓ電極９を成膜した後、ＣＤＥ法を用いて
Ｃｓ形状に加工する。ゲート電極材料とＣｓ電極材料は
同じ材料を使用するため、ゲート電極５が２重構造とな
る。
【００１５】次に、図４（Ｂ）に示すように、ｎ型ＴＦ
Ｔ上にポリイミド２０をパターンニングする。そして、
イオンドーピング法を用いてアクセプタとなるＢ2 Ｈ6
を１Ｅ１５／ｃｍ2 〜１Ｅ１６／ｃｍ2 程度のドーズ量
で注入する。
Ｔ上にポリイミド２０をパターンニングする。そして、
イオンドーピング法を用いてアクセプタとなるＢ2 Ｈ6
を１Ｅ１５／ｃｍ2 〜１Ｅ１６／ｃｍ2 程度のドーズ量
で注入する。
【００１６】この時、図４（Ｃ）からわかるように、ポ
リイミド２０が被覆しているｎ型ＴＦＴにはＢ2 Ｈ6 は
注入されないが、ｐ型ＴＦＴのソース領域、ドレイン領
域にはＢ2 Ｈ6 が注入され、高濃度のアクセプタ領域１
０が形成される。しかる後にポリイミド２０を剥離す
る。次に、第１層間絶縁膜１１を成膜し、５００度Ｃで
熱処理を加える。この熱処理により、注入された不純物
が活性化される。最後に、図４（Ｄ）に示すように、Ｒ
ＩＥ（リアクティブイオンエッチング）法を用いて、第
１コンタクトホール１２を開口した後、スパッタ法によ
り信号線１３を成膜し、同様にＲＩＥ法を用いて加工す
る。
リイミド２０が被覆しているｎ型ＴＦＴにはＢ2 Ｈ6 は
注入されないが、ｐ型ＴＦＴのソース領域、ドレイン領
域にはＢ2 Ｈ6 が注入され、高濃度のアクセプタ領域１
０が形成される。しかる後にポリイミド２０を剥離す
る。次に、第１層間絶縁膜１１を成膜し、５００度Ｃで
熱処理を加える。この熱処理により、注入された不純物
が活性化される。最後に、図４（Ｄ）に示すように、Ｒ
ＩＥ（リアクティブイオンエッチング）法を用いて、第
１コンタクトホール１２を開口した後、スパッタ法によ
り信号線１３を成膜し、同様にＲＩＥ法を用いて加工す
る。
【００１７】更に、第２層間絶縁膜１４を成膜し、第２
コンタクトホール１５をＲＩＥ法を用いて開口し、ＩＴ
Ｏを加熱スパッタ法にて成膜し、ＲＩＥ法を用いて加工
することにより画素電極１６を形成する。
コンタクトホール１５をＲＩＥ法を用いて開口し、ＩＴ
Ｏを加熱スパッタ法にて成膜し、ＲＩＥ法を用いて加工
することにより画素電極１６を形成する。
【００１８】以上のようなプロセスを経て、従来の液晶
駆動装置、つまりｐ−ＳｉＴＦＴアレイは製造される。
駆動装置、つまりｐ−ＳｉＴＦＴアレイは製造される。
【００１９】
【課題を解決するための手段】従来の液晶駆動装置およ
びその製造方法は以上のように構成され、プロセスされ
るので、以下に説明するようないくつかの問題点を抱え
ている。
びその製造方法は以上のように構成され、プロセスされ
るので、以下に説明するようないくつかの問題点を抱え
ている。
【００２０】第１の問題点は、不純物注入阻止マスク材
料として感光性ポリイミドを使用していることに起因す
る。つまり、感光性ポリイミドを用いることにより、エ
ッチング工程の削減が可能である反面、イオンドーピン
グの工程中でガスを放出し、真空装置であるイオンドー
ピング装置内を著しく汚染するという問題点がある。ま
た、感光性ポリイミドの場合、微細加工が困難であり、
ＬＤＤの形成を困難にするという問題点もある。
料として感光性ポリイミドを使用していることに起因す
る。つまり、感光性ポリイミドを用いることにより、エ
ッチング工程の削減が可能である反面、イオンドーピン
グの工程中でガスを放出し、真空装置であるイオンドー
ピング装置内を著しく汚染するという問題点がある。ま
た、感光性ポリイミドの場合、微細加工が困難であり、
ＬＤＤの形成を困難にするという問題点もある。
【００２１】このような問題点に対する対策として、Ａ
ｌなどのメタルマスクの採用が考えられるが、工程数が
大幅に増加してしまう。また、メタルマスクを用いた場
合、２回の成膜工程と、４回の加工工程または剥離工程
が増加してしまうため、製造コストの観点から見た場合
に、ｐ−ＳｉＴＦＴの優位性を損なってしまう。
ｌなどのメタルマスクの採用が考えられるが、工程数が
大幅に増加してしまう。また、メタルマスクを用いた場
合、２回の成膜工程と、４回の加工工程または剥離工程
が増加してしまうため、製造コストの観点から見た場合
に、ｐ−ＳｉＴＦＴの優位性を損なってしまう。
【００２２】第２の問題点として、補助容量を構成する
酸化膜が、イオンドーピング時に貫通して注入されるこ
とである。これは、補助容量の耐圧劣化、補助容量部分
のリーク電流の増加の原因となる。容量部分のリーク電
流増加は、ＴＦＴのオフ電流の増加と等価であるため、
蓄積された電荷の保持が困難となる。
酸化膜が、イオンドーピング時に貫通して注入されるこ
とである。これは、補助容量の耐圧劣化、補助容量部分
のリーク電流の増加の原因となる。容量部分のリーク電
流増加は、ＴＦＴのオフ電流の増加と等価であるため、
蓄積された電荷の保持が困難となる。
【００２３】この対策として、補助容量をポリシリコン
層とＣｓ電極ではなく、Ｃｓ電極と画素電極の間で形成
する方法、ポリシリコン層に不純物を注入せず、ＭＯＳ
構造とする方法がある。しかし、前者は層間絶縁膜で補
助容量を構成することになるため、容量を得るのに大き
な面積が必要となる。これは、プロジェクションのよう
な高精細パターンでは開口率が大きく減少してしまい、
装置性能の低下を招いてしまう。一方、後者は、容量が
電圧依存性を持つため、画素電位の保持が困難となる。
層とＣｓ電極ではなく、Ｃｓ電極と画素電極の間で形成
する方法、ポリシリコン層に不純物を注入せず、ＭＯＳ
構造とする方法がある。しかし、前者は層間絶縁膜で補
助容量を構成することになるため、容量を得るのに大き
な面積が必要となる。これは、プロジェクションのよう
な高精細パターンでは開口率が大きく減少してしまい、
装置性能の低下を招いてしまう。一方、後者は、容量が
電圧依存性を持つため、画素電位の保持が困難となる。
【００２４】第３の問題点として、ゲート線とＣｓ線が
同層に形成されているため、両配線間で短絡不良を起こ
しやすい。ゲート線とＣｓ線の短絡は線欠陥となるた
め、プロジェクションのような高精細パターンでは歩留
が大幅に劣化する。
同層に形成されているため、両配線間で短絡不良を起こ
しやすい。ゲート線とＣｓ線の短絡は線欠陥となるた
め、プロジェクションのような高精細パターンでは歩留
が大幅に劣化する。
【００２５】第４の問題点として、イオンドーピングの
工程間にポリイミドのパターンニング工程が入るため、
連続の処理が不可能になってしまうという問題点があ
る。これにより、イオンドーピングのタクトタイムが実
質的に長くなってしまう。
工程間にポリイミドのパターンニング工程が入るため、
連続の処理が不可能になってしまうという問題点があ
る。これにより、イオンドーピングのタクトタイムが実
質的に長くなってしまう。
【００２６】本発明は、上記のような従来技術の問題点
を解消し、製造装置の汚染を防止すると共に、補助容量
部分の耐圧改善とリーク電流低減を実現し、またゲート
電極配線と補助容量配線の間の短絡不良を低減し、更
に、製造装置のタクトタイムを下げることを可能とした
液晶駆動装置およびその製造方法を得ることを目的とす
る。
を解消し、製造装置の汚染を防止すると共に、補助容量
部分の耐圧改善とリーク電流低減を実現し、またゲート
電極配線と補助容量配線の間の短絡不良を低減し、更
に、製造装置のタクトタイムを下げることを可能とした
液晶駆動装置およびその製造方法を得ることを目的とす
る。
【００２７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、請求項１に記載の液晶駆動装置として、
駆動対象となる液晶表示素子に駆動電圧を与えるべく、
絶縁基板上に形成される少なくともひとつの薄膜トラン
ジスタと、前記薄膜トランジスタの少なくともひとつの
出力電荷を保持するべく前記絶縁基板上に形成される第
１の絶縁膜を含む補助容量と、前記薄膜トランジスタに
駆動信号を与えるべく第２の絶縁膜を介して配置される
少なくともひとつの信号線と、を備える液晶駆動装置を
提供するものである。
に、本発明は、請求項１に記載の液晶駆動装置として、
駆動対象となる液晶表示素子に駆動電圧を与えるべく、
絶縁基板上に形成される少なくともひとつの薄膜トラン
ジスタと、前記薄膜トランジスタの少なくともひとつの
出力電荷を保持するべく前記絶縁基板上に形成される第
１の絶縁膜を含む補助容量と、前記薄膜トランジスタに
駆動信号を与えるべく第２の絶縁膜を介して配置される
少なくともひとつの信号線と、を備える液晶駆動装置を
提供するものである。
【００２８】上記目的を達成するために、本発明は、請
求項４に記載の液晶駆動装置の製造方法として、絶縁基
板上にポリシリコン層を形成する第１のプロセスと、前
記ポリシリコン層を島状に加工して駆動対象となる液晶
表示素子を駆動する薄膜トランジスタのソース、ドレイ
ンおよび電荷保持用の補助容量の対向部となる活性層を
形成し、その上に絶縁膜を介して薄膜トランジスタのゲ
ート電極を形成する第２のプロセスと、前記活性層に不
純物を注入して薄膜トランジスタのソース、ドレインお
よび補助容量の対向部を形成する第３のプロセスと、全
体に絶縁膜を形成する第４のプロセスと、前記絶縁膜の
上から全体に金属膜を形成する第５のプロセスと、前記
金属膜を加工して不純物を注入された前記活性層の対向
部に対応する領域に補助容量用の金属部を形成する第６
のプロセスと、を備える液晶駆動装置の製造方法を提供
するものである。
求項４に記載の液晶駆動装置の製造方法として、絶縁基
板上にポリシリコン層を形成する第１のプロセスと、前
記ポリシリコン層を島状に加工して駆動対象となる液晶
表示素子を駆動する薄膜トランジスタのソース、ドレイ
ンおよび電荷保持用の補助容量の対向部となる活性層を
形成し、その上に絶縁膜を介して薄膜トランジスタのゲ
ート電極を形成する第２のプロセスと、前記活性層に不
純物を注入して薄膜トランジスタのソース、ドレインお
よび補助容量の対向部を形成する第３のプロセスと、全
体に絶縁膜を形成する第４のプロセスと、前記絶縁膜の
上から全体に金属膜を形成する第５のプロセスと、前記
金属膜を加工して不純物を注入された前記活性層の対向
部に対応する領域に補助容量用の金属部を形成する第６
のプロセスと、を備える液晶駆動装置の製造方法を提供
するものである。
【００２９】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。図１、図２は本発明の実施形
に係る液晶駆動装置およびその製造方法のプロセス説明
図である。ここで、プロセスの最高温度は５００度Ｃ、
画素ＴＦＴはｎ型ＴＦＴ、不純物の注入方法は大型基板
に対応可能なイオンドーピング法、またアレイ構造は開
口率を大きく取れる画素電極上置き構造とした。なお、
ＴＦＴの配列順序は、図上で、左側に駆動回路ｎ形ＴＦ
Ｔ、中央に駆動回路ｐ型ＴＦＴ、右側に画素ＴＦＴおよ
び補助容量を配置した構造とした。
の実施の形態を説明する。図１、図２は本発明の実施形
に係る液晶駆動装置およびその製造方法のプロセス説明
図である。ここで、プロセスの最高温度は５００度Ｃ、
画素ＴＦＴはｎ型ＴＦＴ、不純物の注入方法は大型基板
に対応可能なイオンドーピング法、またアレイ構造は開
口率を大きく取れる画素電極上置き構造とした。なお、
ＴＦＴの配列順序は、図上で、左側に駆動回路ｎ形ＴＦ
Ｔ、中央に駆動回路ｐ型ＴＦＴ、右側に画素ＴＦＴおよ
び補助容量を配置した構造とした。
【００３０】さて、図１（Ａ）に示すように、ガラス基
板１の上にアンダーコーティング膜２を成膜し、次に活
性層３となるアモルファスシリコン薄膜をＰＥ−ＣＶＤ
法により成膜する。次に、５００度Ｃでアモルファスシ
リコン薄膜の水素を脱離し、ＥＬＡ法により、アモルフ
ァスシリコン薄膜を多結晶化する。
板１の上にアンダーコーティング膜２を成膜し、次に活
性層３となるアモルファスシリコン薄膜をＰＥ−ＣＶＤ
法により成膜する。次に、５００度Ｃでアモルファスシ
リコン薄膜の水素を脱離し、ＥＬＡ法により、アモルフ
ァスシリコン薄膜を多結晶化する。
【００３１】しかる後に、ＣＤＥ法を用いて、ポリシリ
コン薄膜（３）をアイランド状に加工した後、ＡＰ−Ｃ
ＶＤ法によりゲート絶縁膜４となる酸化膜を成膜する。
コン薄膜（３）をアイランド状に加工した後、ＡＰ−Ｃ
ＶＤ法によりゲート絶縁膜４となる酸化膜を成膜する。
【００３２】次に、ゲート電極５となるＭｏＴａ（モリ
ブデンタングステン合金）をスパッタ法により成膜した
後、ＣＤＥ法を用いて加工する。なお、成膜した膜厚
は、アンダーコーティング膜２が４００ｎｍ、アモルフ
ァスシリコンの活性層３が５０ｎｍ、酸化膜のゲート絶
縁膜４が７０ｎｍ、ゲート電極５が２００ｎｍである。
しかる後に、図１（Ｂ）に示すように、ｎ型ＴＦＴを構
成するゲート酸化膜の一部および補助容量を形成する領
域上のすべての酸化膜をＲＩＥ法を用いて除去する。
ブデンタングステン合金）をスパッタ法により成膜した
後、ＣＤＥ法を用いて加工する。なお、成膜した膜厚
は、アンダーコーティング膜２が４００ｎｍ、アモルフ
ァスシリコンの活性層３が５０ｎｍ、酸化膜のゲート絶
縁膜４が７０ｎｍ、ゲート電極５が２００ｎｍである。
しかる後に、図１（Ｂ）に示すように、ｎ型ＴＦＴを構
成するゲート酸化膜の一部および補助容量を形成する領
域上のすべての酸化膜をＲＩＥ法を用いて除去する。
【００３３】次に、図１（Ｃ）に示すように、イオンド
ーピング法を用いてドナーとなるＰＨ3 を２段階
（Ｉ），（II）に分けて注入する。
ーピング法を用いてドナーとなるＰＨ3 を２段階
（Ｉ），（II）に分けて注入する。
【００３４】第１回目の注入（Ｉ）は、低加速電圧、高
ドーズ量で行う。本実施形では、加速電圧２０ＫｅＶ、
ドーズ量１Ｅ１６／ｃｍ2 とした。
ドーズ量で行う。本実施形では、加速電圧２０ＫｅＶ、
ドーズ量１Ｅ１６／ｃｍ2 とした。
【００３５】第２回目の注入（II）は、高加速電圧、低
ドーズ量で行う。本実施形では、加速電圧７０ＫｅＶ、
ドーズ量１Ｅ１３／ｃｍ2 とした。
ドーズ量で行う。本実施形では、加速電圧７０ＫｅＶ、
ドーズ量１Ｅ１３／ｃｍ2 とした。
【００３６】この時、ゲート電極５がセルフアラインメ
ントマスクとなるため、ゲート電極５の直下の活性層３
に不純物は注入されない。
ントマスクとなるため、ゲート電極５の直下の活性層３
に不純物は注入されない。
【００３７】また、ゲート酸化膜が剥離されていない活
性層３部分には、第２回目の注入による不純物しか注入
されない。これは、第１回目の注入加速電圧が小さいた
め、不純物が活性層３まで届かないためである。このプ
ロセスの結果、各ＴＦＴのソース領域およびドレイン領
域には低濃度ドナー領域６が形成される。
性層３部分には、第２回目の注入による不純物しか注入
されない。これは、第１回目の注入加速電圧が小さいた
め、不純物が活性層３まで届かないためである。このプ
ロセスの結果、各ＴＦＴのソース領域およびドレイン領
域には低濃度ドナー領域６が形成される。
【００３８】更に、ゲート酸化膜が剥離される活性層３
の部分には、第１回目、第２回目、両方の注入による不
純物が注入される。この時の注入量は、第２回目の注入
ドーズ量が第１回目の注入ドーズ量よりも十分に小さい
ため、第１回目の注入条件によって決定される。すなわ
ち、この領域には高濃度ドナー領域８が形成されること
になる。
の部分には、第１回目、第２回目、両方の注入による不
純物が注入される。この時の注入量は、第２回目の注入
ドーズ量が第１回目の注入ドーズ量よりも十分に小さい
ため、第１回目の注入条件によって決定される。すなわ
ち、この領域には高濃度ドナー領域８が形成されること
になる。
【００３９】ちなみに、第１回目の注入条件と、第２回
目の注入条件は、順序が逆でも構わない。
目の注入条件は、順序が逆でも構わない。
【００４０】続いて、図１（Ｄ）に示すように、ＡＰ−
ＣＶＤ法によりＣｓ絶縁膜１７となる酸化膜を成膜した
後、Ｃｓ電極９となるＭｏＴａ１８をスパッタ法により
成膜する。なお、成膜した膜厚は、Ｃｓ絶縁膜１７が７
０ｎｍ、ＭｏＴａ１８が１５０ｎｍである。
ＣＶＤ法によりＣｓ絶縁膜１７となる酸化膜を成膜した
後、Ｃｓ電極９となるＭｏＴａ１８をスパッタ法により
成膜する。なお、成膜した膜厚は、Ｃｓ絶縁膜１７が７
０ｎｍ、ＭｏＴａ１８が１５０ｎｍである。
【００４１】次に、図２（Ａ）に示すように、ｐ型ＴＦ
Ｔを構成するＴＦＴ上のＭｏＴａ１８をＣＤＥ法を用い
て開口した後、イオンドーピング法を用いてアクセプタ
となるＢ2 Ｈ6 を注入する。本実施形では、加速電圧６
０ＫｅＶ、ドーズ量１Ｅ１６／ｃｍ2 とした。ここで
は、ＭｏＴａ１８が形成されている部分は、ＭｏＴａ１
８がマスクとなるため、不純物は注入されない。この
時、ｐ型ＴＦＴのソース領域、ドレイン領域は、ドナー
よりもアクセプタが優勢となるため、低濃度ドナー領域
６からアクセプタ領域１０に反転する。
Ｔを構成するＴＦＴ上のＭｏＴａ１８をＣＤＥ法を用い
て開口した後、イオンドーピング法を用いてアクセプタ
となるＢ2 Ｈ6 を注入する。本実施形では、加速電圧６
０ＫｅＶ、ドーズ量１Ｅ１６／ｃｍ2 とした。ここで
は、ＭｏＴａ１８が形成されている部分は、ＭｏＴａ１
８がマスクとなるため、不純物は注入されない。この
時、ｐ型ＴＦＴのソース領域、ドレイン領域は、ドナー
よりもアクセプタが優勢となるため、低濃度ドナー領域
６からアクセプタ領域１０に反転する。
【００４２】なお、図２（Ｂ）からわかるように、図２
（Ａ）のＭｏＴａ１８は、後にＣｓ電極９を作るために
必要とされる配線である。而して、この図２（Ａ）にお
いては、この必然的に備えるといえるＴｏＴａ１８を、
左側のｎ形ＹＦＴにおけるイオン注入時のマスクに流用
している。この点は、本プロセスの特徴の１つである。
（Ａ）のＭｏＴａ１８は、後にＣｓ電極９を作るために
必要とされる配線である。而して、この図２（Ａ）にお
いては、この必然的に備えるといえるＴｏＴａ１８を、
左側のｎ形ＹＦＴにおけるイオン注入時のマスクに流用
している。この点は、本プロセスの特徴の１つである。
【００４３】次に、図２（Ｂ）に示すように、ＭｏＴａ
１８をＣＤＥ法を用いて、加工し、Ｃｓ電極９を形成す
る。
１８をＣＤＥ法を用いて、加工し、Ｃｓ電極９を形成す
る。
【００４４】続いて、図２（Ｃ）に示すように、第１層
間絶縁膜１１を成膜した後、５００度Ｃで熱処理を加え
る。この熱処理により、注入された不純物は十分に活性
化される。次に、ＲＩＥ法を用いて、第１コンタクトホ
ール１２を各ＴＦＴの表面まで開口する。更に、Ｔｉを
上層に、Ａｌを下層に配置した２層構造からなる信号線
１３をスパッタ法により成膜した後、ＲＩＥ法を用いて
加工する。なお、成膜した膜厚は、第１層間絶縁膜１１
が５００ｎｍ、Ｔｉ膜が１５０ｎｍ、Ａｌ膜が４５０ｎ
ｍである。
間絶縁膜１１を成膜した後、５００度Ｃで熱処理を加え
る。この熱処理により、注入された不純物は十分に活性
化される。次に、ＲＩＥ法を用いて、第１コンタクトホ
ール１２を各ＴＦＴの表面まで開口する。更に、Ｔｉを
上層に、Ａｌを下層に配置した２層構造からなる信号線
１３をスパッタ法により成膜した後、ＲＩＥ法を用いて
加工する。なお、成膜した膜厚は、第１層間絶縁膜１１
が５００ｎｍ、Ｔｉ膜が１５０ｎｍ、Ａｌ膜が４５０ｎ
ｍである。
【００４５】最後に、図２（Ｄ）に示すように、第２層
間絶縁膜１４を成膜し、ＲＩＥ法を用いて、第２コンタ
クトホール１５を信号線１３まで開口する。更に、ＩＴ
Ｏを加熱スパッタ法にて成膜し、ＲＩＥ法を用いて加工
することにより画素電極１６を形成する。なお成膜した
膜厚は、第２層間絶縁膜１４が２００ｎｍ、ＩＴＯ膜が
１００ｎｍである。
間絶縁膜１４を成膜し、ＲＩＥ法を用いて、第２コンタ
クトホール１５を信号線１３まで開口する。更に、ＩＴ
Ｏを加熱スパッタ法にて成膜し、ＲＩＥ法を用いて加工
することにより画素電極１６を形成する。なお成膜した
膜厚は、第２層間絶縁膜１４が２００ｎｍ、ＩＴＯ膜が
１００ｎｍである。
【００４６】以上のようなプロセスによる液晶駆動装置
の製造方法により、図２（Ｄ）に示すように、図面左側
にｎ型ＬＤＤ構造のＴＦＴが構成され、中央にｐ型ＴＦ
Ｔが形成され、右側にｎ型ＬＤＤ構造のＴＦＴが構成さ
れることになり、結果としてｐ−ＳｉＴＦＴアレイを得
ることができる。
の製造方法により、図２（Ｄ）に示すように、図面左側
にｎ型ＬＤＤ構造のＴＦＴが構成され、中央にｐ型ＴＦ
Ｔが形成され、右側にｎ型ＬＤＤ構造のＴＦＴが構成さ
れることになり、結果としてｐ−ＳｉＴＦＴアレイを得
ることができる。
【００４７】なお、図２（Ｄ）からわかるように、ゲー
ト電極５の下のゲート絶縁膜４と、Ｃｓ電極９の下のＣ
ｓ絶縁膜１７とは別々に独立の層として構成されてい
る。よって、当然、ゲート絶縁膜４の厚さｔ1 とＣｓ絶
縁膜１７の厚さｔ2 とは、互いに無関係の厚さに設定で
きる。これにより、装置の信頼性、特性の向上等を図る
ことがより容易となる。
ト電極５の下のゲート絶縁膜４と、Ｃｓ電極９の下のＣ
ｓ絶縁膜１７とは別々に独立の層として構成されてい
る。よって、当然、ゲート絶縁膜４の厚さｔ1 とＣｓ絶
縁膜１７の厚さｔ2 とは、互いに無関係の厚さに設定で
きる。これにより、装置の信頼性、特性の向上等を図る
ことがより容易となる。
【００４８】以上説明したように、本実施形の液晶駆動
装置の製造方法によれば、不純物注入に際してポリイミ
ドなどの有機材料を一切使用しないため、有機材料から
のガス放出の心配がなく、製造装置の汚染を引き起こさ
ずにプロセスできるという利点がある。
装置の製造方法によれば、不純物注入に際してポリイミ
ドなどの有機材料を一切使用しないため、有機材料から
のガス放出の心配がなく、製造装置の汚染を引き起こさ
ずにプロセスできるという利点がある。
【００４９】また、ＬＤＤ領域をＭｏＴａを再加工する
ことにより形成するため、ＬＤＤの加工精度を向上する
ことができる。更に、同一不純物元素のライトドーピン
グからヘビードーピングへの真空中連続処理が可能なた
め、装置のタクトタイムを短くすることができる。
ことにより形成するため、ＬＤＤの加工精度を向上する
ことができる。更に、同一不純物元素のライトドーピン
グからヘビードーピングへの真空中連続処理が可能なた
め、装置のタクトタイムを短くすることができる。
【００５０】また、補助容量を構成する絶縁膜、つまり
酸化膜は、イオンドーピングによる不純物が貫通されな
い。さらに、十分にドナーが注入されて低抵抗化したポ
リシリコン層とＭｏＴａ合金との間で容量を形成するた
め、ＭＩＭ構造となっており、補助容量値の電圧依存性
がない。
酸化膜は、イオンドーピングによる不純物が貫通されな
い。さらに、十分にドナーが注入されて低抵抗化したポ
リシリコン層とＭｏＴａ合金との間で容量を形成するた
め、ＭＩＭ構造となっており、補助容量値の電圧依存性
がない。
【００５１】更に、構造上、ゲート電極５線とＣｓ電極
９線を絶縁物を介して別層に形成しているため、両配線
間での短絡不良を同層形成に比較して著しく低減するこ
とができる。
９線を絶縁物を介して別層に形成しているため、両配線
間での短絡不良を同層形成に比較して著しく低減するこ
とができる。
【００５２】なお、本実施形においては、ＴＦＴを構成
するゲート絶縁膜および補助容量を構成する絶縁膜を、
共にＡＰ−ＣＶＤ法により成膜した絶縁膜で形成する場
合を例示したが、スパッタ法やＰＥ−ＣＶＤ法により成
膜した酸化膜や、窒化珪素膜や、異なる絶縁膜を組み合
わせた構成でも適用可能である。
するゲート絶縁膜および補助容量を構成する絶縁膜を、
共にＡＰ−ＣＶＤ法により成膜した絶縁膜で形成する場
合を例示したが、スパッタ法やＰＥ−ＣＶＤ法により成
膜した酸化膜や、窒化珪素膜や、異なる絶縁膜を組み合
わせた構成でも適用可能である。
【００５３】また、本実施形では、ゲート線、Ｃｓ線共
に、ＭｏＴａ合金を用いる場合を例示したが、他の高融
点金属や、配線抵抗を減少させるためＡｌやＡｌ合金を
用いてもよく、更にゲート線とＣｓ線に、それぞれ異な
る材料を用いてもよい。
に、ＭｏＴａ合金を用いる場合を例示したが、他の高融
点金属や、配線抵抗を減少させるためＡｌやＡｌ合金を
用いてもよく、更にゲート線とＣｓ線に、それぞれ異な
る材料を用いてもよい。
【００５４】なお、イオンドーピングに当っては、質量
分離が行われないドーピング装置を用いることもでき
る。
分離が行われないドーピング装置を用いることもでき
る。
【００５５】
【発明の効果】以上述べたように、本発明によれば、不
純物注入阻止マスクをメタル材料とすることができるの
で、メタルマスク使用によって生じる工程数の増加を、
補助容量線の再加工によって形成したり、イオンドーピ
ングを真空中連続処理することで、最小限度とすること
が可能である。また、補助容量がＭＩＭ構造となってお
り、絶縁膜にイオンドーピング時に発生する注入損失が
ないため、リーク電流の増加を抑制することができる。
更に、ゲート線と補助容量線が別層に形成されるため、
両配線間の短絡不良も改善される。その結果、信頼性に
優れた液晶駆動装置を実現でき、更に歩留に優れた、低
コストの製造方法を得ることができる。
純物注入阻止マスクをメタル材料とすることができるの
で、メタルマスク使用によって生じる工程数の増加を、
補助容量線の再加工によって形成したり、イオンドーピ
ングを真空中連続処理することで、最小限度とすること
が可能である。また、補助容量がＭＩＭ構造となってお
り、絶縁膜にイオンドーピング時に発生する注入損失が
ないため、リーク電流の増加を抑制することができる。
更に、ゲート線と補助容量線が別層に形成されるため、
両配線間の短絡不良も改善される。その結果、信頼性に
優れた液晶駆動装置を実現でき、更に歩留に優れた、低
コストの製造方法を得ることができる。
【図１】本発明の実施形態の液晶駆動装置およびその製
造方法の第１の部分を示すプロセス説明図である。
造方法の第１の部分を示すプロセス説明図である。
【図２】本発明の実施形態の液晶駆動装置およびその製
造方法の第２の部分を示すプロセス説明図である。
造方法の第２の部分を示すプロセス説明図である。
【図３】従来の液晶駆動装置およびその製造方法の第１
の部分を示すプロセス説明図である。
の部分を示すプロセス説明図である。
【図４】従来の液晶駆動装置およびその製造方法の第２
の部分を示すプロセス説明図である。
の部分を示すプロセス説明図である。
１ ガラス基板 ２ アンダーコーティング膜 ３ 活性層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 低濃度ドナー領域 ７ ポリイミド ８ 高濃度ドナー領域 ９ Ｃｓ電極 １０ アクセプタ領域 １１ 第１層間絶縁膜 １２ 第１コンタクトホール １３ 信号線 １４ 第２層間絶縁膜 １５ 第２コンタクトホール １６ 画素電極 １７ Ｃｓ絶縁膜 １８ ＭｏＴａ ２０ ポリイミド
Claims (8)
- 【請求項１】駆動対象となる液晶表示素子に駆動電圧を
与えるべく、絶縁基板上に形成され津少なくともひとつ
の薄膜トランジスタと、 前記薄膜トランジスタの少なくともひとつの出力電荷を
保持するべく前記絶縁基板上に形成される第１の絶縁膜
を含む補助容量と、 前記薄膜トランジスタに駆動信号を与えるべく、前記第
１の絶縁膜と別工程で作られる第２の絶縁膜を介して配
置される少なくともひとつの信号線と、 を備えることを特徴とする液晶駆動装置。 - 【請求項２】前記補助容量が、前記薄膜トランジスタを
構成するポリシリコン層と、前記第１の絶縁膜と、前記
第１の絶縁膜の上に配置される金属により構成され、前
記金属が前記薄膜トランジスタのゲート電極と異なる層
に配置される、請求項１の液晶駆動装置。 - 【請求項３】前記薄膜トランジスタの少なくともひとつ
が、ソースおよびドレイン領域上の第２の絶縁膜の一部
またはすべてを除去されている、請求項１又は２の液晶
駆動装置。 - 【請求項４】絶縁基板上にポリシリコン層を形成する第
１のプロセスと、 前記ポリシリコン層を島状に加工して駆動対象となる液
晶表示素子を駆動する薄膜トランジスタのソース、ドレ
インおよび電荷保持用の補助容量の対向部となる活性層
を形成し、その上に絶縁膜を介して薄膜トランジスタの
ゲート電極を形成する第２のプロセスと、 前記活性層に不純物を注入して薄膜トランジスタのソー
ス、ドレインおよび補助容量の対向部を形成する第３の
プロセスと、 全体に絶縁膜を形成する第４のプロセスと、 前記絶縁膜の上から全体に金属膜を形成する第５のプロ
セスと、 前記金属膜を加工して不純物を注入された前記活性層の
対向部に対応する領域に補助容量用の金属部を形成する
第６のプロセスと、 を備えることを特徴とする液晶駆動装置の製造方法。 - 【請求項５】前記第４のプロセスが、異なる条件の下に
複数回、連続して実施され、高濃度不純物領域と低濃度
不純物領域が形成される、請求項４の液晶駆動装置の製
造方法。 - 【請求項６】前記金属膜がＰおよびＢの少なくとも一方
を含むものとして構成される、請求項４又は５の液晶駆
動装置の製造方法。 - 【請求項７】前記第３のプロセスにおいて、薄膜トラン
ジスタのソース、ドレインへの不純物注入と、補助容量
用の対向部への不純物注入が同時に実施される、請求項
４乃至６の１つの液晶駆動装置の製造方法。 - 【請求項８】前記第３のプロセスが、イオンドーピング
により実施される、請求項４乃至７の１つの液晶駆動装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28499396A JPH10133226A (ja) | 1996-10-28 | 1996-10-28 | 液晶駆動装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28499396A JPH10133226A (ja) | 1996-10-28 | 1996-10-28 | 液晶駆動装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10133226A true JPH10133226A (ja) | 1998-05-22 |
Family
ID=17685761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28499396A Pending JPH10133226A (ja) | 1996-10-28 | 1996-10-28 | 液晶駆動装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10133226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002122881A (ja) * | 2000-10-13 | 2002-04-26 | Nec Corp | 液晶表示装置及びその製造方法 |
-
1996
- 1996-10-28 JP JP28499396A patent/JPH10133226A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002122881A (ja) * | 2000-10-13 | 2002-04-26 | Nec Corp | 液晶表示装置及びその製造方法 |
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