JPH10209452A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH10209452A JPH10209452A JP9006816A JP681697A JPH10209452A JP H10209452 A JPH10209452 A JP H10209452A JP 9006816 A JP9006816 A JP 9006816A JP 681697 A JP681697 A JP 681697A JP H10209452 A JPH10209452 A JP H10209452A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- thin film
- signal line
- film transistor
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 薄膜トランジスタの特性を向上させるととも
にその製造工程の短縮化等を図る。 【解決手段】 基板１上に第１のゲート電極２を形成
し、第１のゲート電極２の上側に薄膜半導体４を形成
し、薄膜半導体４の上側に、薄膜トランジスタに接続す
る信号線として用いる材料を成膜する。この材料を、信
号線８の形状にパターニングすると同時に第２のゲート
電極９の形状にパターニングすることにより、信号線８
と第２のゲート電極９とを同時に形成する。
にその製造工程の短縮化等を図る。 【解決手段】 基板１上に第１のゲート電極２を形成
し、第１のゲート電極２の上側に薄膜半導体４を形成
し、薄膜半導体４の上側に、薄膜トランジスタに接続す
る信号線として用いる材料を成膜する。この材料を、信
号線８の形状にパターニングすると同時に第２のゲート
電極９の形状にパターニングすることにより、信号線８
と第２のゲート電極９とを同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
のスイッチング素子等として用いられる薄膜トランジス
タ素子に関し、特に、トランジスタ特性の向上及び製造
工程の短縮化を図ったものに関する。
のスイッチング素子等として用いられる薄膜トランジス
タ素子に関し、特に、トランジスタ特性の向上及び製造
工程の短縮化を図ったものに関する。
【０００２】
【従来の技術】アクティブマトリクス駆動方式の液晶デ
ィスプレイ（ＬＣＤ）では、周知のとおり、パネルを構
成する２枚の透明絶縁基板のうち、一方の基板上にＩＴ
Ｏ（酸化インジウム）等の共通電極が形成されており、
他方の基板上には、ＩＴＯ等の透明電極とスイッチング
素子とを含んだドット（画素）が、マトリクス状の信号
線の各交差点に形成されている。スイッチング素子とし
ては薄膜トランジスタ（ＴＦＴ）素子が広く用いられて
おり、そのゲート電極が信号線に接続され、そのソース
電極，ドレイン電極も信号線，透明電極と接続されてい
る。
ィスプレイ（ＬＣＤ）では、周知のとおり、パネルを構
成する２枚の透明絶縁基板のうち、一方の基板上にＩＴ
Ｏ（酸化インジウム）等の共通電極が形成されており、
他方の基板上には、ＩＴＯ等の透明電極とスイッチング
素子とを含んだドット（画素）が、マトリクス状の信号
線の各交差点に形成されている。スイッチング素子とし
ては薄膜トランジスタ（ＴＦＴ）素子が広く用いられて
おり、そのゲート電極が信号線に接続され、そのソース
電極，ドレイン電極も信号線，透明電極と接続されてい
る。
【０００３】従来、こうしたＬＣＤパネルのアレイ製造
工程では、信号線とＴＦＴのゲート電極とを別々にパタ
ーニングして形成していた。また、特にａ−Ｓｉ（アモ
ルファスシリコン）やｐーＳｉ（ポリシリコン）等の薄
膜半導体よりも上側にゲート電極を形成するトップゲー
ト構造とする場合には、薄膜半導体の表面の粗さがＴＦ
Ｔのトランジスタ特性を悪化させることを防ぐために、
薄膜半導体表面を平滑化する処理を行ってからゲート電
極を形成していた。
工程では、信号線とＴＦＴのゲート電極とを別々にパタ
ーニングして形成していた。また、特にａ−Ｓｉ（アモ
ルファスシリコン）やｐーＳｉ（ポリシリコン）等の薄
膜半導体よりも上側にゲート電極を形成するトップゲー
ト構造とする場合には、薄膜半導体の表面の粗さがＴＦ
Ｔのトランジスタ特性を悪化させることを防ぐために、
薄膜半導体表面を平滑化する処理を行ってからゲート電
極を形成していた。
【０００４】
【発明が解決しようとする課題】このように信号線とゲ
ート電極とを別々に形成することには、次のような不都
合があった。 （１）製造工程が多くなる。 （２）信号線とゲート電極とを位置合わせのマージンを
見込んで大きめに設計しなければならないので、回路が
大型化してしまうことにより、個々の画素の開口率の低
下を招いたり高画素化の妨げになったりする。 （３）マージンを越えたパターニングずれがあった場
合、ゲート電極とソース・ドレイン電極との間の寄生容
量が変動してしまうので、回路動作上の不具合の発生に
つながる。 また、薄膜半導体表面を平滑化する処理を行わなければ
ならないことにも、やはり製造工程が多くなるという不
都合があった。
ート電極とを別々に形成することには、次のような不都
合があった。 （１）製造工程が多くなる。 （２）信号線とゲート電極とを位置合わせのマージンを
見込んで大きめに設計しなければならないので、回路が
大型化してしまうことにより、個々の画素の開口率の低
下を招いたり高画素化の妨げになったりする。 （３）マージンを越えたパターニングずれがあった場
合、ゲート電極とソース・ドレイン電極との間の寄生容
量が変動してしまうので、回路動作上の不具合の発生に
つながる。 また、薄膜半導体表面を平滑化する処理を行わなければ
ならないことにも、やはり製造工程が多くなるという不
都合があった。
【０００５】本発明は上述の点に鑑みてなされたもの
で、トランジスタ特性を向上させることができるととも
に、これらの不都合を解消することのできるＴＦＴと、
そうしたＴＦＴの製造方法とを提供しようとするもので
ある。
で、トランジスタ特性を向上させることができるととも
に、これらの不都合を解消することのできるＴＦＴと、
そうしたＴＦＴの製造方法とを提供しようとするもので
ある。
【０００６】
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタは、基板上に第１のゲート電極が形成され、この
第１のゲート電極の上側に薄膜半導体が形成され、この
薄膜半導体の上方に第２のゲート電極が形成されている
ことを特徴としている。
ジスタは、基板上に第１のゲート電極が形成され、この
第１のゲート電極の上側に薄膜半導体が形成され、この
薄膜半導体の上方に第２のゲート電極が形成されている
ことを特徴としている。
【０００７】この薄膜トランジスタによれば、ゲート電
極として、第１のゲート電極（ボトムゲート電極）だけ
でなく第２のゲート電極（トップゲート電極）が存在し
ている。従って、１つのゲート電極のみが存在する場合
と比較して、ソース電極・ドレイン電極間の電流レベル
が大幅に増加する。即ち、トランジスタ特性は従来のも
のよりも大幅に向上する。
極として、第１のゲート電極（ボトムゲート電極）だけ
でなく第２のゲート電極（トップゲート電極）が存在し
ている。従って、１つのゲート電極のみが存在する場合
と比較して、ソース電極・ドレイン電極間の電流レベル
が大幅に増加する。即ち、トランジスタ特性は従来のも
のよりも大幅に向上する。
【０００８】またその結果、従来トップゲート電極を形
成する際に行っていたような薄膜半導体表面の平滑化処
理を省略してもトランジスタ特性が十分に高く維持され
るので、製造工程の短縮化が可能になる。
成する際に行っていたような薄膜半導体表面の平滑化処
理を省略してもトランジスタ特性が十分に高く維持され
るので、製造工程の短縮化が可能になる。
【０００９】次に、本発明に係る薄膜トランジスタの製
造方法は、基板上に、薄膜トランジスタに接続する信号
線として用いる材料を成膜し、この材料を、信号線の形
状にパターニングすると同時にゲート電極の形状にパタ
ーニングすることを特徴としている。
造方法は、基板上に、薄膜トランジスタに接続する信号
線として用いる材料を成膜し、この材料を、信号線の形
状にパターニングすると同時にゲート電極の形状にパタ
ーニングすることを特徴としている。
【００１０】この製造方法によれば、信号線の形成と同
時にゲート電極が形成されるので、製造工程が短縮化さ
れる。従って、例えば上記のように第１のゲート電極及
び第２のゲート電極を有する薄膜トランジスタと当該薄
膜トランジスタに接続する信号線とを製造する際にこの
製造方法を適用すれば、第１のゲート電極と第２のゲー
ト電極とのいずれか一方が信号線と同時に形成されるの
で、こうした薄膜トランジスタを、１つのゲート電極の
みが存在する薄膜トランジスタを製造する場合よりも工
程を増やすことなく製造することができるようになる。
時にゲート電極が形成されるので、製造工程が短縮化さ
れる。従って、例えば上記のように第１のゲート電極及
び第２のゲート電極を有する薄膜トランジスタと当該薄
膜トランジスタに接続する信号線とを製造する際にこの
製造方法を適用すれば、第１のゲート電極と第２のゲー
ト電極とのいずれか一方が信号線と同時に形成されるの
で、こうした薄膜トランジスタを、１つのゲート電極の
みが存在する薄膜トランジスタを製造する場合よりも工
程を増やすことなく製造することができるようになる。
【００１１】また、この製造方法によれば、ゲート電極
と信号線とを従来のように位置合わせのマージンを見込
んで設計する必要がなくなり、これらを最低限必要な大
きさに設計することができるので、回路を小型化できる
ようになる。また、ゲート電極と信号線との間に従来の
ようなパターニングずれが起きなくなるので、回路動作
上の不具合の発生が減少する。
と信号線とを従来のように位置合わせのマージンを見込
んで設計する必要がなくなり、これらを最低限必要な大
きさに設計することができるので、回路を小型化できる
ようになる。また、ゲート電極と信号線との間に従来の
ようなパターニングずれが起きなくなるので、回路動作
上の不具合の発生が減少する。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を詳細に説明する。図１〜図４は、本発明をＬ
ＣＤパネルに適用した場合のアレイ製造工程の一例を処
理の順に示すものである。これらの図において、Ａ，Ｂ
はそれぞれ画素が形成される透明絶縁基板を互いに直交
する方向からみた断面図である。
の実施例を詳細に説明する。図１〜図４は、本発明をＬ
ＣＤパネルに適用した場合のアレイ製造工程の一例を処
理の順に示すものである。これらの図において、Ａ，Ｂ
はそれぞれ画素が形成される透明絶縁基板を互いに直交
する方向からみた断面図である。
【００１３】［図１までの処理］最初に、ガラス基板等
の透明絶縁基板ｌ上に、Ｍｏ（モリブデン），Ｔａ（タ
ンタル），Ａｌ（アルミニウム），Ｗ（タングステン）
等のような金属か、ＭｏーＴａ，ＡｌーＳｉのような合
金か、または不純物をドーピングしたＳｉ（シリコン）
を成膜し、それをゲート電極（ボトムゲート電極）２の
形状にパターニングする。尚、基板ｌ表面の不純物によ
るゲート電極２の汚染を防止するために、ＳｉＯ2 また
はＳｉＮｘ等の絶縁層を基板ｌ上に成膜し、その絶縁層
の上にゲート電極２を形成するようにしてもよい。続い
て、ＳｉＯ2 またはＳｉＮｘ等のゲート絶縁膜３を成膜
する。
の透明絶縁基板ｌ上に、Ｍｏ（モリブデン），Ｔａ（タ
ンタル），Ａｌ（アルミニウム），Ｗ（タングステン）
等のような金属か、ＭｏーＴａ，ＡｌーＳｉのような合
金か、または不純物をドーピングしたＳｉ（シリコン）
を成膜し、それをゲート電極（ボトムゲート電極）２の
形状にパターニングする。尚、基板ｌ表面の不純物によ
るゲート電極２の汚染を防止するために、ＳｉＯ2 また
はＳｉＮｘ等の絶縁層を基板ｌ上に成膜し、その絶縁層
の上にゲート電極２を形成するようにしてもよい。続い
て、ＳｉＯ2 またはＳｉＮｘ等のゲート絶縁膜３を成膜
する。
【００１４】［図２までの処理］ＴＦＴの活性層として
働く薄膜半導体を、プラズマＣＶＤ（Chemical Vapor D
eposition ）または減圧ＣＶＤにより成膜する。薄膜半
導体の種類にはａ−Ｓｉ，ｐ−Ｓｉ，ＳｉーＧｅ等があ
るが、ここでは一例として、プラズマＣＶＤを５００℃
以下の温度で施して厚さ５０ｎｍのａ−Ｓｉを成膜す
る。ａ−Ｓｉには水素が含まれているので、４００℃の
温度で一時間熱アニールを施すことにより水素抜きを行
い、更に、レーザーアニールを施すことによりａ−Ｓｉ
を結晶化する。そして、この薄膜半導体を画素の回路に
とって必要な形状の薄膜半導体４にパターニングする。
働く薄膜半導体を、プラズマＣＶＤ（Chemical Vapor D
eposition ）または減圧ＣＶＤにより成膜する。薄膜半
導体の種類にはａ−Ｓｉ，ｐ−Ｓｉ，ＳｉーＧｅ等があ
るが、ここでは一例として、プラズマＣＶＤを５００℃
以下の温度で施して厚さ５０ｎｍのａ−Ｓｉを成膜す
る。ａ−Ｓｉには水素が含まれているので、４００℃の
温度で一時間熱アニールを施すことにより水素抜きを行
い、更に、レーザーアニールを施すことによりａ−Ｓｉ
を結晶化する。そして、この薄膜半導体を画素の回路に
とって必要な形状の薄膜半導体４にパターニングする。
【００１５】続いて、薄膜半導体４のパッシベーション
の役割と、これから薄膜半導体４の上側に形成するゲー
ト電極（トップゲート電極）用のゲート絶縁膜の役割と
を合わせ持つ絶縁膜を、単層または積層構造で成膜す
る。ここでは一例として、厚さ１００ｎｍのＳｉＯ2 と
厚さ１００ｎｍのＳｉＮｘ６から成るＳｉＯ2 ／ＳｉＮ
ｘ５を成膜する。
の役割と、これから薄膜半導体４の上側に形成するゲー
ト電極（トップゲート電極）用のゲート絶縁膜の役割と
を合わせ持つ絶縁膜を、単層または積層構造で成膜す
る。ここでは一例として、厚さ１００ｎｍのＳｉＯ2 と
厚さ１００ｎｍのＳｉＮｘ６から成るＳｉＯ2 ／ＳｉＮ
ｘ５を成膜する。
【００１６】続いて、ＳｉＯ2 ／ＳｉＮｘ５を、薄膜半
導体４のうちソース電極，ドレイン電極に対応する個所
の真上の部分のみエッチングする。そして、イオンドー
ピング装置で薄膜半導体４の当該個所にイオンを照射す
ることにより、当該個所に不純物を添加する。その際、
ｎチャネルのＴＦＴの場合にはＰ，Ａｓ等のｎ型不純物
を添加し、他方ｐチャネルのＴＦＴの場合にはＢ等のｐ
型不純物を添加する。尚、可能であれば、ＳｉＮｘ６の
膜厚を幾分薄くしただけの状態か、あるいはそのままの
膜厚の状態で、イオンを照射するようにしてもよい。ま
た別の例として、イオン注入装置を用いて質量分析した
イオンを照射することにより不純物を添加するようにし
てもよい。そして、レーザーアニールを施すことにより
この不純物を活性化する。
導体４のうちソース電極，ドレイン電極に対応する個所
の真上の部分のみエッチングする。そして、イオンドー
ピング装置で薄膜半導体４の当該個所にイオンを照射す
ることにより、当該個所に不純物を添加する。その際、
ｎチャネルのＴＦＴの場合にはＰ，Ａｓ等のｎ型不純物
を添加し、他方ｐチャネルのＴＦＴの場合にはＢ等のｐ
型不純物を添加する。尚、可能であれば、ＳｉＮｘ６の
膜厚を幾分薄くしただけの状態か、あるいはそのままの
膜厚の状態で、イオンを照射するようにしてもよい。ま
た別の例として、イオン注入装置を用いて質量分析した
イオンを照射することにより不純物を添加するようにし
てもよい。そして、レーザーアニールを施すことにより
この不純物を活性化する。
【００１７】続いて、ソース電極及びドレイン電極のパ
ッシベーションの役割を果たす絶縁膜として、一例とし
て厚さ１００ｎｍのＳｉＮｘ６と厚さ１００ｎｍのＳｉ
Ｏ2７を成膜する。そして、絶縁膜７及びＳｉＮｘ６の
うち、不純物を添加した薄膜半導体４の個所の真上の部
分に、ソース電極，ドレイン電極用のコンタクトホール
ｃ１，ｃ２をあける。また、ＳｉＯ2 ７，ＳｉＮｘ６及
びゲート絶縁膜３のうち、ゲート電極２の真上の所定個
所にも、コンタクトホールｃ３をあける。
ッシベーションの役割を果たす絶縁膜として、一例とし
て厚さ１００ｎｍのＳｉＮｘ６と厚さ１００ｎｍのＳｉ
Ｏ2７を成膜する。そして、絶縁膜７及びＳｉＮｘ６の
うち、不純物を添加した薄膜半導体４の個所の真上の部
分に、ソース電極，ドレイン電極用のコンタクトホール
ｃ１，ｃ２をあける。また、ＳｉＯ2 ７，ＳｉＮｘ６及
びゲート絶縁膜３のうち、ゲート電極２の真上の所定個
所にも、コンタクトホールｃ３をあける。
【００１８】［図３までの処理］信号線となるＡｌ，Ｗ
等の金属を成膜する。そしてこの金属膜を、信号線８の
配線形状にパターニングすると同時に、ボトムゲート電
極２の上方においてもゲート電極（トップゲート電極）
９の形状にパターニングする。すると、コンタクトホー
ルｃ３にもこの金属が入り込んだままになるので、コン
タクトホールｃ３を介してボトムゲート電極２に接続さ
れたトップゲート電極９が、信号線８と同時に形成され
る。
等の金属を成膜する。そしてこの金属膜を、信号線８の
配線形状にパターニングすると同時に、ボトムゲート電
極２の上方においてもゲート電極（トップゲート電極）
９の形状にパターニングする。すると、コンタクトホー
ルｃ３にもこの金属が入り込んだままになるので、コン
タクトホールｃ３を介してボトムゲート電極２に接続さ
れたトップゲート電極９が、信号線８と同時に形成され
る。
【００１９】［図４までの処理］信号線８及びゲート電
極９を保護するための絶縁膜を、単層または積層構造で
成膜する。ここでは一例として、厚さ１００ｎｍのＳｉ
Ｏ2 膜１０と厚さ２μｍの有機膜１１とを順に成膜す
る。
極９を保護するための絶縁膜を、単層または積層構造で
成膜する。ここでは一例として、厚さ１００ｎｍのＳｉ
Ｏ2 膜１０と厚さ２μｍの有機膜１１とを順に成膜す
る。
【００２０】続いて、有機膜１１及びＳｉＯ2 膜１０の
うち、コンタクトホールｃ３の真上の部分に、薄膜半導
体４と透明電極とを接続するためのコンタクトホールｃ
４をあける。続いて、透明電極となるＩＴＯ（酸化イン
ジウム）を成膜する。そして、このＩＴＯ膜を透明電極
１２の形状にパターニングする。これにより、画素のＴ
ＦＴ，信号線及び透明電極が完成する。
うち、コンタクトホールｃ３の真上の部分に、薄膜半導
体４と透明電極とを接続するためのコンタクトホールｃ
４をあける。続いて、透明電極となるＩＴＯ（酸化イン
ジウム）を成膜する。そして、このＩＴＯ膜を透明電極
１２の形状にパターニングする。これにより、画素のＴ
ＦＴ，信号線及び透明電極が完成する。
【００２１】以上のようにして完成したＴＦＴでは、薄
膜半導体４の下側にボトムゲート電極２が存在するとと
もに、ボトムゲート電極２に接続されたトップゲート電
極９が薄膜半導体４の上側に存在している。従って、信
号線８からボトムゲート電極２に電圧が印加されるとき
には、トップゲート電極９にもその電圧が印加されるの
で、ソース電極・ドレイン電極間の電流レベルが、ボト
ムゲート電極またはトップゲート電極のいずれか一方の
みを形成した場合よりも大幅に増加する。
膜半導体４の下側にボトムゲート電極２が存在するとと
もに、ボトムゲート電極２に接続されたトップゲート電
極９が薄膜半導体４の上側に存在している。従って、信
号線８からボトムゲート電極２に電圧が印加されるとき
には、トップゲート電極９にもその電圧が印加されるの
で、ソース電極・ドレイン電極間の電流レベルが、ボト
ムゲート電極またはトップゲート電極のいずれか一方の
みを形成した場合よりも大幅に増加する。
【００２２】このように、このＴＦＴのトランジスタ特
性は従来のものよりも大幅に向上している。従って、従
来トップゲート電極を形成する際に行っていたような表
面平滑化処理を薄膜半導体４に対して行わなくても、Ｔ
ＦＴのトランジスタ特性を十分に高く維持することが可
能となる。これにより、製造工程の短縮化が可能にな
る。
性は従来のものよりも大幅に向上している。従って、従
来トップゲート電極を形成する際に行っていたような表
面平滑化処理を薄膜半導体４に対して行わなくても、Ｔ
ＦＴのトランジスタ特性を十分に高く維持することが可
能となる。これにより、製造工程の短縮化が可能にな
る。
【００２３】そして、基板１上でゲート電極の占める面
積を従来と同じ広さとしたままでソース電極・ドレイン
電極間の電流レベルを従来よりも大幅に増加することが
できるので、逆にいえば、ソース電極・ドレイン電極間
の電流レベルを従来と同程度にするためには、基板１上
でのボトムゲート電極２，トップゲート電極９の面積は
従来よりも大幅に狭くて足りることになる。従って、Ｔ
ＦＴを小型化することができるので、画素の開口率を向
上させたり、個々の画素の面積を狭くすることによりＬ
ＣＤパネルを高画素化させたりできるようになる。
積を従来と同じ広さとしたままでソース電極・ドレイン
電極間の電流レベルを従来よりも大幅に増加することが
できるので、逆にいえば、ソース電極・ドレイン電極間
の電流レベルを従来と同程度にするためには、基板１上
でのボトムゲート電極２，トップゲート電極９の面積は
従来よりも大幅に狭くて足りることになる。従って、Ｔ
ＦＴを小型化することができるので、画素の開口率を向
上させたり、個々の画素の面積を狭くすることによりＬ
ＣＤパネルを高画素化させたりできるようになる。
【００２４】次に、本発明では、トップゲート電極９と
信号線８とを、従来のように別々に形成することなく同
時に形成している。従って、ボトムゲート電極２，トッ
プゲート電極９という２個のゲート電極を有するＴＦＴ
を、１つのゲート電極のみが存在する薄膜トランジスタ
を製造する場合よりも工程を増やすことなく製造するこ
とができる。
信号線８とを、従来のように別々に形成することなく同
時に形成している。従って、ボトムゲート電極２，トッ
プゲート電極９という２個のゲート電極を有するＴＦＴ
を、１つのゲート電極のみが存在する薄膜トランジスタ
を製造する場合よりも工程を増やすことなく製造するこ
とができる。
【００２５】また、トップゲート電極９と信号線８とを
位置合わせのマージンを見込むことなく最低限必要な大
きさに設計することができるので、この点からも開口率
の向上や高画素化が促進される。また、トップゲート電
極９と信号線８との間にパターニングずれが起きなくな
るので、回路動作上の不具合の発生も減少する。
位置合わせのマージンを見込むことなく最低限必要な大
きさに設計することができるので、この点からも開口率
の向上や高画素化が促進される。また、トップゲート電
極９と信号線８との間にパターニングずれが起きなくな
るので、回路動作上の不具合の発生も減少する。
【００２６】尚、以上の実施例ではＬＣＤパネルに用い
るＴＦＴに本発明を適用しているが、それ以外の用途に
用いるＴＦＴに本発明を適用してもよい。また、本発明
は、以上の実施例に限らず、本発明の要旨を逸脱するこ
となく、その他様々の構成をとりうることはもちろんで
ある。
るＴＦＴに本発明を適用しているが、それ以外の用途に
用いるＴＦＴに本発明を適用してもよい。また、本発明
は、以上の実施例に限らず、本発明の要旨を逸脱するこ
となく、その他様々の構成をとりうることはもちろんで
ある。
【００２７】
【発明の効果】以上のように、本発明に係る薄膜トラン
ジスタによれば、第１のゲート電極及び第２のゲート電
極を有することにより、トランジスタ特性が従来のもの
よりも大幅に向上するという効果を奏する。またその結
果、従来トップゲート電極を形成する際に行っていたよ
うな薄膜半導体表面の平滑化処理を省略してもトランジ
スタ特性が十分に高く維持されるので、製造工程の短縮
化が可能になる。
ジスタによれば、第１のゲート電極及び第２のゲート電
極を有することにより、トランジスタ特性が従来のもの
よりも大幅に向上するという効果を奏する。またその結
果、従来トップゲート電極を形成する際に行っていたよ
うな薄膜半導体表面の平滑化処理を省略してもトランジ
スタ特性が十分に高く維持されるので、製造工程の短縮
化が可能になる。
【００２８】次に、本発明に係る薄膜トランジスタの製
造方法によれば、薄膜トランジスタに接続する信号線と
ゲート電極が同時に形成されるので、これらの製造工程
を短縮化することができるという効果を奏する。従っ
て、例えば上記のように第１のゲート電極及び第２のゲ
ート電極を有する薄膜トランジスタと当該薄膜トランジ
スタに接続する信号線とを製造する際にこの製造方法を
適用すれば、こうした薄膜トランジスタを、１つのゲー
ト電極のみが存在する薄膜トランジスタを製造する場合
よりも工程を増やすことなく製造できるようになる。
造方法によれば、薄膜トランジスタに接続する信号線と
ゲート電極が同時に形成されるので、これらの製造工程
を短縮化することができるという効果を奏する。従っ
て、例えば上記のように第１のゲート電極及び第２のゲ
ート電極を有する薄膜トランジスタと当該薄膜トランジ
スタに接続する信号線とを製造する際にこの製造方法を
適用すれば、こうした薄膜トランジスタを、１つのゲー
ト電極のみが存在する薄膜トランジスタを製造する場合
よりも工程を増やすことなく製造できるようになる。
【００２９】また、この製造方法によれば、ゲート電極
と信号線とを位置合わせのマージンを見込むことなく最
低限必要な大きさに設計することができるので、回路を
小型化できるという効果や、ゲート電極と信号線との間
にパターニングずれが起きなくなるので、回路動作上の
不具合の発生が減少するという効果をも奏する。
と信号線とを位置合わせのマージンを見込むことなく最
低限必要な大きさに設計することができるので、回路を
小型化できるという効果や、ゲート電極と信号線との間
にパターニングずれが起きなくなるので、回路動作上の
不具合の発生が減少するという効果をも奏する。
【図１】本発明の一実施例の一過程を示す断面図であ
る。
る。
【図２】本発明の一実施例の一過程を示す断面図であ
る。
る。
【図３】本発明の一実施例の一過程を示す断面図であ
る。
る。
【図４】本発明の一実施例の一過程を示す断面図であ
る。
る。
１ 透明絶縁基板、 ２ ボトムゲート電極、 ３ ゲ
ート絶縁膜、 ４ 薄膜半導体、 ５ ＳｉＯ2 ／Ｓｉ
Ｎｘ、 ６ ＳｉＮｘ、 ７ ＳｉＯ2 、 ８信号線、
９ トップゲート電極、 １０ ＳｉＯ2 膜、 １１
有機膜、１２ 透明電極、 ｃ１，ｃ２，ｃ３ コン
タクトホール
ート絶縁膜、 ４ 薄膜半導体、 ５ ＳｉＯ2 ／Ｓｉ
Ｎｘ、 ６ ＳｉＮｘ、 ７ ＳｉＯ2 、 ８信号線、
９ トップゲート電極、 １０ ＳｉＯ2 膜、 １１
有機膜、１２ 透明電極、 ｃ１，ｃ２，ｃ３ コン
タクトホール
Claims (3)
- 【請求項１】 基板上に第１のゲート電極が形成され、 前記第１のゲート電極の上側に薄膜半導体が形成され、 前記薄膜半導体の上側に第２のゲート電極が形成されて
いることを特徴とする薄膜トランジスタ。 - 【請求項２】 基板上に、薄膜トランジスタに接続する
信号線として用いる材料を成膜し、前記材料を、前記信
号線の形状にパターニングすると同時にゲート電極の形
状にパターニングすることを特徴とする薄膜トランジス
タの製造方法。 - 【請求項３】 基板上に第１のゲート電極を形成するス
テップと、 前記第１のゲート電極の上側に薄膜半導体を形成するス
テップと、 前記薄膜半導体の上側に、薄膜トランジスタに接続する
信号線と第２のゲート電極とを同時に形成するステップ
とを含んだことを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9006816A JPH10209452A (ja) | 1997-01-17 | 1997-01-17 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9006816A JPH10209452A (ja) | 1997-01-17 | 1997-01-17 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209452A true JPH10209452A (ja) | 1998-08-07 |
Family
ID=11648739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9006816A Pending JPH10209452A (ja) | 1997-01-17 | 1997-01-17 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209452A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323715A (ja) * | 1999-05-12 | 2000-11-24 | Sony Corp | 表示用薄膜半導体素子及び表示装置 |
| JP2001313397A (ja) * | 2000-02-22 | 2001-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002198537A (ja) * | 2000-09-29 | 2002-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2011066432A (ja) * | 1999-06-02 | 2011-03-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012027495A (ja) * | 2000-09-29 | 2012-02-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2019165251A (ja) * | 2013-11-06 | 2019-09-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1997
- 1997-01-17 JP JP9006816A patent/JPH10209452A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323715A (ja) * | 1999-05-12 | 2000-11-24 | Sony Corp | 表示用薄膜半導体素子及び表示装置 |
| JP2011066432A (ja) * | 1999-06-02 | 2011-03-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2001313397A (ja) * | 2000-02-22 | 2001-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2011242784A (ja) * | 2000-02-22 | 2011-12-01 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| US8399884B2 (en) | 2000-02-22 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9318610B2 (en) | 2000-02-22 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9869907B2 (en) | 2000-02-22 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2002198537A (ja) * | 2000-09-29 | 2002-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2012027495A (ja) * | 2000-09-29 | 2012-02-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014150262A (ja) * | 2000-09-29 | 2014-08-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2019165251A (ja) * | 2013-11-06 | 2019-09-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7999267B2 (en) | Liquid crystal display device | |
| US7642141B2 (en) | Manufacturing method for display device | |
| CN101196668B (zh) | 显示装置及其制造方法 | |
| US20100133541A1 (en) | Thin film transistor array substrate, its manufacturing method, and liquid crystal display device | |
| CN101414638B (zh) | 显示装置和显示装置的制造方法 | |
| CN102881657B (zh) | 一种cmos晶体管及其制造方法 | |
| CN101165908A (zh) | Tft衬底及其制造方法、以及具有该tft衬底的显示装置 | |
| JP2009099824A (ja) | 薄膜トランジスタ装置、表示装置及びその製造方法 | |
| JP2005197727A (ja) | 多結晶シリコン半導体素子及びその製造方法 | |
| JPH1195256A (ja) | アクティブマトリクス基板 | |
| JP4723800B2 (ja) | アレイ基板の製造方法 | |
| JP5475250B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP5221082B2 (ja) | Ｔｆｔ基板 | |
| JP2003149677A (ja) | 薄膜トランジスタアレイ基板 | |
| JP5507159B2 (ja) | 表示装置およびその製造方法 | |
| CN101097367A (zh) | 液晶显示器及其制造方法 | |
| JP4062825B2 (ja) | 電気光学装置の製造方法 | |
| JP4197270B2 (ja) | 半導体集積回路の作製方法 | |
| JPH10133231A (ja) | 多層配線構造およびその製造方法と薄膜トランジスタアレイおよびその製造方法と液晶表示装置 | |
| JP2009210681A (ja) | 表示装置及びその製造方法 | |
| JPH0982982A (ja) | 薄膜トランジスタ及びアクティブマトリクス表示装置 | |
| KR100391156B1 (ko) | 액정표시장치용 어레이 패널 및 그 제조방법 | |
| JPH06138481A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JP2003215634A (ja) | 薄膜トランジスタ液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040608 |