JPH10133792A - 終端抵抗のインピーダンスを自動的に変更する終端装置 - Google Patents
終端抵抗のインピーダンスを自動的に変更する終端装置Info
- Publication number
- JPH10133792A JPH10133792A JP29245796A JP29245796A JPH10133792A JP H10133792 A JPH10133792 A JP H10133792A JP 29245796 A JP29245796 A JP 29245796A JP 29245796 A JP29245796 A JP 29245796A JP H10133792 A JPH10133792 A JP H10133792A
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- bit bus
- terminating
- bit
- bus
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Abstract
(57)【要約】
【課題】 複数の装置が接続される多ビットバスにおい
ては、多ビットバス上の両端または片側の端に終端装置
が接続されており、その回路方式およびインピーダンス
はその多ビットバスにとって最適な方式および値になる
ように設定されている。しかしながら、終端装置の設計
検証の段階では、すべての入出力装置との組み合わせを
実施するのは現実的には不可能なため、装置の組み合わ
せによっては多ビットバス上の信号に波形歪みが発生
し、システムが誤動作する場合があるという問題点があ
った。 【解決手段】 インピーダンスの変更が可能な終端抵抗
部と、多ビットバス上の異常検出信号により終端抵抗部
のインピーダンスを制御するインピーダンスコントロー
ル部とで多ビットバスの終端装置を構成することによ
り、終端装置のインピーダンスを自動的に変更し、多ビ
ットバス上の信号の波形歪みを抑えてシステムの誤動作
を防止する。
ては、多ビットバス上の両端または片側の端に終端装置
が接続されており、その回路方式およびインピーダンス
はその多ビットバスにとって最適な方式および値になる
ように設定されている。しかしながら、終端装置の設計
検証の段階では、すべての入出力装置との組み合わせを
実施するのは現実的には不可能なため、装置の組み合わ
せによっては多ビットバス上の信号に波形歪みが発生
し、システムが誤動作する場合があるという問題点があ
った。 【解決手段】 インピーダンスの変更が可能な終端抵抗
部と、多ビットバス上の異常検出信号により終端抵抗部
のインピーダンスを制御するインピーダンスコントロー
ル部とで多ビットバスの終端装置を構成することによ
り、終端装置のインピーダンスを自動的に変更し、多ビ
ットバス上の信号の波形歪みを抑えてシステムの誤動作
を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の装置が接
続される多ビットバスにおける終端抵抗のインピーダン
スを自動的に変更する終端装置に関するものであり、特
に、多ビットバス上の信号の波形歪みによって発生する
パリティエラーなどの検出信号を使用し、多ビットバス
に最適な終端抵抗のインピーダンスを自動的に設定す
る。
続される多ビットバスにおける終端抵抗のインピーダン
スを自動的に変更する終端装置に関するものであり、特
に、多ビットバス上の信号の波形歪みによって発生する
パリティエラーなどの検出信号を使用し、多ビットバス
に最適な終端抵抗のインピーダンスを自動的に設定す
る。
【０００２】
【従来の技術】一般に、複数の装置が接続される多ビッ
トバスにおいては、多ビットバス上の両端または片側の
端に終端装置が接続されており、その回路方式およびイ
ンピーダンスはその多ビットバスにとって最適な方式お
よび値になるように設定されている。
トバスにおいては、多ビットバス上の両端または片側の
端に終端装置が接続されており、その回路方式およびイ
ンピーダンスはその多ビットバスにとって最適な方式お
よび値になるように設定されている。
【０００３】図６に、従来の構成ブロック図を示す。図
中、６１はＣＰＵ、６２は入出力装置、６３はＣＰＵ６
１と入出力装置６２間のデータ伝送路である多ビットバ
スの終端装置、６４は終端装置内の終端抵抗部、６６は
多ビットバス上のデータ信号線、６７は多ビットバス上
のパリティエラー信号線である。
中、６１はＣＰＵ、６２は入出力装置、６３はＣＰＵ６
１と入出力装置６２間のデータ伝送路である多ビットバ
スの終端装置、６４は終端装置内の終端抵抗部、６６は
多ビットバス上のデータ信号線、６７は多ビットバス上
のパリティエラー信号線である。
【０００４】
【発明が解決しようとする課題】しかしながら、図６に
示す従来技術では、バス上に接続される入出力装置６２
における入出力特性、立ち上がり／立ち下がり時間、Ｈ
レベルの出力電圧／Ｌレベルの出力電圧、負荷容量、ス
レショルド電圧などの特性はそれぞれの入出力装置６２
に使用されている回路およびその特性のバラツキより、
それぞれ異なる値となる。このため、多ビットバス上の
信号波形は、終端装置６３および入出力装置６２が接続
される位置や接続される終端装置６３および入出力装置
６２間の距離などによって異なるものとなる。
示す従来技術では、バス上に接続される入出力装置６２
における入出力特性、立ち上がり／立ち下がり時間、Ｈ
レベルの出力電圧／Ｌレベルの出力電圧、負荷容量、ス
レショルド電圧などの特性はそれぞれの入出力装置６２
に使用されている回路およびその特性のバラツキより、
それぞれ異なる値となる。このため、多ビットバス上の
信号波形は、終端装置６３および入出力装置６２が接続
される位置や接続される終端装置６３および入出力装置
６２間の距離などによって異なるものとなる。
【０００５】そして、ＣＰＵ６１および複数の入出力装
置６２などの組み合わせにより、ＣＰＵ６１および入出
力装置６２のドライバ出力は、多ビットバス上において
図５に示すようなパルス幅の不足の波形歪みが生じた信
号波形となる場合がある。
置６２などの組み合わせにより、ＣＰＵ６１および入出
力装置６２のドライバ出力は、多ビットバス上において
図５に示すようなパルス幅の不足の波形歪みが生じた信
号波形となる場合がある。
【０００６】すなわち、従来技術では終端装置の設計検
証の段階ですべての入出力装置との組み合わせを実施す
るのは現実的には不可能なため、装置の組み合わせによ
っては多ビットバス上の信号に波形歪みが発生し、シス
テムが誤動作する場合があるという問題点があった。
証の段階ですべての入出力装置との組み合わせを実施す
るのは現実的には不可能なため、装置の組み合わせによ
っては多ビットバス上の信号に波形歪みが発生し、シス
テムが誤動作する場合があるという問題点があった。
【０００７】
【課題を解決するための手段】この発明は上記のような
問題点を考慮してなされたもので、複数の装置が接続さ
れる多ビットバスのシステムにおいて、多ビットバス上
の信号の波形歪みで発生するパリティエラーなどの異常
検出信号を使用し、終端抵抗のインピーダンスを自動的
に変更する終端装置を提供する。
問題点を考慮してなされたもので、複数の装置が接続さ
れる多ビットバスのシステムにおいて、多ビットバス上
の信号の波形歪みで発生するパリティエラーなどの異常
検出信号を使用し、終端抵抗のインピーダンスを自動的
に変更する終端装置を提供する。
【０００８】
【発明の実施の形態】インピーダンスの変更が可能な終
端抵抗部と、多ビットバス上の異常検出信号により終端
抵抗部のインピーダンスを制御するインピーダンスコン
トロール部とで多ビットバスの終端装置を構成すること
により、終端装置のインピーダンスを自動的に変更し、
多ビットバス上の信号の波形歪みを抑えてシステムの誤
動作を防止する。
端抵抗部と、多ビットバス上の異常検出信号により終端
抵抗部のインピーダンスを制御するインピーダンスコン
トロール部とで多ビットバスの終端装置を構成すること
により、終端装置のインピーダンスを自動的に変更し、
多ビットバス上の信号の波形歪みを抑えてシステムの誤
動作を防止する。
【０００９】
【実施例】図１に本発明の構成ブロック図を示す。図
中、１はＣＰＵ、２は入出力装置、３はＣＰＵ１と入出
力装置２間のデータ伝送路である多ビットバスの終端装
置、４は終端装置３内の終端抵抗部、５は終端抵抗部４
のインピーダンスを制御する終端装置３内のインピーダ
ンスコントロール部、６は多ビットバスのデータ信号
線、７は多ビットバスのパリティエラー信号線である。
中、１はＣＰＵ、２は入出力装置、３はＣＰＵ１と入出
力装置２間のデータ伝送路である多ビットバスの終端装
置、４は終端装置３内の終端抵抗部、５は終端抵抗部４
のインピーダンスを制御する終端装置３内のインピーダ
ンスコントロール部、６は多ビットバスのデータ信号
線、７は多ビットバスのパリティエラー信号線である。
【００１０】図２に本発明の終端装置の一実施例図を示
す。図中、２３は終端装置であり、終端装置２３は、終
端抵抗部２４とインピーダンスコントロール部２５で構
成されている。２６は多ビットバスの一つのデータ信号
線であり、終端抵抗部２４に接続され、２７は多ビット
バスのパリティエラー信号線であり、インピーダンスコ
ントロール部２５に接続されている。
す。図中、２３は終端装置であり、終端装置２３は、終
端抵抗部２４とインピーダンスコントロール部２５で構
成されている。２６は多ビットバスの一つのデータ信号
線であり、終端抵抗部２４に接続され、２７は多ビット
バスのパリティエラー信号線であり、インピーダンスコ
ントロール部２５に接続されている。
【００１１】インピーダンスコントロール部２５は４ビ
ットカウンタ２９で構成され、４ビットカウンタ２９の
入力にはパリティエラー信号線２７が接続され、４ビッ
トカウンタ２９のそれぞれのビットの出力Ｓ１〜４は終
端抵抗部２４内の電子スイッチＳＷ１〜４に接続されて
いる。４ビットカウンタ２９の出力Ｓ１〜４は、パリテ
ィエラー信号線２７からのパリティエラーパルスが４ビ
ットカウンタ２９の入力に入力される毎にオンとなる。
また、４ビットカウンタ２９のリセットは記載されてい
ない多ビットバスのリセット信号線のリセット信号がオ
ン時に行われ、リセット信号は電源投入時やシステムリ
セットによりオンとなる。
ットカウンタ２９で構成され、４ビットカウンタ２９の
入力にはパリティエラー信号線２７が接続され、４ビッ
トカウンタ２９のそれぞれのビットの出力Ｓ１〜４は終
端抵抗部２４内の電子スイッチＳＷ１〜４に接続されて
いる。４ビットカウンタ２９の出力Ｓ１〜４は、パリテ
ィエラー信号線２７からのパリティエラーパルスが４ビ
ットカウンタ２９の入力に入力される毎にオンとなる。
また、４ビットカウンタ２９のリセットは記載されてい
ない多ビットバスのリセット信号線のリセット信号がオ
ン時に行われ、リセット信号は電源投入時やシステムリ
セットによりオンとなる。
【００１２】終端抵抗部２４は、電子スイッチＳＷと抵
抗ｒの直列回路が４つ並列に接続され、その一端が電源
Ｖｃｃに接続され、他端が抵抗Ｒを介して多ビットバス
のデータ信号線２６に接続されている。４つの抵抗ｒ１
〜４はそれぞれ異なった抵抗値をもっている。そして、
電子スイッチＳＷ１〜４の制御端子は、４ビットカウン
タ２９のそれぞれのビットの出力と接続されている。
抗ｒの直列回路が４つ並列に接続され、その一端が電源
Ｖｃｃに接続され、他端が抵抗Ｒを介して多ビットバス
のデータ信号線２６に接続されている。４つの抵抗ｒ１
〜４はそれぞれ異なった抵抗値をもっている。そして、
電子スイッチＳＷ１〜４の制御端子は、４ビットカウン
タ２９のそれぞれのビットの出力と接続されている。
【００１３】４ビットカウンタ２９のビット出力Ｓ１が
オンとなると、電子スイッチＳＷ１がオンとなり、終端
抵抗部２４のインピーダンスはＲ＋（ｒ０×ｒ１）／
（ｒ０＋ｒ１）となる。また、４ビットカウンタ２９の
ビット出力Ｓ４がオンとなると、電子スイッチＳＷ４が
オンとなり、終端抵抗部２４のインピーダンスはＲ＋
（ｒ０×ｒ４）／（ｒ０＋ｒ４）となる。
オンとなると、電子スイッチＳＷ１がオンとなり、終端
抵抗部２４のインピーダンスはＲ＋（ｒ０×ｒ１）／
（ｒ０＋ｒ１）となる。また、４ビットカウンタ２９の
ビット出力Ｓ４がオンとなると、電子スイッチＳＷ４が
オンとなり、終端抵抗部２４のインピーダンスはＲ＋
（ｒ０×ｒ４）／（ｒ０＋ｒ４）となる。
【００１４】この図では、一つのデータ信号線に接続さ
れる終端抵抗部２４の構成を示しているが、実際は上記
構成が記載されていないデータ信号線の数だけある。
れる終端抵抗部２４の構成を示しているが、実際は上記
構成が記載されていないデータ信号線の数だけある。
【００１５】図３に、図２の終端装置のインピーダンス
変更の動作フローチャートを示す。以下、フローに従っ
て動作を説明する。
変更の動作フローチャートを示す。以下、フローに従っ
て動作を説明する。
【００１６】ステップＳ３０１は、多ビットバス上に接
続されたＣＰＵおよび入出力装置からデータのライトお
よびリードが行われる。
続されたＣＰＵおよび入出力装置からデータのライトお
よびリードが行われる。
【００１７】ステップＳ３０２は、パリティエラー信号
がオンならばステップＳ３０３に進み、パリティエラー
信号がオンでなければ動作を終了する。
がオンならばステップＳ３０３に進み、パリティエラー
信号がオンでなければ動作を終了する。
【００１８】ステップＳ３０３は、４ビットカウンタ２
９が１カウントアップされ、４ビットカウンタ２９の出
力Ｓ１がオンする。これにより、終端抵抗部２４の電子
スイッチＳＷ１がオンとなり、終端抵抗部２４のインピ
ーダンスが変更される。
９が１カウントアップされ、４ビットカウンタ２９の出
力Ｓ１がオンする。これにより、終端抵抗部２４の電子
スイッチＳＷ１がオンとなり、終端抵抗部２４のインピ
ーダンスが変更される。
【００１９】ステップＳ３０４は、バス上に接続された
ＣＰＵおよび入出力装置から再びデータのライトおよび
リードが行われる。そして、ステップＳ３０２に戻る。
ＣＰＵおよび入出力装置から再びデータのライトおよび
リードが行われる。そして、ステップＳ３０２に戻る。
【００２０】なお、ステップＳ３０３において、４ビッ
トカウンタ２９がカウントアップされる毎に、出力Ｓ１
〜４がオンとなる。
トカウンタ２９がカウントアップされる毎に、出力Ｓ１
〜４がオンとなる。
【００２１】図４に、本発明の終端装置が接続された多
ビットバスにおける入出力装置のドライバの出力特性の
一例図を示す。
ビットバスにおける入出力装置のドライバの出力特性の
一例図を示す。
【００２２】この図は、入出力装置のドライバの出力特
性をＢｅｒｇｅｒｏｎ図法で示したものであり、縦軸は
電流、横軸は電圧である。そして、４１は従来の固定終
端抵抗値、４２は本発明の可変終端抵抗値であり、網掛
け部分が可変範囲を示し、４３はドライバのＬレベルの
出力特性、４４はドライバのＨレベルの出力特性、４５
は固定終端抵抗値４１の伝送路インピーダンス、４６は
可変終端抵抗値４２の伝送路インピーダンスを示す。
性をＢｅｒｇｅｒｏｎ図法で示したものであり、縦軸は
電流、横軸は電圧である。そして、４１は従来の固定終
端抵抗値、４２は本発明の可変終端抵抗値であり、網掛
け部分が可変範囲を示し、４３はドライバのＬレベルの
出力特性、４４はドライバのＨレベルの出力特性、４５
は固定終端抵抗値４１の伝送路インピーダンス、４６は
可変終端抵抗値４２の伝送路インピーダンスを示す。
【００２３】このドライバ特性図に基づくと、従来の固
定終端抵抗値におけるドライバの出力波形はＬレベルを
ＶＬ１、ＨレベルをＶＨ２とする階段状の４６に示す波
形となり、また本発明の可変終端抵抗値におけるドライ
バの出力波形はＬレベルをＶＬ２，ＨレベルをＶＨ２と
する階段状の４７に示す波形となる。このときのドライ
バのスレショルド電圧をＶＴＨ、有効パルス幅ＴＳとす
ると、パルス幅ＴＡはパルス幅ＴＳより小さく、パルス
幅ＴＢはパルス幅ＴＳより大きい。従って、固定終端抵
抗値におけるドライバの出力波形４６では誤動作する
が、本発明の可変終端抵抗値におけるドライバの出力波
形４７では誤動作を防止することができる。
定終端抵抗値におけるドライバの出力波形はＬレベルを
ＶＬ１、ＨレベルをＶＨ２とする階段状の４６に示す波
形となり、また本発明の可変終端抵抗値におけるドライ
バの出力波形はＬレベルをＶＬ２，ＨレベルをＶＨ２と
する階段状の４７に示す波形となる。このときのドライ
バのスレショルド電圧をＶＴＨ、有効パルス幅ＴＳとす
ると、パルス幅ＴＡはパルス幅ＴＳより小さく、パルス
幅ＴＢはパルス幅ＴＳより大きい。従って、固定終端抵
抗値におけるドライバの出力波形４６では誤動作する
が、本発明の可変終端抵抗値におけるドライバの出力波
形４７では誤動作を防止することができる。
【００２４】
【発明の効果】この発明は、上記に説明したような形態
で実施され、以下の効果がある。
で実施され、以下の効果がある。
【００２５】複数の装置が接続される多ビットバスのシ
ステムにおいて、多ビットバス上の信号の波形歪みで発
生するパリティエラーなどの異常検出信号を使用し、終
端装置のインピーダンスを自動的に変更することによ
り、バス上の信号の波形歪みをなくし、システムの誤動
作を防止することが可能となる。
ステムにおいて、多ビットバス上の信号の波形歪みで発
生するパリティエラーなどの異常検出信号を使用し、終
端装置のインピーダンスを自動的に変更することによ
り、バス上の信号の波形歪みをなくし、システムの誤動
作を防止することが可能となる。
【図１】 本発明の構成ブロック図である。
【図２】 本発明の終端装置の一実施例図である。
【図３】 図２の終端装置のインピーダンス変更の動作
フローチャートである。
フローチャートである。
【図４】 本発明の終端装置が接続された多ビットバス
における入出力装置のドライバの出力特性の一例図であ
る。
における入出力装置のドライバの出力特性の一例図であ
る。
【図５】 波形歪みが生じた信号波形例図である。
【図６】 従来の構成ブロック図である。
４ 終端抵抗部 ５ インピーダンスコントロール部
Claims (1)
- 【請求項１】 インピーダンスの変更が可能な終端抵抗
部（４）と、バス上の異常検出信号により終端抵抗部
（４）のインピーダンスを制御するインピーダンスコン
トロール部（５）とで構成されることを特徴とする終端
抵抗のインピーダンスを自動的に変更する終端装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29245796A JPH10133792A (ja) | 1996-11-05 | 1996-11-05 | 終端抵抗のインピーダンスを自動的に変更する終端装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29245796A JPH10133792A (ja) | 1996-11-05 | 1996-11-05 | 終端抵抗のインピーダンスを自動的に変更する終端装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10133792A true JPH10133792A (ja) | 1998-05-22 |
Family
ID=17782057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29245796A Pending JPH10133792A (ja) | 1996-11-05 | 1996-11-05 | 終端抵抗のインピーダンスを自動的に変更する終端装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10133792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193431B2 (en) | 2004-08-30 | 2007-03-20 | Fujitsu Limited | Resistance compensation method, circuit having a resistance compensation function, and circuit resistance test method |
-
1996
- 1996-11-05 JP JP29245796A patent/JPH10133792A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193431B2 (en) | 2004-08-30 | 2007-03-20 | Fujitsu Limited | Resistance compensation method, circuit having a resistance compensation function, and circuit resistance test method |
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