JPH10134022A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10134022A JPH10134022A JP8290192A JP29019296A JPH10134022A JP H10134022 A JPH10134022 A JP H10134022A JP 8290192 A JP8290192 A JP 8290192A JP 29019296 A JP29019296 A JP 29019296A JP H10134022 A JPH10134022 A JP H10134022A
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Abstract
(57)【要約】
【課題】 メモリ・ロジック混載ＬＳＩにおける設計負
担を軽減する。 【解決手段】 ＬＳＩチップ１０の主表面は、ロジック
部１、デ−タ入出力部２、メモリマクロ部３により占め
られる。メモリマクロ部３は、ＬＳＩチップ１０の主表
面に方形状に配置される。テスト制御回路４は、メモリ
マクロ部３内においてメモリマクロ部３の一辺に沿って
配置される。デ−タ入出力回路５は、メモリマクロ部３
内においてメモリマクロ部３の他の一辺に沿って配置さ
れる。テスト制御回路４は、ＬＳＩチップ１０の一辺に
沿うように配置してもよい。テストデ−タは、テスト制
御回路４からデ−タバスを経由してデ−タ入出力回路５
に供給される。
担を軽減する。 【解決手段】 ＬＳＩチップ１０の主表面は、ロジック
部１、デ−タ入出力部２、メモリマクロ部３により占め
られる。メモリマクロ部３は、ＬＳＩチップ１０の主表
面に方形状に配置される。テスト制御回路４は、メモリ
マクロ部３内においてメモリマクロ部３の一辺に沿って
配置される。デ−タ入出力回路５は、メモリマクロ部３
内においてメモリマクロ部３の他の一辺に沿って配置さ
れる。テスト制御回路４は、ＬＳＩチップ１０の一辺に
沿うように配置してもよい。テストデ−タは、テスト制
御回路４からデ−タバスを経由してデ−タ入出力回路５
に供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、汎用メモリの機能
とロジックＬＳＩの機能を１つのチップに形成するワン
チップＬＳＩに関する。
とロジックＬＳＩの機能を１つのチップに形成するワン
チップＬＳＩに関する。
【０００２】
【従来の技術】近年、デ−タを記憶するメモリとデ−タ
の処理を行うロジックとを１つのチップに形成したワン
チップＬＳＩの開発が進められている。このようなワン
チップＬＳＩにおける検討課題は、メモリとロジックを
ワンチップ化する際に汎用メモリの高集積性とロジック
ＬＳＩの高速性を維持すること、ＡＳＩＣ（Ａｐｐｌｉ
ｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）のようにＬＳＩ設計者が容易に設
計を行えるようにすること、コストの上昇を抑えること
などにある。
の処理を行うロジックとを１つのチップに形成したワン
チップＬＳＩの開発が進められている。このようなワン
チップＬＳＩにおける検討課題は、メモリとロジックを
ワンチップ化する際に汎用メモリの高集積性とロジック
ＬＳＩの高速性を維持すること、ＡＳＩＣ（Ａｐｐｌｉ
ｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）のようにＬＳＩ設計者が容易に設
計を行えるようにすること、コストの上昇を抑えること
などにある。
【０００３】図１２は、従来のメモリ・ロジック混載集
積回路のチップレイアウトの概略を示している。ＬＳＩ
チップ１０の主表面は、ロジック部１、デ−タ入出力
（Ｉ／Ｏ）部２、及びメモリマクロ部３から構成されて
いる。
積回路のチップレイアウトの概略を示している。ＬＳＩ
チップ１０の主表面は、ロジック部１、デ−タ入出力
（Ｉ／Ｏ）部２、及びメモリマクロ部３から構成されて
いる。
【０００４】メモリマクロ部３は、ＬＳＩチップ１０の
主表面の中央部に配置されている。メモリマクロ部３内
におけるレイアウトは、基本的に、汎用メモリのレイア
ウトと同じになっている。
主表面の中央部に配置されている。メモリマクロ部３内
におけるレイアウトは、基本的に、汎用メモリのレイア
ウトと同じになっている。
【０００５】メモリマクロ部３は、ロジック部１とメモ
リマクロ部３との間でデ−タの授受を行うためのデ−タ
入出力回路５を有している。デ−タ入出力回路５は、メ
モリマクロ部３の縁の一部に沿って配置される。
リマクロ部３との間でデ−タの授受を行うためのデ−タ
入出力回路５を有している。デ−タ入出力回路５は、メ
モリマクロ部３の縁の一部に沿って配置される。
【０００６】ロジック部１は、メモリマクロ部３を取り
囲むように配置されている。ロジック部１は、ゲ−トア
レイ、スタンダ−ドセル、メガセルなどから構成されて
いる。メモリマクロ３のテスト制御回路は、ロジック部
１に形成される。
囲むように配置されている。ロジック部１は、ゲ−トア
レイ、スタンダ−ドセル、メガセルなどから構成されて
いる。メモリマクロ３のテスト制御回路は、ロジック部
１に形成される。
【０００７】デ−タ入出力部２は、ＬＳＩチップ１０の
縁に沿って配置され、ＬＳＩチップの内部と外部の間で
デ−タの授受を行うために設けられる。デ−タ入出力部
２は、デ−タ入出力回路、デ−タ入出力パッド及び保護
回路を有している。
縁に沿って配置され、ＬＳＩチップの内部と外部の間で
デ−タの授受を行うために設けられる。デ−タ入出力部
２は、デ−タ入出力回路、デ−タ入出力パッド及び保護
回路を有している。
【０００８】上述のメモリ・ロジック混載集積回路の特
徴は、メモリとロジックの間におけるデ−タの授受がチ
ップ内で行われることにより、メモリマクロ部３が同時
に入出力できるビット数、即ちビットタイプ（×ｎ）
を、汎用メモリ（ＤＲＡＭ）の８倍、１６倍などに設定
することができる点にある。
徴は、メモリとロジックの間におけるデ−タの授受がチ
ップ内で行われることにより、メモリマクロ部３が同時
に入出力できるビット数、即ちビットタイプ（×ｎ）
を、汎用メモリ（ＤＲＡＭ）の８倍、１６倍などに設定
することができる点にある。
【０００９】つまり、上述のメモリ・ロジック混載集積
回路によれば、２５６ビット、１キロビットなどの超多
ビットタイプのメモリマクロ部３を提供することが可能
であり、ロジック部１とメモリマクロ部３の間における
デ−タ転送レ−トを向上でき、デ−タの高速処理が可能
となる。
回路によれば、２５６ビット、１キロビットなどの超多
ビットタイプのメモリマクロ部３を提供することが可能
であり、ロジック部１とメモリマクロ部３の間における
デ−タ転送レ−トを向上でき、デ−タの高速処理が可能
となる。
【００１０】このため、このようなメモリ・ロジック混
載集積回路は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔ
ｅｒ）やＥＷＳ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏｒｋ
Ｓｔａｔｉｏｎ）などの画像処理部に非常に適してい
る。
載集積回路は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔ
ｅｒ）やＥＷＳ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏｒｋ
Ｓｔａｔｉｏｎ）などの画像処理部に非常に適してい
る。
【００１１】
【発明が解決しようとする課題】図１２のメモリ・ロジ
ック混載集積回路において、メモリマクロ部３は、ユ−
ザの要求に合致したメモリ容量（１６メガビットな
ど）、ビットタイプ（×２５６など）となるように、Ｌ
ＳＩ設計者により設計される。
ック混載集積回路において、メモリマクロ部３は、ユ−
ザの要求に合致したメモリ容量（１６メガビットな
ど）、ビットタイプ（×２５６など）となるように、Ｌ
ＳＩ設計者により設計される。
【００１２】しかし、図１２のレイアウトの場合、メモ
リマクロ部３のメモリ容量やビットタイプを変更する
と、これに伴いロジック部１の構成も変更しなければな
らず、設計に時間を要するようになる。
リマクロ部３のメモリ容量やビットタイプを変更する
と、これに伴いロジック部１の構成も変更しなければな
らず、設計に時間を要するようになる。
【００１３】また、図１２のメモリ・ロジック混載集積
回路では、メモリマクロ部３をテストするためのテスト
制御回路は、ロジック部１内に形成される。また、テス
ト時において、アドレス信号やデ−タは、ＬＳＩチップ
１０の外部からデ−タ入出力部２及びロジック部１のテ
スト制御回路を経由して、メモリマクロ部３に供給され
る（ダイレクトアクセス方式）。
回路では、メモリマクロ部３をテストするためのテスト
制御回路は、ロジック部１内に形成される。また、テス
ト時において、アドレス信号やデ−タは、ＬＳＩチップ
１０の外部からデ−タ入出力部２及びロジック部１のテ
スト制御回路を経由して、メモリマクロ部３に供給され
る（ダイレクトアクセス方式）。
【００１４】しかし、図１２のレイアウトの場合、メモ
リマクロ部３の構成が変わらなくても、ロジック部１の
構成が変わると、メモリマクロ部３のテスト制御回路を
設計し直さなければならない。
リマクロ部３の構成が変わらなくても、ロジック部１の
構成が変わると、メモリマクロ部３のテスト制御回路を
設計し直さなければならない。
【００１５】つまり、現状のメモリ・ロジック混載集積
回路は、ロジック部１を変更する度にメモリマクロ部３
のテスト制御回路を変更しなければならないため、ＡＳ
ＩＣのように少量多品種の要求に沿うことが困難であ
る。
回路は、ロジック部１を変更する度にメモリマクロ部３
のテスト制御回路を変更しなければならないため、ＡＳ
ＩＣのように少量多品種の要求に沿うことが困難であ
る。
【００１６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、メモリ・ロジック混載集積回路に
おいて、ＬＳＩ設計者の設計の負担を軽減し、ＡＳＩＣ
として開発期間の短縮とテストの標準化を達成すること
である。
もので、その目的は、メモリ・ロジック混載集積回路に
おいて、ＬＳＩ設計者の設計の負担を軽減し、ＡＳＩＣ
として開発期間の短縮とテストの標準化を達成すること
である。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路は、メモリとロジックを１
つのチップに形成するワンチップＬＳＩであり、前記Ｌ
ＳＩチップの主表面は、前記メモリが配置されるメモリ
マクロ部、前記ロジックが配置されるロジック部、及
び、前記ＬＳＩチップの内部と外部の間におけるデ−タ
の入出力を行うためのデ−タ入出力部により占められ、
前記メモリマクロ部は、前記メモリマクロ部の縁の一部
に沿って配置され、前記メモリマクロ部と前記ロジック
部との間におけるデ−タの入出力を行うためのデ−タ入
出力回路、及び、前記メモリマクロ部の縁の他の一部に
沿って配置され、前記メモリマクロ部のテストを制御す
るためのテスト制御回路を有する。
め、本発明の半導体集積回路は、メモリとロジックを１
つのチップに形成するワンチップＬＳＩであり、前記Ｌ
ＳＩチップの主表面は、前記メモリが配置されるメモリ
マクロ部、前記ロジックが配置されるロジック部、及
び、前記ＬＳＩチップの内部と外部の間におけるデ−タ
の入出力を行うためのデ−タ入出力部により占められ、
前記メモリマクロ部は、前記メモリマクロ部の縁の一部
に沿って配置され、前記メモリマクロ部と前記ロジック
部との間におけるデ−タの入出力を行うためのデ−タ入
出力回路、及び、前記メモリマクロ部の縁の他の一部に
沿って配置され、前記メモリマクロ部のテストを制御す
るためのテスト制御回路を有する。
【００１８】前記メモリマクロ部は、前記ＬＳＩチップ
の中央部に配置され、前記ロジック部は、前記メモリマ
クロ部を取り囲むように配置され、前記デ−タ入出力部
は、前記ＬＳＩチップの縁に沿って配置される。
の中央部に配置され、前記ロジック部は、前記メモリマ
クロ部を取り囲むように配置され、前記デ−タ入出力部
は、前記ＬＳＩチップの縁に沿って配置される。
【００１９】前記テスト制御回路が配置される前記メモ
リマクロ部の縁の一部は、前記ＬＳＩチップの縁の一部
に一致するように配置してもよい。前記メモリマクロ部
は、前記ＬＳＩチップの主表面に方形状に配置され、前
記デ−タ入出力回路は、前記メモリマクロ部の第１の辺
に沿って配置され、前記テスト制御回路は、前記メモリ
マクロ部の第２の辺に沿って配置される。
リマクロ部の縁の一部は、前記ＬＳＩチップの縁の一部
に一致するように配置してもよい。前記メモリマクロ部
は、前記ＬＳＩチップの主表面に方形状に配置され、前
記デ−タ入出力回路は、前記メモリマクロ部の第１の辺
に沿って配置され、前記テスト制御回路は、前記メモリ
マクロ部の第２の辺に沿って配置される。
【００２０】この場合、前記第１の辺と前記第２の辺
は、互いに対向するように配置することができる。前記
メモリマクロ部と前記ロジック部は、デ−タ入出力端子
パタ−ンを介して互いに接続される。
は、互いに対向するように配置することができる。前記
メモリマクロ部と前記ロジック部は、デ−タ入出力端子
パタ−ンを介して互いに接続される。
【００２１】前記メモリマクロ部には、複数ビットのデ
−タを同時に入出力できる複数ビットタイプのメモリが
形成される。前記テスト制御回路と前記デ−タ入出力回
路は、デ−タバスにより互いに接続され、テストデ−タ
は、前記テスト制御回路から前記デ−タバスを経由して
前記デ−タ入出力回路に導かれ、テスト結果を判定する
ための読み出しデ−タは、前記デ−タ入出力回路から前
記デ−タバスを経由して前記テスト制御回路に導かれ
る。
−タを同時に入出力できる複数ビットタイプのメモリが
形成される。前記テスト制御回路と前記デ−タ入出力回
路は、デ−タバスにより互いに接続され、テストデ−タ
は、前記テスト制御回路から前記デ−タバスを経由して
前記デ−タ入出力回路に導かれ、テスト結果を判定する
ための読み出しデ−タは、前記デ−タ入出力回路から前
記デ−タバスを経由して前記テスト制御回路に導かれ
る。
【００２２】前記デ−タ入出力回路は、２つの入力端子
及び１つの出力端子を持つ複数の第１のフリップフロッ
プ回路を有し、前記複数の第１のフリップフロップ回路
は、テスト信号に基づいて、前記テスト制御回路からの
テストデ−タ又は前記ロジック部からのデ−タをメモリ
コアに導く。
及び１つの出力端子を持つ複数の第１のフリップフロッ
プ回路を有し、前記複数の第１のフリップフロップ回路
は、テスト信号に基づいて、前記テスト制御回路からの
テストデ−タ又は前記ロジック部からのデ−タをメモリ
コアに導く。
【００２３】前記デ−タ入出力回路は、１つの入力端子
及び２つの出力端子を持つ複数の第２のフリップフロッ
プ回路を有し、前記複数の第２のフリップフロップ回路
は、前記テスト信号に基づいて、前記メモリコアからの
読み出しデ−タを、前記テスト制御回路又は前記ロジッ
ク部に導く。
及び２つの出力端子を持つ複数の第２のフリップフロッ
プ回路を有し、前記複数の第２のフリップフロップ回路
は、前記テスト信号に基づいて、前記メモリコアからの
読み出しデ−タを、前記テスト制御回路又は前記ロジッ
ク部に導く。
【００２４】前記複数の第２のフリップフロップ回路
が、前記メモリコアからの読み出しデ−タを前記テスト
制御回路に導く場合において、前記読み出しデ−タをマ
ルチプレクスして前記テスト制御回路に導くためのマル
チプレクサを備える。
が、前記メモリコアからの読み出しデ−タを前記テスト
制御回路に導く場合において、前記読み出しデ−タをマ
ルチプレクスして前記テスト制御回路に導くためのマル
チプレクサを備える。
【００２５】前記デ−タ入出力回路は、２つの入力端子
及び２つの出力端子を持つ複数の第２のフリップフロッ
プ回路を有し、前記複数の第２のフリップフロップ回路
は、前記テスト信号に基づいて、前記メモリコアからの
読み出しデ−タを、前記テスト制御回路又は前記ロジッ
ク部に導き、前記複数の第２のフリップフロップ回路が
前記メモリコアからの読み出しデ−タを前記テスト制御
回路に導く場合、前記読み出しデ−タは、シフトレジス
タ転送されて、順次、前記テスト制御回路に導かれる。
及び２つの出力端子を持つ複数の第２のフリップフロッ
プ回路を有し、前記複数の第２のフリップフロップ回路
は、前記テスト信号に基づいて、前記メモリコアからの
読み出しデ−タを、前記テスト制御回路又は前記ロジッ
ク部に導き、前記複数の第２のフリップフロップ回路が
前記メモリコアからの読み出しデ−タを前記テスト制御
回路に導く場合、前記読み出しデ−タは、シフトレジス
タ転送されて、順次、前記テスト制御回路に導かれる。
【００２６】本発明の半導体集積回路は、メモリとロジ
ックを１つのチップに形成するワンチップＬＳＩであ
り、前記ＬＳＩチップの主表面は、前記メモリが配置さ
れる複数のメモリマクロ部、前記ロジックが配置される
ロジック部、及び、前記ＬＳＩチップの内部と外部の間
におけるデ−タの入出力を行うためのデ−タ入出力部に
より占められ、前記複数のメモリマクロ部の各々は、各
メモリマクロ部の縁の一部に沿って配置され、各メモリ
マクロ部と前記ロジック部との間におけるデ−タの入出
力を行うためのデ−タ入出力回路、及び、各メモリマク
ロ部の縁の他の一部に沿って配置され、各メモリマクロ
部のテストを制御するためのテスト制御回路を有し、各
メモリマクロ部のテスト制御回路は、各メモリマクロ部
に共通のテストデ−タ線を有し、テストデ−タは、前記
共通のテストデ−タ線を経由して、各メモリマクロ部の
デ−タ入出力回路に与えられる。
ックを１つのチップに形成するワンチップＬＳＩであ
り、前記ＬＳＩチップの主表面は、前記メモリが配置さ
れる複数のメモリマクロ部、前記ロジックが配置される
ロジック部、及び、前記ＬＳＩチップの内部と外部の間
におけるデ−タの入出力を行うためのデ−タ入出力部に
より占められ、前記複数のメモリマクロ部の各々は、各
メモリマクロ部の縁の一部に沿って配置され、各メモリ
マクロ部と前記ロジック部との間におけるデ−タの入出
力を行うためのデ−タ入出力回路、及び、各メモリマク
ロ部の縁の他の一部に沿って配置され、各メモリマクロ
部のテストを制御するためのテスト制御回路を有し、各
メモリマクロ部のテスト制御回路は、各メモリマクロ部
に共通のテストデ−タ線を有し、テストデ−タは、前記
共通のテストデ−タ線を経由して、各メモリマクロ部の
デ−タ入出力回路に与えられる。
【００２７】前記複数のメモリマクロ部は、互いに同一
のレイアウトを有している。各メモリマクロ部の読み出
しデ−タは、各メモリマクロ部に独自のデ−タ出力パッ
ドを経由して前記ＬＳＩチップの外部に出力される。
のレイアウトを有している。各メモリマクロ部の読み出
しデ−タは、各メモリマクロ部に独自のデ−タ出力パッ
ドを経由して前記ＬＳＩチップの外部に出力される。
【００２８】
【発明の実施の形態】以下、図面を参照しながら、本発
明のメモリ・ロジック混載集積回路について詳細に説明
する。図１は、本発明の第１実施の形態に関わるメモリ
・ロジック混載集積回路のチップレイアウトを示すもの
である。
明のメモリ・ロジック混載集積回路について詳細に説明
する。図１は、本発明の第１実施の形態に関わるメモリ
・ロジック混載集積回路のチップレイアウトを示すもの
である。
【００２９】ＬＳＩチップ１０の主表面は、ロジック部
１、デ−タ入出力（Ｉ／Ｏ）部２、及びメモリマクロ部
３から構成されている。メモリマクロ部３は、ＬＳＩチ
ップ１０の主表面の中央部に配置されている。メモリマ
クロ部３は、テスト制御回路４及びデ−タ入出力回路５
を有している。テスト制御回路４は、メモリマクロ部３
の縁の一部に沿って配置され、デ−タ入出力回路５も、
メモリマクロ部３の縁の一部に沿って配置される。
１、デ−タ入出力（Ｉ／Ｏ）部２、及びメモリマクロ部
３から構成されている。メモリマクロ部３は、ＬＳＩチ
ップ１０の主表面の中央部に配置されている。メモリマ
クロ部３は、テスト制御回路４及びデ−タ入出力回路５
を有している。テスト制御回路４は、メモリマクロ部３
の縁の一部に沿って配置され、デ−タ入出力回路５も、
メモリマクロ部３の縁の一部に沿って配置される。
【００３０】例えば、メモリマクロ部３がＬＳＩチップ
１０内において方形状に配置される場合、テスト制御回
路４は、メモリマクロ部３の一辺に配置され、デ−タ入
出力回路５は、メモリマクロ部３の他の一辺（テスト制
御回路４が配置される辺に対向する辺など）に配置され
る。
１０内において方形状に配置される場合、テスト制御回
路４は、メモリマクロ部３の一辺に配置され、デ−タ入
出力回路５は、メモリマクロ部３の他の一辺（テスト制
御回路４が配置される辺に対向する辺など）に配置され
る。
【００３１】テスト制御回路４は、テストモ−ドにおい
て、メモリマクロ部３のテストに使用されるものであ
り、デ−タ入出力回路５は、通常動作モ−ドにおいて、
ロジック部１とメモリマクロ部３との間でデ−タの授受
を行うためのものである。
て、メモリマクロ部３のテストに使用されるものであ
り、デ−タ入出力回路５は、通常動作モ−ドにおいて、
ロジック部１とメモリマクロ部３との間でデ−タの授受
を行うためのものである。
【００３２】ロジック部１は、メモリマクロ部３を取り
囲むように配置されている。ロジック部１は、ゲ−トア
レイ、スタンダ−ドセル、メガセルなどから構成され
る。デ−タ入出力部２は、ＬＳＩチップ１０の縁に沿っ
て配置され、ＬＳＩチップの内部と外部の間でデ−タの
授受を行うために設けられる。デ−タ入出力部２は、デ
−タ入出力回路、デ−タ入出力パッド及び保護回路を有
している。
囲むように配置されている。ロジック部１は、ゲ−トア
レイ、スタンダ−ドセル、メガセルなどから構成され
る。デ−タ入出力部２は、ＬＳＩチップ１０の縁に沿っ
て配置され、ＬＳＩチップの内部と外部の間でデ−タの
授受を行うために設けられる。デ−タ入出力部２は、デ
−タ入出力回路、デ−タ入出力パッド及び保護回路を有
している。
【００３３】上述のメモリ・ロジック混載集積回路のチ
ップレイアウトの特徴は、テスト制御回路４がメモリマ
クロ部３内に配置されている点にある。つまり、テスト
制御回路４を含むメモリマクロ部３をモジュ−ル化し、
テスト制御回路４をロジック部１から完全に切り離して
いる。
ップレイアウトの特徴は、テスト制御回路４がメモリマ
クロ部３内に配置されている点にある。つまり、テスト
制御回路４を含むメモリマクロ部３をモジュ−ル化し、
テスト制御回路４をロジック部１から完全に切り離して
いる。
【００３４】従って、テスト制御回路４のレイアウト
は、ロジック部１のレイアウトに影響を受けることがな
いため、ロジック部１の構成の変更によりテスト制御回
路４を再度設計し直す必要もなくなる。この特徴につい
て、以下に詳述する。
は、ロジック部１のレイアウトに影響を受けることがな
いため、ロジック部１の構成の変更によりテスト制御回
路４を再度設計し直す必要もなくなる。この特徴につい
て、以下に詳述する。
【００３５】図２は、図１のメモリ・ロジック混載集積
回路のレイアウトを具体的に示している。また、図３
は、図１２のメモリ・ロジック混載集積回路のレイアウ
トを具体的に示している。
回路のレイアウトを具体的に示している。また、図３
は、図１２のメモリ・ロジック混載集積回路のレイアウ
トを具体的に示している。
【００３６】図３のレイアウトの場合、テスト制御回路
４は、ロジック部１内に配置されている。つまり、ロジ
ック部１のレイアウトを変えると、必然的にテスト制御
回路４のレイアウトも変えなければならない。
４は、ロジック部１内に配置されている。つまり、ロジ
ック部１のレイアウトを変えると、必然的にテスト制御
回路４のレイアウトも変えなければならない。
【００３７】これに対し、図２のレイアウトの場合、テ
スト制御回路４は、モジュ−ル化されたメモリマクロ部
３内に配置されており、テスト制御回路４のレイアウト
は、ロジック部１のレイアウトに独立して決定すること
ができる。テストデ−タは、テスト制御回路４内のデ−
タ入出力パッド８に印加され、デ−タバス１０を経由し
て、デ−タ入出力回路５に導かれる。
スト制御回路４は、モジュ−ル化されたメモリマクロ部
３内に配置されており、テスト制御回路４のレイアウト
は、ロジック部１のレイアウトに独立して決定すること
ができる。テストデ−タは、テスト制御回路４内のデ−
タ入出力パッド８に印加され、デ−タバス１０を経由し
て、デ−タ入出力回路５に導かれる。
【００３８】なお、図２及び図３において、デ−タ入出
力パッド６ａ，８は、テストモ−ドと通常動作モ−ドで
共用できる。デ−タ入出力パッド６ｂは、通常動作モ−
ドで使用される。また、デ−タ入出力端子パタ−ン７
は、ロジック部１と、モジュ−ル化されたメモリマクロ
部３のデ−タ入出力回路５とを互いに接続するためのも
のである。
力パッド６ａ，８は、テストモ−ドと通常動作モ−ドで
共用できる。デ−タ入出力パッド６ｂは、通常動作モ−
ドで使用される。また、デ−タ入出力端子パタ−ン７
は、ロジック部１と、モジュ−ル化されたメモリマクロ
部３のデ−タ入出力回路５とを互いに接続するためのも
のである。
【００３９】このように、本発明のメモリ・ロジック混
載集積回路によれば、テスト制御回路４を含むメモリマ
クロ部３がモジュ−ル化されているため、ロジック部１
の変更によりテスト制御回路４を設計し直す必要がな
い。
載集積回路によれば、テスト制御回路４を含むメモリマ
クロ部３がモジュ−ル化されているため、ロジック部１
の変更によりテスト制御回路４を設計し直す必要がな
い。
【００４０】従って、ＬＳＩ設計者の設計の負担が軽減
され、ＡＳＩＣとして開発期間の短縮とテストの標準化
が達成される。図４は、本発明の第２実施の形態に関わ
るメモリ・ロジック混載集積回路のチップレイアウトを
示すものである。
され、ＡＳＩＣとして開発期間の短縮とテストの標準化
が達成される。図４は、本発明の第２実施の形態に関わ
るメモリ・ロジック混載集積回路のチップレイアウトを
示すものである。
【００４１】この実施の形態は、図１のチップレイアウ
トにおいて、テスト制御回路４をＬＳＩチップ１０の縁
に沿って配置されるようにしたものである。ＬＳＩチッ
プ１０の主表面は、ロジック部１、デ−タ入出力（Ｉ／
Ｏ）部２、及びメモリマクロ部３から構成されている。
トにおいて、テスト制御回路４をＬＳＩチップ１０の縁
に沿って配置されるようにしたものである。ＬＳＩチッ
プ１０の主表面は、ロジック部１、デ−タ入出力（Ｉ／
Ｏ）部２、及びメモリマクロ部３から構成されている。
【００４２】メモリマクロ部３は、ＬＳＩチップ１０の
主表面において、ＬＳＩチップ１０の一辺に隣接して配
置されている。メモリマクロ部３は、テスト制御回路４
及びデ−タ入出力回路５を有している。テスト制御回路
４は、メモリマクロ部３の縁の一部に沿って配置される
と共に、その縁の一部は、ＬＳＩチップ１０の縁の一部
に一致している。デ−タ入出力回路５も、メモリマクロ
部３の縁の一部に沿って配置されている。
主表面において、ＬＳＩチップ１０の一辺に隣接して配
置されている。メモリマクロ部３は、テスト制御回路４
及びデ−タ入出力回路５を有している。テスト制御回路
４は、メモリマクロ部３の縁の一部に沿って配置される
と共に、その縁の一部は、ＬＳＩチップ１０の縁の一部
に一致している。デ−タ入出力回路５も、メモリマクロ
部３の縁の一部に沿って配置されている。
【００４３】例えば、メモリマクロ部３がＬＳＩチップ
１０内において方形状に配置される場合、テスト制御回
路４は、メモリマクロ部３の一辺（ＬＳＩチップ１０の
一辺でもある）に配置され、デ−タ入出力回路５は、メ
モリマクロ部３の他の一辺（テスト制御回路４が配置さ
れる辺に対向する辺など）に配置される。
１０内において方形状に配置される場合、テスト制御回
路４は、メモリマクロ部３の一辺（ＬＳＩチップ１０の
一辺でもある）に配置され、デ−タ入出力回路５は、メ
モリマクロ部３の他の一辺（テスト制御回路４が配置さ
れる辺に対向する辺など）に配置される。
【００４４】テスト制御回路４は、テストモ−ドにおい
て、メモリマクロ部３のテストに使用されるものであ
り、デ−タ入出力回路５は、通常動作モ−ドにおいて、
ロジック部１とメモリマクロ部３との間でデ−タの授受
を行うためのものである。
て、メモリマクロ部３のテストに使用されるものであ
り、デ−タ入出力回路５は、通常動作モ−ドにおいて、
ロジック部１とメモリマクロ部３との間でデ−タの授受
を行うためのものである。
【００４５】ロジック部１は、テスト制御回路４が配置
される一辺を除く、メモリマクロ部３の三辺を取り囲む
ように配置されている。ロジック部１は、ゲ−トアレ
イ、スタンダ−ドセル、メガセルなどから構成される。
される一辺を除く、メモリマクロ部３の三辺を取り囲む
ように配置されている。ロジック部１は、ゲ−トアレ
イ、スタンダ−ドセル、メガセルなどから構成される。
【００４６】デ−タ入出力部２は、テスト制御回路４が
配置される一辺を除く、ＬＳＩチップ１０の三辺に沿っ
て配置され、ＬＳＩチップの内部と外部の間でデ−タの
授受を行うために設けられる。デ−タ入出力部２は、デ
−タ入出力回路、デ−タ入出力パッド及び保護回路を有
している。
配置される一辺を除く、ＬＳＩチップ１０の三辺に沿っ
て配置され、ＬＳＩチップの内部と外部の間でデ−タの
授受を行うために設けられる。デ−タ入出力部２は、デ
−タ入出力回路、デ−タ入出力パッド及び保護回路を有
している。
【００４７】上述のメモリ・ロジック混載集積回路のチ
ップレイアウトにおいても、テスト制御回路４は、モジ
ュ−ル化されたメモリマクロ部３内に配置されている。
つまり、テスト制御回路４のレイアウトは、ロジック部
１のレイアウトに影響を受けることがないため、ロジッ
ク部１の構成の変更によってテスト制御回路４を再度設
計し直す必要もなくなる。
ップレイアウトにおいても、テスト制御回路４は、モジ
ュ−ル化されたメモリマクロ部３内に配置されている。
つまり、テスト制御回路４のレイアウトは、ロジック部
１のレイアウトに影響を受けることがないため、ロジッ
ク部１の構成の変更によってテスト制御回路４を再度設
計し直す必要もなくなる。
【００４８】従って、ＬＳＩ設計者の設計の負担が軽減
され、ＡＳＩＣとして開発期間の短縮とテストの標準化
が達成される。図５は、図１及び図４のテスト制御回路
４の構成及びメモリコア９のレイアウトの一例を示して
いる。
され、ＡＳＩＣとして開発期間の短縮とテストの標準化
が達成される。図５は、図１及び図４のテスト制御回路
４の構成及びメモリコア９のレイアウトの一例を示して
いる。
【００４９】テスト制御回路４は、デ−タ入力パッド１
１、デ−タ出力パッド１２、デ−タ入力バッファ１３及
びデ−タ出力バッファ１４を有している。テストデ−タ
は、デ−タ入力パッド１１に印加され、デ−タバス１０
を経由してデ−タ入出力回路５に導かれる。メモリコア
９では、テストモ−ドにおいて、メモリセルアレイ１５
に対してテストデ−タの書き込み及び読み出しが行われ
る。読み出しデ−タ又はテスト結果は、デ−タ入出力回
路５及びデ−タバス１０を経由して、デ−タ出力パッド
１２から出力される。
１、デ−タ出力パッド１２、デ−タ入力バッファ１３及
びデ−タ出力バッファ１４を有している。テストデ−タ
は、デ−タ入力パッド１１に印加され、デ−タバス１０
を経由してデ−タ入出力回路５に導かれる。メモリコア
９では、テストモ−ドにおいて、メモリセルアレイ１５
に対してテストデ−タの書き込み及び読み出しが行われ
る。読み出しデ−タ又はテスト結果は、デ−タ入出力回
路５及びデ−タバス１０を経由して、デ−タ出力パッド
１２から出力される。
【００５０】本例のレイアウトでは、メモリコア９は、
２つのブロックＢＫ０，ＢＫ１から構成されている。ま
た、テスト制御回路４は、メモリマクロ３の一辺に配置
され、デ−タ入出力回路５は、テスト制御回路４が配置
される辺に対向する辺に配置されるため、デ−タバス１
０は、２つのブロックＢＫ０，ＢＫ１の間に配置され、
テスト制御回路４とデ−タ入出力回路５を互いに接続す
る。
２つのブロックＢＫ０，ＢＫ１から構成されている。ま
た、テスト制御回路４は、メモリマクロ３の一辺に配置
され、デ−タ入出力回路５は、テスト制御回路４が配置
される辺に対向する辺に配置されるため、デ−タバス１
０は、２つのブロックＢＫ０，ＢＫ１の間に配置され、
テスト制御回路４とデ−タ入出力回路５を互いに接続す
る。
【００５１】デ−タ入出力回路５は、基本的に、ロジッ
ク部１とメモリマクロ部３との間でデ−タ授受を行うた
めのものである。テストモ−ドにおいて、テストデ−タ
がデ−タ入出力回路５に供給又は出力されるように、デ
−タ入出力回路５は、例えば、２つの入力端子又は２つ
の出力端子を有するフリップフロップ回路などから構成
される。
ク部１とメモリマクロ部３との間でデ−タ授受を行うた
めのものである。テストモ−ドにおいて、テストデ−タ
がデ−タ入出力回路５に供給又は出力されるように、デ
−タ入出力回路５は、例えば、２つの入力端子又は２つ
の出力端子を有するフリップフロップ回路などから構成
される。
【００５２】各ブロックＢＫ０，ＢＫ１は、メモリセル
アレイ部１５、ロウデコ−ダ部１６、カラムデコ−ダ・
センスアンプ部１７、プリデコ−ダ・コントロ−ル回路
部１８及びデ−タバッファ部１９から構成されている。
各ブロックＢＫ０，ＢＫ１は、４つのメモリセルアレイ
部１５を有している。
アレイ部１５、ロウデコ−ダ部１６、カラムデコ−ダ・
センスアンプ部１７、プリデコ−ダ・コントロ−ル回路
部１８及びデ−タバッファ部１９から構成されている。
各ブロックＢＫ０，ＢＫ１は、４つのメモリセルアレイ
部１５を有している。
【００５３】図６は、図１及び図４のデ−タ入出力回路
５の構成の一例を示している。このデ−タ入出力回路５
は、２つの入力端子及び１つの出力端子を有するフリッ
プフロップ回路２０と、１つの入力端子及び２つの出力
端子を有するフリップフロップ回路２１とを有してい
る。
５の構成の一例を示している。このデ−タ入出力回路５
は、２つの入力端子及び１つの出力端子を有するフリッ
プフロップ回路２０と、１つの入力端子及び２つの出力
端子を有するフリップフロップ回路２１とを有してい
る。
【００５４】フリップフロップ回路２０は、クロック信
号ＣＫに同期して動作する。フリップフロップ回路２０
には、ロジック部１からのデ−タＤ及びテスト制御回路
４からのテスト入力デ−タＴＩが入力される。
号ＣＫに同期して動作する。フリップフロップ回路２０
には、ロジック部１からのデ−タＤ及びテスト制御回路
４からのテスト入力デ−タＴＩが入力される。
【００５５】テストイネ−ブル信号ＴＥがイネ−ブル状
態（テストモ−ド）のとき、フリップフロップ回路２０
の出力端子Ｑからは、テスト入力デ−タが出力され、こ
のテスト入力デ−タがメモリコア９に与えられる。ま
た、テストイネ−ブル信号ＴＥがディスイネ−ブル状態
（通常動作モ−ド）のとき、フリップフロップ回路２０
の出力端子Ｑからは、ロジック部１のデ−タが出力さ
れ、このデ−タがメモリコア９に与えられる。
態（テストモ−ド）のとき、フリップフロップ回路２０
の出力端子Ｑからは、テスト入力デ−タが出力され、こ
のテスト入力デ−タがメモリコア９に与えられる。ま
た、テストイネ−ブル信号ＴＥがディスイネ−ブル状態
（通常動作モ−ド）のとき、フリップフロップ回路２０
の出力端子Ｑからは、ロジック部１のデ−タが出力さ
れ、このデ−タがメモリコア９に与えられる。
【００５６】同様に、フリップフロップ回路２１は、ク
ロック信号ＣＫに同期して動作する。フリップフロップ
回路２１には、メモリコア９からのデ−タＤが入力され
る。テストイネ−ブル信号ＴＥがイネ−ブル状態（テス
トモ−ド）のとき、メモリコア９からの読み出しデ−タ
は、フリップフロップ回路２１の出力端子ＴＱに出力さ
れ、この読み出しデ−タは、テスト制御回路４に導かれ
る。また、テストイネ−ブル信号ＴＥがディスイネ−ブ
ル状態（通常動作モ−ド）のとき、メモリコア９からの
読み出しデ−タは、フリップフロップ回路２１の出力端
子Ｑに出力され、この読み出しデ−タは、ロジック部１
に与えられる。
ロック信号ＣＫに同期して動作する。フリップフロップ
回路２１には、メモリコア９からのデ−タＤが入力され
る。テストイネ−ブル信号ＴＥがイネ−ブル状態（テス
トモ−ド）のとき、メモリコア９からの読み出しデ−タ
は、フリップフロップ回路２１の出力端子ＴＱに出力さ
れ、この読み出しデ−タは、テスト制御回路４に導かれ
る。また、テストイネ−ブル信号ＴＥがディスイネ−ブ
ル状態（通常動作モ−ド）のとき、メモリコア９からの
読み出しデ−タは、フリップフロップ回路２１の出力端
子Ｑに出力され、この読み出しデ−タは、ロジック部１
に与えられる。
【００５７】このような構成により、テストモ−ドにお
いては、メモリコア９のテストが可能になると共に、通
常動作モ−ドにおいては、ロジック部１とメモリコア９
との間におけるデ−タの授受が可能となる。
いては、メモリコア９のテストが可能になると共に、通
常動作モ−ドにおいては、ロジック部１とメモリコア９
との間におけるデ−タの授受が可能となる。
【００５８】図７は、図１及び図４のデ−タ入出力回路
５の構成の他の例を示している。この例では、図６のフ
リップフロップ回路２１に変えて、２つの入力端子と２
つの出力端子を持つフリップフロップ回路２２により、
デ−タ入出力回路５を構成している。
５の構成の他の例を示している。この例では、図６のフ
リップフロップ回路２１に変えて、２つの入力端子と２
つの出力端子を持つフリップフロップ回路２２により、
デ−タ入出力回路５を構成している。
【００５９】つまり、フリップフロップ回路２２は、ク
ロック信号ＣＫに同期して動作し、フリップフロップ回
路２２には、メモリコア９からのデ−タＤが入力され
る。また、フリップフロップ回路２２は、互いに直列接
続され、前段のフリップフロップ２２のデ−タも入力さ
れる。
ロック信号ＣＫに同期して動作し、フリップフロップ回
路２２には、メモリコア９からのデ−タＤが入力され
る。また、フリップフロップ回路２２は、互いに直列接
続され、前段のフリップフロップ２２のデ−タも入力さ
れる。
【００６０】テストイネ−ブル信号ＴＱＥがイネ−ブル
状態（テストモ−ド）のとき、メモリコア９からの読み
出しデ−タは、フリップフロップ回路２２の出力端子Ｔ
Ｑに出力され、この読み出しデ−タは、シフトレジスタ
転送され、出力端子パタ−ン２４を経由して、シリアル
にテスト制御回路４に導かれる。
状態（テストモ−ド）のとき、メモリコア９からの読み
出しデ−タは、フリップフロップ回路２２の出力端子Ｔ
Ｑに出力され、この読み出しデ−タは、シフトレジスタ
転送され、出力端子パタ−ン２４を経由して、シリアル
にテスト制御回路４に導かれる。
【００６１】また、テストイネ−ブル信号ＴＥがディス
イネ−ブル状態（通常動作モ−ド）のとき、メモリコア
９からの読み出しデ−タは、フリップフロップ回路２２
の出力端子Ｑに出力され、この読み出しデ−タは、バッ
ファ２３を経由して、ロジック部１に与えられる。
イネ−ブル状態（通常動作モ−ド）のとき、メモリコア
９からの読み出しデ−タは、フリップフロップ回路２２
の出力端子Ｑに出力され、この読み出しデ−タは、バッ
ファ２３を経由して、ロジック部１に与えられる。
【００６２】このような構成により、テストモ−ドにお
いては、メモリコア９のテストが可能になると共に、通
常動作モ−ドにおいては、ロジック部１とメモリコア９
との間におけるデ−タの授受が可能となる。また、本発
明のレイアウトによれば、読み出しデ−タの出力に使用
される配線の数（デ−タバス１０の数）を減らすことが
でき、配線領域の縮小やチップ面積の縮小に貢献でき
る。
いては、メモリコア９のテストが可能になると共に、通
常動作モ−ドにおいては、ロジック部１とメモリコア９
との間におけるデ−タの授受が可能となる。また、本発
明のレイアウトによれば、読み出しデ−タの出力に使用
される配線の数（デ−タバス１０の数）を減らすことが
でき、配線領域の縮小やチップ面積の縮小に貢献でき
る。
【００６３】図８は、図１及び図４のデ−タ入出力回路
５の構成の他の例を示している。この例では、図６のフ
リップフロップ回路２１の出力端子ＴＱをマルチプレク
サ２４〜２６に接続し、デ−タバス１０の数を減らすよ
うにしたものである。
５の構成の他の例を示している。この例では、図６のフ
リップフロップ回路２１の出力端子ＴＱをマルチプレク
サ２４〜２６に接続し、デ−タバス１０の数を減らすよ
うにしたものである。
【００６４】フリップフロップ回路２１は、クロック信
号ＣＫに同期して動作し、フリップフロップ回路２１に
は、メモリコア９からのデ−タＤが入力される。テスト
イネ−ブル信号ＴＱＥがイネ−ブル状態（テストモ−
ド）のとき、メモリコア９からの読み出しデ−タは、フ
リップフロップ回路２１の出力端子ＴＱに出力され、こ
れらの読み出しデ−タは、マルチプレクサ２４〜２６に
より、順次、テスト制御回路４に導かれる。
号ＣＫに同期して動作し、フリップフロップ回路２１に
は、メモリコア９からのデ−タＤが入力される。テスト
イネ−ブル信号ＴＱＥがイネ−ブル状態（テストモ−
ド）のとき、メモリコア９からの読み出しデ−タは、フ
リップフロップ回路２１の出力端子ＴＱに出力され、こ
れらの読み出しデ−タは、マルチプレクサ２４〜２６に
より、順次、テスト制御回路４に導かれる。
【００６５】また、テストイネ−ブル信号ＴＱＥがディ
スイネ−ブル状態（通常動作モ−ド）のとき、メモリコ
ア９からの読み出しデ−タは、フリップフロップ回路２
１の出力端子Ｑに出力され、この読み出しデ−タは、バ
ッファ２３を経由して、ロジック部１に与えられる。
スイネ−ブル状態（通常動作モ−ド）のとき、メモリコ
ア９からの読み出しデ−タは、フリップフロップ回路２
１の出力端子Ｑに出力され、この読み出しデ−タは、バ
ッファ２３を経由して、ロジック部１に与えられる。
【００６６】このような構成によっても、図７のデ−タ
入出力回路と同様に、読み出しデ−タの出力に使用され
る配線の数（デ−タバス１０の数）を減らすことがで
き、配線領域の縮小やチップ面積の縮小に貢献できる。
入出力回路と同様に、読み出しデ−タの出力に使用され
る配線の数（デ−タバス１０の数）を減らすことがで
き、配線領域の縮小やチップ面積の縮小に貢献できる。
【００６７】図９は、本発明の第３実施の形態に関わる
メモリ・ロジック混載集積回路のチップレイアウトを示
すものである。ＬＳＩチップ１０の主表面は、ロジック
部１、デ−タ入出力（Ｉ／Ｏ）部２、及びメモリマクロ
部３，３１から構成されている。即ち、本実施の形態
は、図１のレイアウトと比較すると、メモリマクロ部が
２つ存在している点が相違している。
メモリ・ロジック混載集積回路のチップレイアウトを示
すものである。ＬＳＩチップ１０の主表面は、ロジック
部１、デ−タ入出力（Ｉ／Ｏ）部２、及びメモリマクロ
部３，３１から構成されている。即ち、本実施の形態
は、図１のレイアウトと比較すると、メモリマクロ部が
２つ存在している点が相違している。
【００６８】メモリマクロ部３，３１は、ＬＳＩチップ
１０の主表面の中央部に配置されている。メモリマクロ
部３，３１は、それぞれテスト制御回路４，４１及びデ
−タ入出力回路５，５１を有している。
１０の主表面の中央部に配置されている。メモリマクロ
部３，３１は、それぞれテスト制御回路４，４１及びデ
−タ入出力回路５，５１を有している。
【００６９】テスト制御回路４は、メモリマクロ部３の
縁の一部に沿って配置され、デ−タ入出力回路５も、メ
モリマクロ部３の縁の一部に沿って配置される。例え
ば、メモリマクロ部３がＬＳＩチップ１０内において方
形状に配置される場合、テスト制御回路４は、メモリマ
クロ部３の一辺に配置され、デ−タ入出力回路５は、メ
モリマクロ部３の他の一辺（テスト制御回路４が配置さ
れる辺に対向する辺など）に配置される。
縁の一部に沿って配置され、デ−タ入出力回路５も、メ
モリマクロ部３の縁の一部に沿って配置される。例え
ば、メモリマクロ部３がＬＳＩチップ１０内において方
形状に配置される場合、テスト制御回路４は、メモリマ
クロ部３の一辺に配置され、デ−タ入出力回路５は、メ
モリマクロ部３の他の一辺（テスト制御回路４が配置さ
れる辺に対向する辺など）に配置される。
【００７０】同様に、テスト制御回路４１は、メモリマ
クロ部３１の縁の一部に沿って配置され、デ−タ入出力
回路５１も、メモリマクロ部３１の縁の一部に沿って配
置される。
クロ部３１の縁の一部に沿って配置され、デ−タ入出力
回路５１も、メモリマクロ部３１の縁の一部に沿って配
置される。
【００７１】例えば、メモリマクロ部３１がＬＳＩチッ
プ１０内において方形状に配置される場合、テスト制御
回路４１は、メモリマクロ部３１の一辺に配置され、デ
−タ入出力回路５１は、メモリマクロ部３１の他の一辺
（テスト制御回路４１が配置される辺に対向する辺な
ど）に配置される。
プ１０内において方形状に配置される場合、テスト制御
回路４１は、メモリマクロ部３１の一辺に配置され、デ
−タ入出力回路５１は、メモリマクロ部３１の他の一辺
（テスト制御回路４１が配置される辺に対向する辺な
ど）に配置される。
【００７２】テスト制御回路４，４１は、テストモ−ド
において、メモリマクロ部３，３１のテストに使用され
るものであり、デ−タ入出力回路５，５１は、通常動作
モ−ドにおいて、ロジック部１とメモリマクロ部３，３
１との間でデ−タの授受を行うためのものである。
において、メモリマクロ部３，３１のテストに使用され
るものであり、デ−タ入出力回路５，５１は、通常動作
モ−ドにおいて、ロジック部１とメモリマクロ部３，３
１との間でデ−タの授受を行うためのものである。
【００７３】ロジック部１は、メモリマクロ部３，３１
を取り囲むように配置されている。ロジック部１は、ゲ
−トアレイ、スタンダ−ドセル、メガセルなどから構成
される。
を取り囲むように配置されている。ロジック部１は、ゲ
−トアレイ、スタンダ−ドセル、メガセルなどから構成
される。
【００７４】デ−タ入出力部２は、ＬＳＩチップ１０の
縁に沿って配置され、ＬＳＩチップの内部と外部の間で
デ−タの授受を行うために設けられる。デ−タ入出力部
２は、デ−タ入出力回路、デ−タ入出力パッド及び保護
回路を有している。
縁に沿って配置され、ＬＳＩチップの内部と外部の間で
デ−タの授受を行うために設けられる。デ−タ入出力部
２は、デ−タ入出力回路、デ−タ入出力パッド及び保護
回路を有している。
【００７５】上述のメモリ・ロジック混載集積回路のチ
ップレイアウトの第一の特徴は、図１のレイアウトと同
様に、テスト制御回路４，４１がモジュ−ル化されたメ
モリマクロ部３，３１内に配置されている点にある。つ
まり、テスト制御回路４，４１のレイアウトは、ロジッ
ク部１のレイアウトに影響を受けることがないため、ロ
ジック部１の構成の変更によりテスト制御回路４，４１
を再度設計し直す必要もない。
ップレイアウトの第一の特徴は、図１のレイアウトと同
様に、テスト制御回路４，４１がモジュ−ル化されたメ
モリマクロ部３，３１内に配置されている点にある。つ
まり、テスト制御回路４，４１のレイアウトは、ロジッ
ク部１のレイアウトに影響を受けることがないため、ロ
ジック部１の構成の変更によりテスト制御回路４，４１
を再度設計し直す必要もない。
【００７６】また、本実施の形態のレイアウトの第二の
特徴は、テスト制御回路４，４１において、テストデ−
タの入力回路を共通化した点にある。なお、この点につ
いては、後に詳述する。
特徴は、テスト制御回路４，４１において、テストデ−
タの入力回路を共通化した点にある。なお、この点につ
いては、後に詳述する。
【００７７】図１０は、本発明の第４実施の形態に関わ
るメモリ・ロジック混載集積回路のチップレイアウトを
示すものである。ＬＳＩチップ１０の主表面は、ロジッ
ク部１、デ−タ入出力（Ｉ／Ｏ）部２、及びメモリマク
ロ部３，３１から構成されている。即ち、本実施の形態
は、図４のレイアウトと比較すると、メモリマクロ部が
２つ存在している点が相違している。
るメモリ・ロジック混載集積回路のチップレイアウトを
示すものである。ＬＳＩチップ１０の主表面は、ロジッ
ク部１、デ−タ入出力（Ｉ／Ｏ）部２、及びメモリマク
ロ部３，３１から構成されている。即ち、本実施の形態
は、図４のレイアウトと比較すると、メモリマクロ部が
２つ存在している点が相違している。
【００７８】メモリマクロ部３，３１は、ＬＳＩチップ
１０の主表面において、ＬＳＩチップ１０の一辺に隣接
して配置されている。メモリマクロ部３，３１は、テス
ト制御回路４，４１及びデ−タ入出力回路５，５１を有
している。
１０の主表面において、ＬＳＩチップ１０の一辺に隣接
して配置されている。メモリマクロ部３，３１は、テス
ト制御回路４，４１及びデ−タ入出力回路５，５１を有
している。
【００７９】テスト制御回路４は、メモリマクロ部３の
縁の一部に沿って配置されると共に、その縁の一部は、
ＬＳＩチップ１０の縁の一部に一致している。デ−タ入
出力回路５も、メモリマクロ部３の縁の一部に沿って配
置されている。
縁の一部に沿って配置されると共に、その縁の一部は、
ＬＳＩチップ１０の縁の一部に一致している。デ−タ入
出力回路５も、メモリマクロ部３の縁の一部に沿って配
置されている。
【００８０】例えば、メモリマクロ部３がＬＳＩチップ
１０内において方形状に配置される場合、テスト制御回
路４は、メモリマクロ部３の一辺（ＬＳＩチップ１０の
一辺でもある）に配置され、デ−タ入出力回路５は、メ
モリマクロ部３の他の一辺（テスト制御回路４が配置さ
れる辺に対向する辺など）に配置される。
１０内において方形状に配置される場合、テスト制御回
路４は、メモリマクロ部３の一辺（ＬＳＩチップ１０の
一辺でもある）に配置され、デ−タ入出力回路５は、メ
モリマクロ部３の他の一辺（テスト制御回路４が配置さ
れる辺に対向する辺など）に配置される。
【００８１】同様に、テスト制御回路４１は、メモリマ
クロ部３１の縁の一部に沿って配置されると共に、その
縁の一部は、ＬＳＩチップ１０の縁の一部に一致してい
る。デ−タ入出力回路５１も、メモリマクロ部３１の縁
の一部に沿って配置されている。
クロ部３１の縁の一部に沿って配置されると共に、その
縁の一部は、ＬＳＩチップ１０の縁の一部に一致してい
る。デ−タ入出力回路５１も、メモリマクロ部３１の縁
の一部に沿って配置されている。
【００８２】例えば、メモリマクロ部３１がＬＳＩチッ
プ１０内において方形状に配置される場合、テスト制御
回路４１は、メモリマクロ部３１の一辺（ＬＳＩチップ
１０の一辺でもある）に配置され、デ−タ入出力回路５
１は、メモリマクロ部３１の他の一辺（テスト制御回路
４１が配置される辺に対向する辺など）に配置される。
プ１０内において方形状に配置される場合、テスト制御
回路４１は、メモリマクロ部３１の一辺（ＬＳＩチップ
１０の一辺でもある）に配置され、デ−タ入出力回路５
１は、メモリマクロ部３１の他の一辺（テスト制御回路
４１が配置される辺に対向する辺など）に配置される。
【００８３】テスト制御回路４，４１は、テストモ−ド
において、メモリマクロ部３，３１のテストに使用され
るものであり、デ−タ入出力回路５，５１は、通常動作
モ−ドにおいて、ロジック部１とメモリマクロ部３，３
１との間でデ−タの授受を行うためのものである。
において、メモリマクロ部３，３１のテストに使用され
るものであり、デ−タ入出力回路５，５１は、通常動作
モ−ドにおいて、ロジック部１とメモリマクロ部３，３
１との間でデ−タの授受を行うためのものである。
【００８４】ロジック部１は、テスト制御回路４，４１
が配置される一辺及びメモリマクロ部３，３１が互いに
接触する一辺を除く、メモリマクロ部３，３１の残りの
二辺を取り囲むように配置されている。ロジック部１
は、ゲ−トアレイ、スタンダ−ドセル、メガセルなどか
ら構成される。
が配置される一辺及びメモリマクロ部３，３１が互いに
接触する一辺を除く、メモリマクロ部３，３１の残りの
二辺を取り囲むように配置されている。ロジック部１
は、ゲ−トアレイ、スタンダ−ドセル、メガセルなどか
ら構成される。
【００８５】デ−タ入出力部２は、テスト制御回路４、
４１が配置される一辺を除く、ＬＳＩチップ１０の三辺
に沿って配置され、ＬＳＩチップの内部と外部の間でデ
−タの授受を行うために設けられる。デ−タ入出力部２
は、デ−タ入出力回路、デ−タ入出力パッド及び保護回
路を有している。
４１が配置される一辺を除く、ＬＳＩチップ１０の三辺
に沿って配置され、ＬＳＩチップの内部と外部の間でデ
−タの授受を行うために設けられる。デ−タ入出力部２
は、デ−タ入出力回路、デ−タ入出力パッド及び保護回
路を有している。
【００８６】上述のメモリ・ロジック混載集積回路のチ
ップレイアウトにおいても、テスト制御回路４，４１
は、メモリマクロ部３，３１内に配置されている。つま
り、テスト制御回路４，４１のレイアウトは、ロジック
部１のレイアウトに影響を受けることがないため、ロジ
ック部１の構成の変更によってテスト制御回路４，４１
を再度設計し直す必要もなくなる。従って、ＬＳＩ設計
者の設計の負担が軽減され、ＡＳＩＣとして開発期間の
短縮とテストの標準化が達成される。
ップレイアウトにおいても、テスト制御回路４，４１
は、メモリマクロ部３，３１内に配置されている。つま
り、テスト制御回路４，４１のレイアウトは、ロジック
部１のレイアウトに影響を受けることがないため、ロジ
ック部１の構成の変更によってテスト制御回路４，４１
を再度設計し直す必要もなくなる。従って、ＬＳＩ設計
者の設計の負担が軽減され、ＡＳＩＣとして開発期間の
短縮とテストの標準化が達成される。
【００８７】また、本実施の形態のレイアウトによれ
ば、テスト制御回路４，４１において、テストデ−タの
入力回路を共通化することができる。つまり、テスト制
御回路４，４１の規模の縮小化を図ることができ、チッ
プ面積の縮小などに貢献できる。
ば、テスト制御回路４，４１において、テストデ−タの
入力回路を共通化することができる。つまり、テスト制
御回路４，４１の規模の縮小化を図ることができ、チッ
プ面積の縮小などに貢献できる。
【００８８】図１１は、図９及び図１０のテスト制御回
路４，４１の構成の一例を示すものである。テスト制御
回路４は、デ−タ入力パッド１１、デ−タ出力パッド１
２ａ，１２ｂ、デ−タ入力バッファ１３及びデ−タ出力
バッファ１４を有している。テスト制御回路４１も、デ
−タ入力パッド、デ−タ出力パッド、デ−タ入力バッフ
ァ及びデ−タ出力バッファを有している（即ち、テスト
制御回路４，４１のレイアウトが互いに同じである）
が、これは、使用されない。
路４，４１の構成の一例を示すものである。テスト制御
回路４は、デ−タ入力パッド１１、デ−タ出力パッド１
２ａ，１２ｂ、デ−タ入力バッファ１３及びデ−タ出力
バッファ１４を有している。テスト制御回路４１も、デ
−タ入力パッド、デ−タ出力パッド、デ−タ入力バッフ
ァ及びデ−タ出力バッファを有している（即ち、テスト
制御回路４，４１のレイアウトが互いに同じである）
が、これは、使用されない。
【００８９】つまり、テスト制御回路４，４１におい
て、テストデ−タの入力回路を共通化している。即ち、
テスト制御回路４，４１には、各テスト制御回路４，４
１に共通のテストデ−タ線２７を設け、テストデ−タを
このテストデ−タ線２７を経由してデ−タ入出力回路
５，５１に導いている。
て、テストデ−タの入力回路を共通化している。即ち、
テスト制御回路４，４１には、各テスト制御回路４，４
１に共通のテストデ−タ線２７を設け、テストデ−タを
このテストデ−タ線２７を経由してデ−タ入出力回路
５，５１に導いている。
【００９０】但し、メモリマクロ３，３１は、個別に評
価する必要があるため、出力信号を共通化することはで
きない。よって、テスト制御回路４には、メモリマクロ
３用のデ−タ出力パッド１２ａと、メモリマクロ３１用
のデ−タ出力パッド１２ｂをそれぞれ設けている。
価する必要があるため、出力信号を共通化することはで
きない。よって、テスト制御回路４には、メモリマクロ
３用のデ−タ出力パッド１２ａと、メモリマクロ３１用
のデ−タ出力パッド１２ｂをそれぞれ設けている。
【００９１】テストデ−タは、例えば、メモリマクロ３
におけるデ−タ入力パッド１１に印加され、デ−タバス
３０１を経由してデ−タ入出力回路５、５１にそれぞれ
導かれる。メモリコア９，９１では、テストモ−ドにお
いて、メモリセルアレイに対してテストデ−タの書き込
み及び読み出しが行われる。
におけるデ−タ入力パッド１１に印加され、デ−タバス
３０１を経由してデ−タ入出力回路５、５１にそれぞれ
導かれる。メモリコア９，９１では、テストモ−ドにお
いて、メモリセルアレイに対してテストデ−タの書き込
み及び読み出しが行われる。
【００９２】また、メモリコア９における読み出しデ−
タは、デ−タ入出力回路５及びデ−タバス３００を経由
して、デ−タ出力パッド１２ａから出力され、メモリコ
ア９１における読み出しデ−タは、デ−タ入出力回路５
１及びデ−タバス３００を経由して、デ−タ出力パッド
１２ｂから出力される。なお、メモリコア９，９１の内
部のレイアウトは、例えば、図５のメモリコア９のレイ
アウトと同じに設定することができる。
タは、デ−タ入出力回路５及びデ−タバス３００を経由
して、デ−タ出力パッド１２ａから出力され、メモリコ
ア９１における読み出しデ−タは、デ−タ入出力回路５
１及びデ−タバス３００を経由して、デ−タ出力パッド
１２ｂから出力される。なお、メモリコア９，９１の内
部のレイアウトは、例えば、図５のメモリコア９のレイ
アウトと同じに設定することができる。
【００９３】
【発明の効果】以上、説明したように、本発明の半導体
集積回路によれば、次のような効果を奏する。メモリ・
ロジック混載集積回路において、メモリマクロ部のテス
ト制御回路が当該メモリマクロ部内に配置されている。
即ち、テスト制御回路のレイアウトは、ロジック部のレ
イアウトに影響を受けることがない。よって、ロジック
部の構成の変更によって、テスト制御回路を再設計し直
す必要がなくなる。
集積回路によれば、次のような効果を奏する。メモリ・
ロジック混載集積回路において、メモリマクロ部のテス
ト制御回路が当該メモリマクロ部内に配置されている。
即ち、テスト制御回路のレイアウトは、ロジック部のレ
イアウトに影響を受けることがない。よって、ロジック
部の構成の変更によって、テスト制御回路を再設計し直
す必要がなくなる。
【００９４】また、テスト制御回路とデ−タ入出力回路
は、メモリマクロ部内において互いに対向する位置に配
置される。この時、テスト結果を示すデ−タをシリアル
にテスト制御回路に導けば、メモリマクロ内における配
線領域を小さくすることができる。
は、メモリマクロ部内において互いに対向する位置に配
置される。この時、テスト結果を示すデ−タをシリアル
にテスト制御回路に導けば、メモリマクロ内における配
線領域を小さくすることができる。
【００９５】また、テストデ−タの入力回路を共通化す
れば、テスト制御回路の規模の縮小化と共に、メモリマ
クロ内における配線領域を小さくでき、ＬＳＩチップの
縮小にも貢献できる。
れば、テスト制御回路の規模の縮小化と共に、メモリマ
クロ内における配線領域を小さくでき、ＬＳＩチップの
縮小にも貢献できる。
【図１】本発明の第１実施の形態のチップレイアウトを
示す図。
示す図。
【図２】図１のチップレイアウトを具体的に示す図。
【図３】図１２のチップレイアウトを具体的に示す図。
【図４】本発明の第２実施の形態のチップレイアウトを
示す図。
示す図。
【図５】図１及び図２のテスト制御回路の構成の一例を
示す図。
示す図。
【図６】図１及び図２のデ−タ入出力回路の構成の一例
を示す図。
を示す図。
【図７】図１及び図２のデ−タ入出力回路の構成の他の
例を示す図。
例を示す図。
【図８】図１及び図２のデ−タ入出力回路の構成の他の
例を示す図。
例を示す図。
【図９】本発明の第３実施の形態のチップレイアウトを
示す図。
示す図。
【図１０】本発明の第４実施の形態のチップレイアウト
を示す図。
を示す図。
【図１１】図９及び図１０のテスト制御回路の構成の一
例を示す図。
例を示す図。
【図１２】従来のチップレイアウトを示す図。
１ ：ロジック部、 ２ ：デ−タ入出力（Ｉ／Ｏ）部、 ３，３１ ：メモリマクロ部、 ４，４１ ：テスト制御回路、 ５，５１ ：デ−タ入出力回路、 ６ａ，６ｂ，８ ：デ−タ入出力パッド、 ７ ：デ−タ入出力端子パタ−ン、 ９ ：メモリコア、 １０ ：ＬＳＩチップ、 １１ ：デ−タ入力パッド、 １２，１２ａ，１２ｂ ：デ−タ出力パッド、 １３ ：デ−タ入力バッファ、 １４ ：デ−タ出力バッファ、 １５ ：メモリセルアレイ部、 １６ ：ロウデコ−ダ部、 １７ ：カラムデコ−ダ・センスアン
プ部、 １８ ：プリデコ−ダ・コントロ−ル
回路部、 １９ ：デ−タバッファ部、 ２０ ：２入力１出力型フリップフロ
ップ回路、 ２１ ：１入力２出力型フリップフロ
ップ回路、 ２２ ：２入力２出力型フリップフロ
ップ回路、 ２３ ：デ−タバッファ、 ２４〜２６ ：マルチプレクサ、 ２７ ：テストデ−タ線。
プ部、 １８ ：プリデコ−ダ・コントロ−ル
回路部、 １９ ：デ−タバッファ部、 ２０ ：２入力１出力型フリップフロ
ップ回路、 ２１ ：１入力２出力型フリップフロ
ップ回路、 ２２ ：２入力２出力型フリップフロ
ップ回路、 ２３ ：デ−タバッファ、 ２４〜２６ ：マルチプレクサ、 ２７ ：テストデ−タ線。
Claims (15)
- 【請求項１】 メモリとロジックを１つのＬＳＩチップ
に形成する半導体集積回路において、前記ＬＳＩチップ
の主表面は、前記メモリが配置されるメモリマクロ部、
前記ロジックが配置されるロジック部、及び、前記ＬＳ
Ｉチップの内部と外部の間におけるデ−タの入出力を行
うためのデ−タ入出力部により占められ、前記メモリマ
クロ部は、前記メモリマクロ部の縁の一部に沿って配置
され、前記メモリマクロ部と前記ロジック部との間にお
けるデ−タの入出力を行うためのデ−タ入出力回路、及
び、前記メモリマクロ部の縁の他の一部に沿って配置さ
れ、前記メモリマクロ部のテストを制御するためのテス
ト制御回路を有することを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記メモリマクロ部は、前記ＬＳＩチップの中央部に配
置され、前記ロジック部は、前記メモリマクロ部を取り
囲むように配置され、前記デ−タ入出力部は、前記ＬＳ
Ｉチップの縁に沿って配置されることを特徴とする半導
体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記テスト制御回路が配置される前記メモリマクロ部の
縁の一部は、前記ＬＳＩチップの縁の一部に一致してい
ることを特徴とする半導体集積回路。 - 【請求項４】 請求項２又は３記載の半導体集積回路に
おいて、 前記メモリマクロ部は、前記ＬＳＩチップの主表面に方
形状に配置され、前記デ−タ入出力回路は、前記メモリ
マクロ部の第１の辺に沿って配置され、前記テスト制御
回路は、前記メモリマクロ部の第２の辺に沿って配置さ
れることを特徴とする半導体集積回路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 前記第１の辺と前記第２の辺は、互いに対向しているこ
とを特徴とする半導体集積回路。 - 【請求項６】 請求項１記載の半導体集積回路におい
て、 前記メモリマクロ部と前記ロジック部は、デ−タ入出力
端子パタ−ンを介して互いに接続されていることを特徴
とする半導体集積回路。 - 【請求項７】 請求項１記載の半導体集積回路におい
て、 前記メモリマクロ部には、複数ビットのデ−タを同時に
入出力できる複数ビットタイプのメモリが形成されるこ
とを特徴とする半導体集積回路。 - 【請求項８】 請求項７記載の半導体集積回路におい
て、 前記テスト制御回路と前記デ−タ入出力回路は、デ−タ
バスにより互いに接続され、テストデ−タは、前記テス
ト制御回路から前記デ−タバスを経由して前記デ−タ入
出力回路に導かれ、テスト結果を判定するための読み出
しデ−タは、前記デ−タ入出力回路から前記デ−タバス
を経由して前記テスト制御回路に導かれることを特徴と
する半導体集積回路。 - 【請求項９】 請求項８記載の半導体集積回路におい
て、 前記デ−タ入出力回路は、２つの入力端子及び１つの出
力端子を持つ複数の第１のフリップフロップ回路を有
し、前記複数の第１のフリップフロップ回路は、テスト
信号に基づいて、前記テスト制御回路からのテストデ−
タ又は前記ロジック部からのデ−タをメモリコアに導く
ことを特徴とする半導体集積回路。 - 【請求項１０】 請求項９記載の半導体集積回路におい
て、 前記デ−タ入出力回路は、１つの入力端子及び２つの出
力端子を持つ複数の第２のフリップフロップ回路を有
し、前記複数の第２のフリップフロップ回路は、前記テ
スト信号に基づいて、前記メモリコアからの読み出しデ
−タを、前記テスト制御回路又は前記ロジック部に導く
ことを特徴とする半導体集積回路。 - 【請求項１１】 請求項１０記載の半導体集積回路にお
いて、 前記複数の第２のフリップフロップ回路が、前記メモリ
コアからの読み出しデ−タを前記テスト制御回路に導く
場合において、前記読み出しデ−タをマルチプレクスし
て前記テスト制御回路に導くためのマルチプレクサを備
えることを特徴とする半導体集積回路。 - 【請求項１２】 請求項９記載の半導体集積回路におい
て、 前記デ−タ入出力回路は、２つの入力端子及び２つの出
力端子を持つ複数の第２のフリップフロップ回路を有
し、前記複数の第２のフリップフロップ回路は、前記テ
スト信号に基づいて、前記メモリコアからの読み出しデ
−タを、前記テスト制御回路又は前記ロジック部に導
き、前記複数の第２のフリップフロップ回路が前記メモ
リコアからの読み出しデ−タを前記テスト制御回路に導
く場合、前記読み出しデ−タは、シフトレジスタ転送さ
れて、順次、前記テスト制御回路に導かれることを特徴
とする半導体集積回路。 - 【請求項１３】 メモリとロジックを１つのＬＳＩチッ
プに形成する半導体集積回路において、前記ＬＳＩチッ
プの主表面は、前記メモリが配置される複数のメモリマ
クロ部、前記ロジックが配置されるロジック部、及び、
前記ＬＳＩチップの内部と外部の間におけるデ−タの入
出力を行うためのデ−タ入出力部により占められ、前記
複数のメモリマクロ部の各々は、各メモリマクロ部の縁
の一部に沿って配置され、各メモリマクロ部と前記ロジ
ック部との間におけるデ−タの入出力を行うためのデ−
タ入出力回路、及び、各メモリマクロ部の縁の他の一部
に沿って配置され、各メモリマクロ部のテストを制御す
るためのテスト制御回路を有し、各メモリマクロ部のテ
スト制御回路は、各メモリマクロ部に共通のテストデ−
タ線を有し、テストデ−タは、前記共通のテストデ−タ
線を経由して、各メモリマクロ部のデ−タ入出力回路に
与えられることを特徴とする半導体集積回路。 - 【請求項１４】 請求項１３記載の半導体集積回路にお
いて、 前記複数のメモリマクロ部は、互いに同一のレイアウト
を有していることを特徴とする半導体集積回路。 - 【請求項１５】 請求項１３記載の半導体集積回路にお
いて、 各メモリマクロ部の読み出しデ−タは、各メモリマクロ
部に独自のデ−タ出力パッドを経由して前記ＬＳＩチッ
プの外部に出力されることを特徴とする半導体集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290192A JPH10134022A (ja) | 1996-10-31 | 1996-10-31 | 半導体集積回路 |
| US08/962,358 US5930187A (en) | 1996-10-31 | 1997-10-31 | One-chip LSI including a general memory and a logic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290192A JPH10134022A (ja) | 1996-10-31 | 1996-10-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134022A true JPH10134022A (ja) | 1998-05-22 |
Family
ID=17752950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8290192A Abandoned JPH10134022A (ja) | 1996-10-31 | 1996-10-31 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5930187A (ja) |
| JP (1) | JPH10134022A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020005960A (ko) * | 2000-07-11 | 2002-01-18 | 가나이 쓰토무 | 반도체 집적회로 |
| KR100371476B1 (ko) * | 2000-03-28 | 2003-02-07 | 가부시끼가이샤 도시바 | 반도체 집적 회로 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6349051B1 (en) | 1998-01-29 | 2002-02-19 | Micron Technology, Inc. | High speed data bus |
| US6721860B2 (en) * | 1998-01-29 | 2004-04-13 | Micron Technology, Inc. | Method for bus capacitance reduction |
| JP3982089B2 (ja) * | 1998-12-22 | 2007-09-26 | 富士通株式会社 | 電子回路システム及び信号伝送方法 |
| JP3718374B2 (ja) * | 1999-06-22 | 2005-11-24 | 株式会社東芝 | メモリ混載半導体集積回路装置及びそのテスト方法 |
| US6771536B2 (en) | 2002-02-27 | 2004-08-03 | Sandisk Corporation | Operating techniques for reducing program and read disturbs of a non-volatile memory |
| US6870398B2 (en) * | 2003-04-24 | 2005-03-22 | Ami Semiconductor, Inc. | Distributed memory and logic circuits |
| JP2009283515A (ja) * | 2008-05-19 | 2009-12-03 | Panasonic Corp | 半導体集積回路 |
| CN103117270B (zh) * | 2011-10-11 | 2015-09-02 | 钰创科技股份有限公司 | 高速记忆芯片模块和电子系统装置 |
| KR101919415B1 (ko) * | 2012-08-08 | 2018-11-16 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3351643B2 (ja) * | 1995-01-31 | 2002-12-03 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| JPH08273363A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
-
1996
- 1996-10-31 JP JP8290192A patent/JPH10134022A/ja not_active Abandoned
-
1997
- 1997-10-31 US US08/962,358 patent/US5930187A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371476B1 (ko) * | 2000-03-28 | 2003-02-07 | 가부시끼가이샤 도시바 | 반도체 집적 회로 |
| KR20020005960A (ko) * | 2000-07-11 | 2002-01-18 | 가나이 쓰토무 | 반도체 집적회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5930187A (en) | 1999-07-27 |
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Legal Events
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| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041029 |