JPS6057101B2 - アドレス発生装置 - Google Patents
アドレス発生装置Info
- Publication number
- JPS6057101B2 JPS6057101B2 JP10469580A JP10469580A JPS6057101B2 JP S6057101 B2 JPS6057101 B2 JP S6057101B2 JP 10469580 A JP10469580 A JP 10469580A JP 10469580 A JP10469580 A JP 10469580A JP S6057101 B2 JPS6057101 B2 JP S6057101B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- adder
- timing
- address
- input means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、ベクトル・データ処理装置において、複数
のアドレスを同時に生成できるようにしたアドレス発生
装置に関するものである。
のアドレスを同時に生成できるようにしたアドレス発生
装置に関するものである。
第１図はベクトル・データ処理装置の概要を示すもの
であつて、１は主メモリ、２はメモリ制御装置、３はア
ドレス発生装置、４は演算装置をそれぞれ示している。
であつて、１は主メモリ、２はメモリ制御装置、３はア
ドレス発生装置、４は演算装置をそれぞれ示している。
ベクトル・データ処理装置においては、多数のエレメン
トより成るベクトルを高速で演算するが、ベクトル・デ
ータ処理装置の従来のアドレス発生装置は第２図に示さ
れるような構成を有している。第２図において、５は加
算器、６と７はレジスタ、Ｓは先頭番地、Ｄはエレメン
ト間の距離を表わしている。アドレスを発生する場合、
先ずレジスタ６に先頭番地Ｓがセットされ、レジスタ７
にエレメント間の距離Ｄがセットされる。第３図に示す
ように、最初のタイミングては加算器５は先頭番地βを
出力する。第２のタイミングでは加算器５はＳ＋Ｄ番地
を出力し、”Ｓ＋Ｄ番地がレジスタ６にセットされる。
第３のタイミングでは、加算器５はレジスタ６とレジス
タ７の内容とを加算し、Ｓ＋２Ｄ番地を出力する。Ｓ＋
頒番地はレジスタ６にセットされる。第４のタイミング
では、加算器５はレジスタ６とーレジスタ７の内容を加
算器し、Ｓ＋工を出力する。Ｓ＋』番地はレジスタ６に
セットされる。 ところで、ベクトル・データ処理装置
では、主メモリ１を高速でアクセスするためベクトル処
理ユニットとメモリ制御装置２の間には複数本、例えば
４本のメモリ・バスが設けられており、したがつて第２
図のような従来のアドレス発生装置では、主メモリを高
速にアクセスすることが出来ないという欠点を有してい
る。本発明は、上記の考察に基づくものであつて、ベク
トル処理ユニットと主メモリとの間に複数本のメモリ・
バスが設置されているベクトル・データ処理装置におい
て、メモリ・アクセスを高速で行うため、簡単な構成に
より複数個のアドレスを同時に生成できるようにしたア
ドレス発生装置を提供することを目的としている。
トより成るベクトルを高速で演算するが、ベクトル・デ
ータ処理装置の従来のアドレス発生装置は第２図に示さ
れるような構成を有している。第２図において、５は加
算器、６と７はレジスタ、Ｓは先頭番地、Ｄはエレメン
ト間の距離を表わしている。アドレスを発生する場合、
先ずレジスタ６に先頭番地Ｓがセットされ、レジスタ７
にエレメント間の距離Ｄがセットされる。第３図に示す
ように、最初のタイミングては加算器５は先頭番地βを
出力する。第２のタイミングでは加算器５はＳ＋Ｄ番地
を出力し、”Ｓ＋Ｄ番地がレジスタ６にセットされる。
第３のタイミングでは、加算器５はレジスタ６とレジス
タ７の内容とを加算し、Ｓ＋２Ｄ番地を出力する。Ｓ＋
頒番地はレジスタ６にセットされる。第４のタイミング
では、加算器５はレジスタ６とーレジスタ７の内容を加
算器し、Ｓ＋工を出力する。Ｓ＋』番地はレジスタ６に
セットされる。 ところで、ベクトル・データ処理装置
では、主メモリ１を高速でアクセスするためベクトル処
理ユニットとメモリ制御装置２の間には複数本、例えば
４本のメモリ・バスが設けられており、したがつて第２
図のような従来のアドレス発生装置では、主メモリを高
速にアクセスすることが出来ないという欠点を有してい
る。本発明は、上記の考察に基づくものであつて、ベク
トル処理ユニットと主メモリとの間に複数本のメモリ・
バスが設置されているベクトル・データ処理装置におい
て、メモリ・アクセスを高速で行うため、簡単な構成に
より複数個のアドレスを同時に生成できるようにしたア
ドレス発生装置を提供することを目的としている。
そしてそのため、本発明のアドレス発生装置は、先頭番
地Ｓおよびエレメント間の距離Ｄで示されるベクトル・
データを順次高速にアクセスしつつ処理を行うベクトル
・データ処理装置のアドレス発生装置において、２゜個
（ｎは１以上の整数）の加算器、各加算器に対応した第
１の入力手段と第２の入力手段およびアドレス発生装置
を制御する制御手段を備え、第１の入力手段は先頭番地
Ｓの設定および加算器出力の設定が可能てあり、第２の
入力手段はＯ入力、Ｄ入力、２Ｄ入力・・・・・・Ｐ入
力・・・・・・又は２ｎＸＤ入力の設定が可能であり、
全ての加算器の第１の入力手段に、第１タイミングで先
頭番地Ｓを入力し、第２のタイミング以降は加算器の出
力を入力し、第１番目の加算器ないし第２ｎ番目の加算
器に属する第ｍ番目（ｍ＝１，２，・・・・２゜）の加
算器の第２の入力手段ては、第１のタイミングないし第
ｎのタイミングの間は数値ｍ−１を２進数に展関したと
き係数がＲｌＪとなる桁位置に対応するタイミングて数
値２を上記桁位置に対応する数だけ巾乗した値にＤを乗
じた値を入力し、第ｎ＋１のタイミングからは２ｎｘＤ
を入力することを特徴とするものである。以下、本発明
を図面を参照しつつ説明する。第４図は本発明のアドレ
ス発生装置の１実施例のフロック図、第５図はその動作
を説明するための図、第６図は第４図のシフタの１例を
示す図である。
地Ｓおよびエレメント間の距離Ｄで示されるベクトル・
データを順次高速にアクセスしつつ処理を行うベクトル
・データ処理装置のアドレス発生装置において、２゜個
（ｎは１以上の整数）の加算器、各加算器に対応した第
１の入力手段と第２の入力手段およびアドレス発生装置
を制御する制御手段を備え、第１の入力手段は先頭番地
Ｓの設定および加算器出力の設定が可能てあり、第２の
入力手段はＯ入力、Ｄ入力、２Ｄ入力・・・・・・Ｐ入
力・・・・・・又は２ｎＸＤ入力の設定が可能であり、
全ての加算器の第１の入力手段に、第１タイミングで先
頭番地Ｓを入力し、第２のタイミング以降は加算器の出
力を入力し、第１番目の加算器ないし第２ｎ番目の加算
器に属する第ｍ番目（ｍ＝１，２，・・・・２゜）の加
算器の第２の入力手段ては、第１のタイミングないし第
ｎのタイミングの間は数値ｍ−１を２進数に展関したと
き係数がＲｌＪとなる桁位置に対応するタイミングて数
値２を上記桁位置に対応する数だけ巾乗した値にＤを乗
じた値を入力し、第ｎ＋１のタイミングからは２ｎｘＤ
を入力することを特徴とするものである。以下、本発明
を図面を参照しつつ説明する。第４図は本発明のアドレ
ス発生装置の１実施例のフロック図、第５図はその動作
を説明するための図、第６図は第４図のシフタの１例を
示す図である。
第４図ないし第６図において、５−１ないし５−４は加
算器、６−１ないし６−４はレジスタ、７−１ないし７
−４もレジスタ、８−１ないし８−４はシフタ、９−１
ないし９−４もレジスタ、１０は制御回路、１１はＡＮ
Ｄ回路、１２はＮＡＮＤ回路、１３もＮＡＮＤ回路、１
４もＮＡＮＤ回路をそれぞれ示している。
算器、６−１ないし６−４はレジスタ、７−１ないし７
−４もレジスタ、８−１ないし８−４はシフタ、９−１
ないし９−４もレジスタ、１０は制御回路、１１はＡＮ
Ｄ回路、１２はＮＡＮＤ回路、１３もＮＡＮＤ回路、１
４もＮＡＮＤ回路をそれぞれ示している。
第４図に示すアドレス発生装置は、４個の加算器５−１
ないし５−３を有している。
ないし５−３を有している。
各加算器５−ｉ（１＝１，２，３，４）の第１入力には
レジスタ６−１が接続され、第２入力にはシフタ８−ｉ
が接続されている。シフタ８−１にはレジスタ７−１の
データが入力される。また、各加算器５一ｉには出力レ
ジスタ９−１が接続されている。〔シフタ８−１ないし
８−４は全て同一の構成を有している。シフタ８−１は
例えば第６図に示すような構成を有している。シフタ８
−１は、エレメント間の距離をＯ倍、１倍、２倍、４倍
とすることが出来るものである。第６図において、例え
ばＮ１回路１１のΦ入力が論理ＲｌＪとなると、入力デ
ータを２ビットシフトしたデータが出力データとなる。
制御回路１０は、アドレス発生装置全体を制御するもの
てある。第４図のアドレス発生装置の動作を第５図を参
照しつつ説明する。
レジスタ６−１が接続され、第２入力にはシフタ８−ｉ
が接続されている。シフタ８−１にはレジスタ７−１の
データが入力される。また、各加算器５一ｉには出力レ
ジスタ９−１が接続されている。〔シフタ８−１ないし
８−４は全て同一の構成を有している。シフタ８−１は
例えば第６図に示すような構成を有している。シフタ８
−１は、エレメント間の距離をＯ倍、１倍、２倍、４倍
とすることが出来るものである。第６図において、例え
ばＮ１回路１１のΦ入力が論理ＲｌＪとなると、入力デ
ータを２ビットシフトしたデータが出力データとなる。
制御回路１０は、アドレス発生装置全体を制御するもの
てある。第４図のアドレス発生装置の動作を第５図を参
照しつつ説明する。
第１のタイミングにおいては、加算器５−１の第１入力
にはＳが入力され、第２入力にば０゛が入力される。そ
して、第１入力および第２入力の和はレジスタ６−１お
よび９−１にセットされる。加算器５−２の第１入力に
はＳが入力され、第２入力にはＤが入力される。そして
、第１入力および第２入力の和は、レジスタ６！２およ
び９−２にセットされる。加算器５−３の第１入力には
Ｓが入力され、第２入力にぱ“０゛が入力される。そし
て、第１入力と第２入力の和はレジスタ６−３およびレ
ジスタ９−３にセットされる。加算器５−４の第１入力
にはＳが入力され、第２入力にはＤが入力される。そし
て、第１入力および第２入力の和がレジスタ６−４およ
び９−４にセットされる。第２のタイミングにおいては
、加算器５−１の第１入力にＳが入力され、第２入力に
Ｏが入力される。そして、これらの入力の和がレジスタ
６−１および９−１にセットされる。加算器５−２の第
１入力にはＳ＋Ｄが入力され、第２入力には“０゛が入
力される。そして、これらの入力の和がレジスタ６−２
および９−２にセットされる。加算器５−３の入力には
Ｓが入力され、第２入力には鉋が入力される。そして、
これらの入力の和がレジスタ６−３および９−３にセッ
トされる。加算器５−４の第１入力にはＳ＋Ｄが入力さ
れ、第２入力には２Ｄが入力される。そして、これらの
入力の和がレジスタ６−４および９−４にセットされる
。第３タイミングの開始時点において、レジスタ９−１
，９−２，９−３，９−４にはＳ，．Ｓ＋Ｄ，．Ｓ＋ル
、Ｓ＋Ｑがセットされているが、これらのアドレスはメ
モリ制御装置２に送られる。また加算器５−１の第１入
力にはＳが入力され、第２入力にはΦが入力される。そ
して、これらの入力の和がレジスタ６−１ないし９−１
にセットされる。加算器５−２の第１入力にはＳ＋Ｄが
入力され、第２入力には４Ｄが入力される。そして、こ
れらの入力の和がレジスタ６−２および９−２にセット
される。加算器９−３の第１入力にはＳ＋２Ｄが入力さ
れ、第２入力にはのが入力される。そして、これらの入
力の和がレジスタ６−３および９−３にセットされる。
加算器５−４の第１入力にはＳ＋Ｑが入力され、第２入
力にはΦが入力される。そして、これらの入力の和がレ
ジスタ６−４および９−４にセットされる。第３タイミ
ング以降はタイミング信号がオンとなる度に、レジスタ
９−１，９−２，９−３，９−４の内容がメモリ制御装
置２に送られ、これらレジスタ９−１ないし９−４の内
容はｐずつ増加される。ここで上記説明のうち、加算器
の第２の入力の入力手段で入力する値について更に説明
しておく。
にはＳが入力され、第２入力にば０゛が入力される。そ
して、第１入力および第２入力の和はレジスタ６−１お
よび９−１にセットされる。加算器５−２の第１入力に
はＳが入力され、第２入力にはＤが入力される。そして
、第１入力および第２入力の和は、レジスタ６！２およ
び９−２にセットされる。加算器５−３の第１入力には
Ｓが入力され、第２入力にぱ“０゛が入力される。そし
て、第１入力と第２入力の和はレジスタ６−３およびレ
ジスタ９−３にセットされる。加算器５−４の第１入力
にはＳが入力され、第２入力にはＤが入力される。そし
て、第１入力および第２入力の和がレジスタ６−４およ
び９−４にセットされる。第２のタイミングにおいては
、加算器５−１の第１入力にＳが入力され、第２入力に
Ｏが入力される。そして、これらの入力の和がレジスタ
６−１および９−１にセットされる。加算器５−２の第
１入力にはＳ＋Ｄが入力され、第２入力には“０゛が入
力される。そして、これらの入力の和がレジスタ６−２
および９−２にセットされる。加算器５−３の入力には
Ｓが入力され、第２入力には鉋が入力される。そして、
これらの入力の和がレジスタ６−３および９−３にセッ
トされる。加算器５−４の第１入力にはＳ＋Ｄが入力さ
れ、第２入力には２Ｄが入力される。そして、これらの
入力の和がレジスタ６−４および９−４にセットされる
。第３タイミングの開始時点において、レジスタ９−１
，９−２，９−３，９−４にはＳ，．Ｓ＋Ｄ，．Ｓ＋ル
、Ｓ＋Ｑがセットされているが、これらのアドレスはメ
モリ制御装置２に送られる。また加算器５−１の第１入
力にはＳが入力され、第２入力にはΦが入力される。そ
して、これらの入力の和がレジスタ６−１ないし９−１
にセットされる。加算器５−２の第１入力にはＳ＋Ｄが
入力され、第２入力には４Ｄが入力される。そして、こ
れらの入力の和がレジスタ６−２および９−２にセット
される。加算器９−３の第１入力にはＳ＋２Ｄが入力さ
れ、第２入力にはのが入力される。そして、これらの入
力の和がレジスタ６−３および９−３にセットされる。
加算器５−４の第１入力にはＳ＋Ｑが入力され、第２入
力にはΦが入力される。そして、これらの入力の和がレ
ジスタ６−４および９−４にセットされる。第３タイミ
ング以降はタイミング信号がオンとなる度に、レジスタ
９−１，９−２，９−３，９−４の内容がメモリ制御装
置２に送られ、これらレジスタ９−１ないし９−４の内
容はｐずつ増加される。ここで上記説明のうち、加算器
の第２の入力の入力手段で入力する値について更に説明
しておく。
加算器４が４個あるのでｎ＝２の場合である。ｍ＝１，
２，３，４となる。ｍ−１を２進数に展開すれはそれぞ
れ、００，０１，１０，１１となる。
２，３，４となる。ｍ−１を２進数に展開すれはそれぞ
れ、００，０１，１０，１１となる。
そこで例えば第１のタイミングではそれぞれ第２の入力
手段では最下位の桁より０Ｘ２）ＸＤ，ｌ×７×Ｄ，Ｏ
×７×Ｄ，ｌ×７×Ｄすなわち、０，Ｄ，０Ｄと入力す
ることになる。
手段では最下位の桁より０Ｘ２）ＸＤ，ｌ×７×Ｄ，Ｏ
×７×Ｄ，ｌ×７×Ｄすなわち、０，Ｄ，０Ｄと入力す
ることになる。
また第２のタイミングては次の桁より、それぞれ０Ｘ２
１×Ｄ，Ｏ×ＺＸＤ，ｌ×乞×Ｄ，ｌ×乞×Ｄすなわち
０，０，２Ｄ，２Ｄと入力することになる。第３のタイ
ミングからはいずれも７×Ｄ１すなわち４Ｄを入力する
ことになる。以上の説明から明らかなように、本発明に
よれば、簡単な構成により複数のメモリ・アドレスを同
時に生成することが出来るので、メモリ・アクセスを高
速に行うことが可能となる。
１×Ｄ，Ｏ×ＺＸＤ，ｌ×乞×Ｄ，ｌ×乞×Ｄすなわち
０，０，２Ｄ，２Ｄと入力することになる。第３のタイ
ミングからはいずれも７×Ｄ１すなわち４Ｄを入力する
ことになる。以上の説明から明らかなように、本発明に
よれば、簡単な構成により複数のメモリ・アドレスを同
時に生成することが出来るので、メモリ・アクセスを高
速に行うことが可能となる。
第１図はベクトル・データ処理装置の概要を示す図、第
２図は従来のアドレス発生装置を示す図、第３図は第２
図のアドレス発生装置の動作を説明する図、第４図は本
発明のアドレス発生装置″の１実施例のブロック図、第
５図はその動作を説明する図、第６図は第４図のシフタ
の１例を示す図である。 １・・・・・・主メモリ、２・・・・・・メモリ制御装
置、３・・・・・アドレス発生装置、４・・・・・・演
算装置、５−１ないし５−４・・・・・・加算器、６−
１ないし６−４・・・レジスタ、７−１ないし７−４・
・・・・ルジスタ、８一１ないし８−４・・・・・シフ
タ、９−１ないし９−４・・・・・ルジスタ、１０・・
・・・制御回路、１１・・・ＡＮＤ回路、１２・・・・
・・ＮＡＮＤ回路、１３・・・ＩＮＡＮＤ回路、１４・
・・・・・ＮＡＮＤ回路。
２図は従来のアドレス発生装置を示す図、第３図は第２
図のアドレス発生装置の動作を説明する図、第４図は本
発明のアドレス発生装置″の１実施例のブロック図、第
５図はその動作を説明する図、第６図は第４図のシフタ
の１例を示す図である。 １・・・・・・主メモリ、２・・・・・・メモリ制御装
置、３・・・・・アドレス発生装置、４・・・・・・演
算装置、５−１ないし５−４・・・・・・加算器、６−
１ないし６−４・・・レジスタ、７−１ないし７−４・
・・・・ルジスタ、８一１ないし８−４・・・・・シフ
タ、９−１ないし９−４・・・・・ルジスタ、１０・・
・・・制御回路、１１・・・ＡＮＤ回路、１２・・・・
・・ＮＡＮＤ回路、１３・・・ＩＮＡＮＤ回路、１４・
・・・・・ＮＡＮＤ回路。
Claims (1)
- 【特許請求の範囲】 １ 先頭番地Ｓおよびエレメント間の距離Ｄで示される
ベクトル・データを順次高速にアクセスしつつ処理を行
うベクトル・データ処理装置のアドレス発生装置におい
て、２＾ｎ個（ｎは１以上の整数）の加算器、各加算器
に対応した第１の入力手段と第２の入力手段およびアド
レス発生装置を制御する制御手段を備え、第１の入力手
段は先頭番地Ｓの設定および加算出力の設定が可能であ
り、第２の入力手段は０入力、Ｄ入力、２Ｄ入力・・・
・・・４Ｄ入力又は２＾ｎ×Ｄ入力の設定が可能であり
、全て加算器の第１の入力手段に、第１タイミングで先
頭番地Ｓを入力し、第２のタイミング以降は加算器の出
力を入力し、第１番目の加算器ないし第２＾ｎ番目の加
算器に属する第ｍ番目（ｍ＝１、２、・・・・・・２＾
ｎ）の加算器の第２の入力手段では、第１のタイミング
ないし第ｎのタイミングの間は数値ｍ−１を２進数に展
開したとき係数が「１」となる桁位置に対応するタイミ
ングで数値２を上記桁位置に対応する数だけ巾乗した値
にＤを乗じた値を入力し、第ｎ＋１のタイミングからは
２＾ｎ×Ｄを入力することを特徴とするアドレス発生装
置。 ２ 上記第２の入力手段は、入力Ｄの０、１、２、４・
・・・・・又は２＾ｎ倍を出力できるシフタを有するこ
とを特徴とする特許請求の範囲第１項記載のアドレス発
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10469580A JPS6057101B2 (ja) | 1980-07-29 | 1980-07-29 | アドレス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10469580A JPS6057101B2 (ja) | 1980-07-29 | 1980-07-29 | アドレス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5729175A JPS5729175A (en) | 1982-02-17 |
| JPS6057101B2 true JPS6057101B2 (ja) | 1985-12-13 |
Family
ID=14387604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10469580A Expired JPS6057101B2 (ja) | 1980-07-29 | 1980-07-29 | アドレス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057101B2 (ja) |
-
1980
- 1980-07-29 JP JP10469580A patent/JPS6057101B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5729175A (en) | 1982-02-17 |
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