JPH10134595A - ダイナミック型カラムリダンダンシ駆動回路 - Google Patents
ダイナミック型カラムリダンダンシ駆動回路Info
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- JPH10134595A JPH10134595A JP9283929A JP28392997A JPH10134595A JP H10134595 A JPH10134595 A JP H10134595A JP 9283929 A JP9283929 A JP 9283929A JP 28392997 A JP28392997 A JP 28392997A JP H10134595 A JPH10134595 A JP H10134595A
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Abstract
(57)【要約】
【課題】同期型半導体メモリ装置のダイナミック型カラ
ムリダンダンシ駆動回路を提供する。 【解決手段】第1ノードと、クロックの第1位相で第1ノ
ードをプリチャージするプリチャージング部と、第1ノ
ードに連結されて欠陥アドレスに応じて選択的に切断さ
れている多数のヒューズを含み、クロックの第2位相で
外部から印加されるアドレスが欠陥アドレスと一致する
か否かにより第1ノードの論理レベルを変更させるアド
レス判別部と、クロックを遅延させるクロック遅延部
と、前記クロック遅延部の出力により前記アドレス判別
部の出力を駆動する駆動部を具備し、第1ノードがプリ
チャージングされた後に、外部から印加されるアドレス
が欠陥アドレスと一致しなくなることにより該第１ノー
ドがローレベルに遷移する場合に発生し得るスキューを
抑制する他、高速動作を可能とし、半導体チップとして
具現する場合の配置設計の際に要求される面積を小さく
する。
ムリダンダンシ駆動回路を提供する。 【解決手段】第1ノードと、クロックの第1位相で第1ノ
ードをプリチャージするプリチャージング部と、第1ノ
ードに連結されて欠陥アドレスに応じて選択的に切断さ
れている多数のヒューズを含み、クロックの第2位相で
外部から印加されるアドレスが欠陥アドレスと一致する
か否かにより第1ノードの論理レベルを変更させるアド
レス判別部と、クロックを遅延させるクロック遅延部
と、前記クロック遅延部の出力により前記アドレス判別
部の出力を駆動する駆動部を具備し、第1ノードがプリ
チャージングされた後に、外部から印加されるアドレス
が欠陥アドレスと一致しなくなることにより該第１ノー
ドがローレベルに遷移する場合に発生し得るスキューを
抑制する他、高速動作を可能とし、半導体チップとして
具現する場合の配置設計の際に要求される面積を小さく
する。
Description
【０００１】
【発明の属する技術分野】本発明は、リダンダンシ(red
undancy)メモリセルを含む半導体メモリ装置に係り、特
に同期型半導体メモリ装置(Synchronous Semiconductor
Memory device）のダイナミック型カラムリダンダンシ
駆動回路(Dynamic Column Redundancy Driving Circui
t)に関する。
undancy)メモリセルを含む半導体メモリ装置に係り、特
に同期型半導体メモリ装置(Synchronous Semiconductor
Memory device）のダイナミック型カラムリダンダンシ
駆動回路(Dynamic Column Redundancy Driving Circui
t)に関する。
【０００２】
【従来の技術】半導体メモリ装置は、多数のメモリセル
がマトリックス状に配列されたメモリセルアレイを有す
る。メモリの高集積化により、１つの半導体メモリ装置
を構成する全てのメモリセルを正常に形成することは、
半導体製造工程の特性上期待しにくい面がある。従っ
て、半導体メモリ装置の収率を向上させるためには、リ
ダンダンシメモリセルを形成し、欠陥が発生したメモリ
セルの代りにリダンダンシメモリセルを使用する必要が
ある。リダンダンシメモリセルを用いる方法には、ヒュ
ーズによるコーディング方式が一般に使われる。
がマトリックス状に配列されたメモリセルアレイを有す
る。メモリの高集積化により、１つの半導体メモリ装置
を構成する全てのメモリセルを正常に形成することは、
半導体製造工程の特性上期待しにくい面がある。従っ
て、半導体メモリ装置の収率を向上させるためには、リ
ダンダンシメモリセルを形成し、欠陥が発生したメモリ
セルの代りにリダンダンシメモリセルを使用する必要が
ある。リダンダンシメモリセルを用いる方法には、ヒュ
ーズによるコーディング方式が一般に使われる。
【０００３】以下、本発明の理解を容易にするために、
半導体の製造工程後に行われるテスト及び訂正段階を簡
略に説明する。
半導体の製造工程後に行われるテスト及び訂正段階を簡
略に説明する。
【０００４】半導体メモリ装置において、所定数のメモ
リセルは１本のワードラインにより駆動され、各ワード
ラインは外部から与えられたアドレスにより選択的にア
クティブにされる。正常なメモリセルを駆動するワード
ラインは、各々外部から印加されるアドレスに対応され
るように形成される。これに対して、リダンダンシメモ
リセルを駆動するリダンダンシワードラインに対して
は、製造工程の段階ではアドレスを割り当てず、欠陥ア
ドレスに応じてプログラム可能なヒューズボックスをワ
ードライン毎に設ける。
リセルは１本のワードラインにより駆動され、各ワード
ラインは外部から与えられたアドレスにより選択的にア
クティブにされる。正常なメモリセルを駆動するワード
ラインは、各々外部から印加されるアドレスに対応され
るように形成される。これに対して、リダンダンシメモ
リセルを駆動するリダンダンシワードラインに対して
は、製造工程の段階ではアドレスを割り当てず、欠陥ア
ドレスに応じてプログラム可能なヒューズボックスをワ
ードライン毎に設ける。
【０００５】テストの結果、メモリセルの欠陥が発見さ
れると、該当メモリセルを駆動するワードラインを切断
し、該当ワードラインに対応するアドレス(欠陥アドレ
ス)に対してリダンダンシメモリセルが割り当てられる
ように、リダンダンシワードラインのヒューズボックス
をプログラムする。ヒューズボックスは、多数のヒュー
ズを含んでなるものであって、アドレスを構成するビッ
ト毎に一対のヒューズが形成され、欠陥アドレスの各ビ
ット情報に応じて一対のヒューズの中の何れか一つが選
択されて切断される。
れると、該当メモリセルを駆動するワードラインを切断
し、該当ワードラインに対応するアドレス(欠陥アドレ
ス)に対してリダンダンシメモリセルが割り当てられる
ように、リダンダンシワードラインのヒューズボックス
をプログラムする。ヒューズボックスは、多数のヒュー
ズを含んでなるものであって、アドレスを構成するビッ
ト毎に一対のヒューズが形成され、欠陥アドレスの各ビ
ット情報に応じて一対のヒューズの中の何れか一つが選
択されて切断される。
【０００６】このような方式でプログラムされたヒュー
ズボックスを有するリダンダンシワードラインは、半導
体チップの外部から与えられるアドレスが対応する欠陥
アドレスと一致する場合にアクティブにされ、それに連
結されている多数のリダンダンシメモリセルが駆動され
る。半導体メモリ装置のカラムリダンダンシ駆動回路
は、外部から与えられるアドレスが欠陥アドレスと一致
するか否かを判別して、対応するリダンダンシワードラ
インを駆動する回路のことであって、ダイナミック型と
スタティック型とがある。
ズボックスを有するリダンダンシワードラインは、半導
体チップの外部から与えられるアドレスが対応する欠陥
アドレスと一致する場合にアクティブにされ、それに連
結されている多数のリダンダンシメモリセルが駆動され
る。半導体メモリ装置のカラムリダンダンシ駆動回路
は、外部から与えられるアドレスが欠陥アドレスと一致
するか否かを判別して、対応するリダンダンシワードラ
インを駆動する回路のことであって、ダイナミック型と
スタティック型とがある。
【０００７】図１は従来技術の一例による同期型半導体
メモリ装置のダイナミック型カラムリダンダンシ駆動回
路を示す図であり、図２は図１に示された各信号のタイ
ミング図である。図１及び図２に示すように、ノードK
は、クロックCLKがローレベルの場合、プリチャージン
グ部110により電源電圧VCCレベルに昇圧される。クロッ
クCLKがローレベルであれば、PMOSトランジスタ111がオ
ンしてノードKがハイレベルになり、これがインバータ1
13により反転されてPMOSトランジスタ112のゲートに印
加される。
メモリ装置のダイナミック型カラムリダンダンシ駆動回
路を示す図であり、図２は図１に示された各信号のタイ
ミング図である。図１及び図２に示すように、ノードK
は、クロックCLKがローレベルの場合、プリチャージン
グ部110により電源電圧VCCレベルに昇圧される。クロッ
クCLKがローレベルであれば、PMOSトランジスタ111がオ
ンしてノードKがハイレベルになり、これがインバータ1
13により反転されてPMOSトランジスタ112のゲートに印
加される。
【０００８】アドレス判別部120は、外部から与えられ
るアドレスA0、A1、・・・、Aiが欠陥アドレスと一致す
る場合にはノードKのレベルをハイレベルに保持させ、
一致しない場合にはノードKのレベルをローに遷移させ
る。駆動部130は、ノードKの信号をバッファリングして
リダンダンシワードライン駆動信号REDiを出力する。こ
のように動作するダイナミック型のカラムリダンダンシ
駆動回路は、レイアウト面積が小さいという特性がある
が、動作特性上、アドレスのリセットが行われた後にノ
ードKのプリチャージ動作を行う必要があるため、リセ
ット時間が非常に短かったり、存在しない場合に、動作
に障害が発生するという短所がある。したがって、アド
レスが高速に変更される同期型ダイナミックランダムア
クセスメモリ装置(SDRAM)等には適さない。
るアドレスA0、A1、・・・、Aiが欠陥アドレスと一致す
る場合にはノードKのレベルをハイレベルに保持させ、
一致しない場合にはノードKのレベルをローに遷移させ
る。駆動部130は、ノードKの信号をバッファリングして
リダンダンシワードライン駆動信号REDiを出力する。こ
のように動作するダイナミック型のカラムリダンダンシ
駆動回路は、レイアウト面積が小さいという特性がある
が、動作特性上、アドレスのリセットが行われた後にノ
ードKのプリチャージ動作を行う必要があるため、リセ
ット時間が非常に短かったり、存在しない場合に、動作
に障害が発生するという短所がある。したがって、アド
レスが高速に変更される同期型ダイナミックランダムア
クセスメモリ装置(SDRAM)等には適さない。
【０００９】図３は従来技術の他の例による同期型半導
体メモリ装置のスタティック(static)型のカラムリダン
ダンシ駆動回路を示す図であり、図４は図２に示された
各信号のタイミング図である。図３及び図４に示すよう
に、アドレス判別部210は、アドレスA0、A1、・・・、A
iを入力する多数の伝送ゲート211A、212A、213Aと、反
転されたアドレスA0B、A1B、・・・、AiBを入力する多
数の伝送ゲート211B、212B、213Bと、欠陥アドレスに応
じてプログラムされている多数のヒューズFA0、FA1、・
・・、FAi及びFB0、FB1、・・・、FBiで構成されてい
る。プルダウン部220は多数のNMOSトランジスタ221、22
2、223で構成されている。
体メモリ装置のスタティック(static)型のカラムリダン
ダンシ駆動回路を示す図であり、図４は図２に示された
各信号のタイミング図である。図３及び図４に示すよう
に、アドレス判別部210は、アドレスA0、A1、・・・、A
iを入力する多数の伝送ゲート211A、212A、213Aと、反
転されたアドレスA0B、A1B、・・・、AiBを入力する多
数の伝送ゲート211B、212B、213Bと、欠陥アドレスに応
じてプログラムされている多数のヒューズFA0、FA1、・
・・、FAi及びFB0、FB1、・・・、FBiで構成されてい
る。プルダウン部220は多数のNMOSトランジスタ221、22
2、223で構成されている。
【００１０】駆動部230はノードL0、L1、・・・、Liの
論理レベルの論理積を演算して得られるリダンダンシワ
ードライン駆動信号REDiを出力する。このような機能を
有する駆動部230は、多段の論理ゲートで構成すること
ができ、図示の例では、第1段を2入力のNANDゲート231
及び232、第２段を2入力のNORゲート233及び234、第３
段を2入力のNANDゲート235、第４段をインバータ236で
構成している。
論理レベルの論理積を演算して得られるリダンダンシワ
ードライン駆動信号REDiを出力する。このような機能を
有する駆動部230は、多段の論理ゲートで構成すること
ができ、図示の例では、第1段を2入力のNANDゲート231
及び232、第２段を2入力のNORゲート233及び234、第３
段を2入力のNANDゲート235、第４段をインバータ236で
構成している。
【００１１】マスターヒューズ250は、リダンダンシメ
モリセルが欠陥メモリセルの代りに用いられる場合は連
結されたまま状態が維持され、テスト・訂正段階で切断
され得る。外部からアドレスA0、A1、・・・、Aiが与え
られ、駆動イネーブル信号VINTがハイレベルになると、
それがインバータ241により反転されてPMOSトランジス
タ240のゲート及びNMOSトランジスタ261のゲートにロー
レベルが印加され、PMOSトランジスタ240がオン状態に
なり、NMOSトランジスタ261がオフ状態になる。
モリセルが欠陥メモリセルの代りに用いられる場合は連
結されたまま状態が維持され、テスト・訂正段階で切断
され得る。外部からアドレスA0、A1、・・・、Aiが与え
られ、駆動イネーブル信号VINTがハイレベルになると、
それがインバータ241により反転されてPMOSトランジス
タ240のゲート及びNMOSトランジスタ261のゲートにロー
レベルが印加され、PMOSトランジスタ240がオン状態に
なり、NMOSトランジスタ261がオフ状態になる。
【００１２】この時、NMOSトランジスタ261のドレイン
はハイレベルになり、これはインバータ263により反転
される。従って、ノードKはローレベルとなってアドレ
ス判別部210の各伝送ゲート211A、211B、212A、212B、2
13A、213Bは各々外部から与えられるアドレス(A0、A1、
・・・、Ai及び反転されたアドレスA0B、A1B、・・・、
AiBを伝送することになり、プルダウン部220のNMOSトラ
ンジスタ221、222、223はオフになる。インバータ264は
ノードKのレベルを反転させ、各伝送ゲートを構成するP
MOSトランジスタのゲートに印加する。従って、ノードL
0、L1、・・・、Liは各ヒューズFA0、FA1、・・・、FAi
及びFB0、FB1、・・・、FBiの切断状態に応じたレベル
となる。
はハイレベルになり、これはインバータ263により反転
される。従って、ノードKはローレベルとなってアドレ
ス判別部210の各伝送ゲート211A、211B、212A、212B、2
13A、213Bは各々外部から与えられるアドレス(A0、A1、
・・・、Ai及び反転されたアドレスA0B、A1B、・・・、
AiBを伝送することになり、プルダウン部220のNMOSトラ
ンジスタ221、222、223はオフになる。インバータ264は
ノードKのレベルを反転させ、各伝送ゲートを構成するP
MOSトランジスタのゲートに印加する。従って、ノードL
0、L1、・・・、Liは各ヒューズFA0、FA1、・・・、FAi
及びFB0、FB1、・・・、FBiの切断状態に応じたレベル
となる。
【００１３】具体的には、外部から印加されるアドレス
A0、A1、・・・、Aiが欠陥アドレスと一致する場合には
ノードL0、L1、・・・、Liのレベルが全てハイレベルと
なり、リダンダンシワードライン駆動信号REDiもハイレ
ベルとなる。このようなスタティック型カラムリダンダ
ンシ駆動回路は、図１に示されたカラムリダンダンシ駆
動回路とは異なり、アドレスをリセットさせたり特定ノ
ードをプリチャージする必要がないため、高速動作に適
した長所はあるが、一方で、図面から分かるように、レ
イアウト面積が大きいという問題点がある。
A0、A1、・・・、Aiが欠陥アドレスと一致する場合には
ノードL0、L1、・・・、Liのレベルが全てハイレベルと
なり、リダンダンシワードライン駆動信号REDiもハイレ
ベルとなる。このようなスタティック型カラムリダンダ
ンシ駆動回路は、図１に示されたカラムリダンダンシ駆
動回路とは異なり、アドレスをリセットさせたり特定ノ
ードをプリチャージする必要がないため、高速動作に適
した長所はあるが、一方で、図面から分かるように、レ
イアウト面積が大きいという問題点がある。
【００１４】図５は従来技術のさらに他の例による同期
型半導体メモリ装置のダイナミック型カラムリダンダン
シ駆動回路を示す図であり、図６は図５に示された各信
号のタイミング図である。図５及び図６に示すように、
プリチャージング部310は、2つのPMOSトランジスタ311
及び312とインバータ313で構成されており、アドレス判
別部320は、欠陥アドレスに応じてプログラムされてい
る多数のヒューズ(FA0、FA1、・・・、FAi及びFB0、FB
1、・・・、FBi)と、アドレス信号A0、A1、・・・、Ai
及び反転されたアドレス信号A0B、A1B、・・・、AiBを
入力する多数のNMOSトランジスタ321A、322A、323A、32
1B、322B、323B及びプルダウントランジスタ325で構成
される。
型半導体メモリ装置のダイナミック型カラムリダンダン
シ駆動回路を示す図であり、図６は図５に示された各信
号のタイミング図である。図５及び図６に示すように、
プリチャージング部310は、2つのPMOSトランジスタ311
及び312とインバータ313で構成されており、アドレス判
別部320は、欠陥アドレスに応じてプログラムされてい
る多数のヒューズ(FA0、FA1、・・・、FAi及びFB0、FB
1、・・・、FBi)と、アドレス信号A0、A1、・・・、Ai
及び反転されたアドレス信号A0B、A1B、・・・、AiBを
入力する多数のNMOSトランジスタ321A、322A、323A、32
1B、322B、323B及びプルダウントランジスタ325で構成
される。
【００１５】放電部330はインバータ312及びNMOSトラン
ジスタ331で構成される。イネーブル信号VINTがローレ
ベルならインバータ312の出力はハイレベルとなり、そ
れに応じてNMOSトランジスタはオン状態になる。NMOSト
ランジスタ331がオン状態になると、ノードK1はローレ
ベルとなる。ラッチ部340は2つのインバータ341、342で
構成されており、インバータ350はラッチ部340の出力を
反転し、PMOSトランジスタ361、NMOSトランジスタ362及
びインバータ363で構成された伝送ゲート360は、クロッ
クCLKがハイレベルの場合にオン状態になりノードKの出
力をノードK1に伝送する。
ジスタ331で構成される。イネーブル信号VINTがローレ
ベルならインバータ312の出力はハイレベルとなり、そ
れに応じてNMOSトランジスタはオン状態になる。NMOSト
ランジスタ331がオン状態になると、ノードK1はローレ
ベルとなる。ラッチ部340は2つのインバータ341、342で
構成されており、インバータ350はラッチ部340の出力を
反転し、PMOSトランジスタ361、NMOSトランジスタ362及
びインバータ363で構成された伝送ゲート360は、クロッ
クCLKがハイレベルの場合にオン状態になりノードKの出
力をノードK1に伝送する。
【００１６】図５に示されているダイナミック型のカラ
ムリダンダンシ駆動回路は、伝送ゲート360をオンさせ
てノードKの信号をラッチ部340に伝達する前にノードK
の電荷を放電させるべきである。ところが、ノードKが
十分に放電される前に伝送ゲート360をオンさせるた
め、スキューの発生による誤動作を起す恐れがある。ま
た、伝送ゲート360、放電部330及びラッチ部340等を必
要とするため、レイアウト面積が大きくなる他、クロッ
クCLKにより制御される伝送ゲート360による信号遅延が
発生するという問題点がある。
ムリダンダンシ駆動回路は、伝送ゲート360をオンさせ
てノードKの信号をラッチ部340に伝達する前にノードK
の電荷を放電させるべきである。ところが、ノードKが
十分に放電される前に伝送ゲート360をオンさせるた
め、スキューの発生による誤動作を起す恐れがある。ま
た、伝送ゲート360、放電部330及びラッチ部340等を必
要とするため、レイアウト面積が大きくなる他、クロッ
クCLKにより制御される伝送ゲート360による信号遅延が
発生するという問題点がある。
【００１７】
【発明が解決しょうとする課題】本発明は、上記の事情
に鑑みてなされたものであり、その目的は、スキュー発
生を抑制しうる同期型半導体メモリ装置のダイナミック
型カラムリダンダンシ駆動回路を提供することにある。
に鑑みてなされたものであり、その目的は、スキュー発
生を抑制しうる同期型半導体メモリ装置のダイナミック
型カラムリダンダンシ駆動回路を提供することにある。
【００１８】本発明の他の目的は、高速動作に有利で、
かつ、レイアウト面積を縮小可能な同期型半導体メモリ
装置のダイナミック型カラムリダンダンシ駆動回路を提
供することにある。
かつ、レイアウト面積を縮小可能な同期型半導体メモリ
装置のダイナミック型カラムリダンダンシ駆動回路を提
供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る同期型半導体メモリ装置のダイナミッ
ク型カラムリダンダンシ駆動回路は、第1ノードと、ク
ロックの第1位相で前記第1ノードをプリチャージするプ
リチャージ部と、第1ノードに連結され、欠陥アドレス
により選択的に切断されている多数のヒューズを含み、
前記クロックの第2位相で外部から印加されるアドレス
が欠陥アドレスと一致するか否かに応じて前記第1ノー
ドの論理を変更させるアドレス判別部と、クロックを遅
延するクロック遅延部と、クロック遅延部の出力により
前記アドレス判別手段の出力を駆動する駆動部とを具備
する。
め、本発明に係る同期型半導体メモリ装置のダイナミッ
ク型カラムリダンダンシ駆動回路は、第1ノードと、ク
ロックの第1位相で前記第1ノードをプリチャージするプ
リチャージ部と、第1ノードに連結され、欠陥アドレス
により選択的に切断されている多数のヒューズを含み、
前記クロックの第2位相で外部から印加されるアドレス
が欠陥アドレスと一致するか否かに応じて前記第1ノー
ドの論理を変更させるアドレス判別部と、クロックを遅
延するクロック遅延部と、クロック遅延部の出力により
前記アドレス判別手段の出力を駆動する駆動部とを具備
する。
【００２０】アドレス判別部は、例えば、外部から印加
されるアドレスに応じて選択的にターンオンする多数の
第1及び第2NMOSトランジスタと、多数の第1及び第2ヒュ
ーズと、プルダウントランジスタを含む。プルダウント
ランジスタは、例えば、ドレインが前記第1NMOSトラン
ジスタ及び第2NMOSトランジスタのソースに共通で連結
され、ソースが接地され、前記クロックによりゲーティ
ングされる。第1及び第2ヒューズは、例えば、欠陥アド
レス及び反転された欠陥アドレスに応じて選択的に切断
されている。第1及び第2NMOSトランジスタは、例えば、
各々アドレス及び反転されたアドレスによりゲーティン
グされる。遅延部は、例えば、多数のインバータで構成
することができる。駆動部は、例えば、第1ノードと遅
延部との出力を入力するNANDゲートと、NANDゲートの出
力を反転するインバータで構成することができる。
されるアドレスに応じて選択的にターンオンする多数の
第1及び第2NMOSトランジスタと、多数の第1及び第2ヒュ
ーズと、プルダウントランジスタを含む。プルダウント
ランジスタは、例えば、ドレインが前記第1NMOSトラン
ジスタ及び第2NMOSトランジスタのソースに共通で連結
され、ソースが接地され、前記クロックによりゲーティ
ングされる。第1及び第2ヒューズは、例えば、欠陥アド
レス及び反転された欠陥アドレスに応じて選択的に切断
されている。第1及び第2NMOSトランジスタは、例えば、
各々アドレス及び反転されたアドレスによりゲーティン
グされる。遅延部は、例えば、多数のインバータで構成
することができる。駆動部は、例えば、第1ノードと遅
延部との出力を入力するNANDゲートと、NANDゲートの出
力を反転するインバータで構成することができる。
【００２１】
【発明の実施の形態】次いで、添付図面を参照しながら
本発明の好適な実施の形態に係る同期型半導体メモリ装
置のダイナミック型カラムリダンダンシ駆動回路につい
て詳しく説明する。
本発明の好適な実施の形態に係る同期型半導体メモリ装
置のダイナミック型カラムリダンダンシ駆動回路につい
て詳しく説明する。
【００２２】図７は本発明の好適な実施の形態に係る同
期型半導体メモリ装置のダイナミック型カラムリダンダ
ンシ駆動回路を示したものであり、図８は図７に示され
た各信号のタイミング図である。
期型半導体メモリ装置のダイナミック型カラムリダンダ
ンシ駆動回路を示したものであり、図８は図７に示され
た各信号のタイミング図である。
【００２３】図７及び図８に示すように、ダイナミック
型カラムリダンダンシ駆動回路は、プリチャージング部
410と、アドレス判別部420と、駆動部430と、クロック
遅延部440とを含む。プリチャージング部410は、2つのP
MOSトランジスタ411及び412とインバータ413で構成され
ており、クロックCLKがローレベルの場合にノードKを電
源電圧VCCに昇圧する。
型カラムリダンダンシ駆動回路は、プリチャージング部
410と、アドレス判別部420と、駆動部430と、クロック
遅延部440とを含む。プリチャージング部410は、2つのP
MOSトランジスタ411及び412とインバータ413で構成され
ており、クロックCLKがローレベルの場合にノードKを電
源電圧VCCに昇圧する。
【００２４】アドレス判別部420は、多数のヒューズFA
0、FA1、・・・、FAi及びFB0、FB1、・・・、FBiと、多
数のNMOSトランジスタら421A、421B、422A、422B、・・
・、423A、423Bと、プルダウントランジスタ425とで構
成されている。具体的には、このアドレス判定部420で
は、１つのヒューズと一つのNMOSトランジスタが、ノー
ドKとプルダウントランジスタ425との間に直列に連結さ
れている。そして、NMOSトランジスタ421A、422A、・・
・、423A、421B、422B、・・・、423Bの各ゲートには、
それぞれアドレス信号A0、A1、・・・、Ai信号、反転さ
れたアドレス信号A0B、A1B、...、AiBが接続されてい
る。なお、例えば、アドレス信号A0Bは、アドレス信号A
0の反転信号である。
0、FA1、・・・、FAi及びFB0、FB1、・・・、FBiと、多
数のNMOSトランジスタら421A、421B、422A、422B、・・
・、423A、423Bと、プルダウントランジスタ425とで構
成されている。具体的には、このアドレス判定部420で
は、１つのヒューズと一つのNMOSトランジスタが、ノー
ドKとプルダウントランジスタ425との間に直列に連結さ
れている。そして、NMOSトランジスタ421A、422A、・・
・、423A、421B、422B、・・・、423Bの各ゲートには、
それぞれアドレス信号A0、A1、・・・、Ai信号、反転さ
れたアドレス信号A0B、A1B、...、AiBが接続されてい
る。なお、例えば、アドレス信号A0Bは、アドレス信号A
0の反転信号である。
【００２５】０〜ｉのビット幅のアドレスを構成する各
ビットには、一対のヒューズ（例えば、FA0、FB0）が対
応しており、各ヒューズはテスト段階において検出され
た欠陥アドレスに対応するように予めプログラムされて
いる。ヒューズにアドレスをプログラムするには、前述
したように、欠陥アドレスを構成する各ビットデータに
応じて一対のヒューズを選択的に切断すればよい。例え
ば、欠陥アドレスが”010”の場合には、最初のビット
に該当するヒューズFA0、FB0のうちヒューズFB0を切断
し、２番目のビットに該当するヒューズFA1、FB1のうち
ヒューズFA1を切断し、3番目のビットに該当するヒュー
ズFA2、FB2のうちヒューズFB2を切断することになる。
ビットには、一対のヒューズ（例えば、FA0、FB0）が対
応しており、各ヒューズはテスト段階において検出され
た欠陥アドレスに対応するように予めプログラムされて
いる。ヒューズにアドレスをプログラムするには、前述
したように、欠陥アドレスを構成する各ビットデータに
応じて一対のヒューズを選択的に切断すればよい。例え
ば、欠陥アドレスが”010”の場合には、最初のビット
に該当するヒューズFA0、FB0のうちヒューズFB0を切断
し、２番目のビットに該当するヒューズFA1、FB1のうち
ヒューズFA1を切断し、3番目のビットに該当するヒュー
ズFA2、FB2のうちヒューズFB2を切断することになる。
【００２６】このように、欠陥アドレスに応じてヒュー
ズアレーがプログラムされ、各ヒューズに直列に連結さ
れているNMOSトランジスタのゲートには外部から与えら
れるアドレス信号A0、A1、・・・、Ai及び反転されたア
ドレスA0B、A1B、・・・、AiBのうち該当する信号が印
加される。
ズアレーがプログラムされ、各ヒューズに直列に連結さ
れているNMOSトランジスタのゲートには外部から与えら
れるアドレス信号A0、A1、・・・、Ai及び反転されたア
ドレスA0B、A1B、・・・、AiBのうち該当する信号が印
加される。
【００２７】ノードKとプルダウントランジスタ425との
間には多数の経路が存在し、各経路は１つのヒューズ
と、アドレスA0、A1、・・・、Ai及び反転されたアドレ
スA0B、A1B、・・・、AiBの各ビット信号により制御さ
れるNMOSトランジスタで構成されている。
間には多数の経路が存在し、各経路は１つのヒューズ
と、アドレスA0、A1、・・・、Ai及び反転されたアドレ
スA0B、A1B、・・・、AiBの各ビット信号により制御さ
れるNMOSトランジスタで構成されている。
【００２８】このような構成を有するアドレス判別部42
0において、外部から与えられたアドレスが欠陥アドレ
スと一致する場合には、ノードKとプルダウントランジ
スタ425とを連結する複数の経路のいずれの経路も導通
しない（NMOSトランジスタがオンしない）ため、ノード
Kはプリチャージされた状態、即ちハイレベルをそのま
ま維持することになる。一方、外部から与えられたアド
レスが欠陥アドレスと一致しない場合には、少なくとも
１つ以上の電流経路が導通する（NMOSトランジスタがオ
ンする）ため、ノードKはローレベルとなる。
0において、外部から与えられたアドレスが欠陥アドレ
スと一致する場合には、ノードKとプルダウントランジ
スタ425とを連結する複数の経路のいずれの経路も導通
しない（NMOSトランジスタがオンしない）ため、ノード
Kはプリチャージされた状態、即ちハイレベルをそのま
ま維持することになる。一方、外部から与えられたアド
レスが欠陥アドレスと一致しない場合には、少なくとも
１つ以上の電流経路が導通する（NMOSトランジスタがオ
ンする）ため、ノードKはローレベルとなる。
【００２９】プルダウントランジスタ425は、クロックC
LKがハイレベルの場合にオン状態になり、この状態でノ
ードKのレベルを判定することによりアドレスの判別が
行われる。
LKがハイレベルの場合にオン状態になり、この状態でノ
ードKのレベルを判定することによりアドレスの判別が
行われる。
【００３０】外部から与えられたアドレスが欠陥アドレ
スと一致せず、ノードKのレベルがローレベルに遷移す
る場合には、図８に示すように、放電時間が必要にな
る。従って、ノードKの電荷が十分に放電される前にノ
ードKの信号を検出すると、誤動作することになる。ク
ロック遅延部440は、ノードKの電荷が十分に放電された
後にノードkの信号レベルを検出するために、クロックC
LKがハイレベルになってから所定時間が経過した後に駆
動部430がノードKの出力を伝達し得るようにタイミング
制御を行う。
スと一致せず、ノードKのレベルがローレベルに遷移す
る場合には、図８に示すように、放電時間が必要にな
る。従って、ノードKの電荷が十分に放電される前にノ
ードKの信号を検出すると、誤動作することになる。ク
ロック遅延部440は、ノードKの電荷が十分に放電された
後にノードkの信号レベルを検出するために、クロックC
LKがハイレベルになってから所定時間が経過した後に駆
動部430がノードKの出力を伝達し得るようにタイミング
制御を行う。
【００３１】図７に示す実施の形態において、駆動部43
0は、クロック遅延部440により遅延されたクロックとノ
ードKの信号とを入力するNANDゲート431と、NANDゲート
431の出力を反転するインバータ432とで構成されてい
る。一方、クロック遅延部440は、例えば、多数のイン
バータ441、442で構成することができる。図８におい
て、CLKはクロック信号を、Ai/ABiはアドレス信号及び
反転アドレス信号を、Dはクロック遅延部440の出力を、
REDiはリダンダンシワードライン駆動信号を、RCSLはリ
ダンダンシカラム選択信号を各々示す。
0は、クロック遅延部440により遅延されたクロックとノ
ードKの信号とを入力するNANDゲート431と、NANDゲート
431の出力を反転するインバータ432とで構成されてい
る。一方、クロック遅延部440は、例えば、多数のイン
バータ441、442で構成することができる。図８におい
て、CLKはクロック信号を、Ai/ABiはアドレス信号及び
反転アドレス信号を、Dはクロック遅延部440の出力を、
REDiはリダンダンシワードライン駆動信号を、RCSLはリ
ダンダンシカラム選択信号を各々示す。
【００３２】図９は、上記の同期型半導体メモリ装置の
ダイナミック型カラムリダンダンシ駆動回路と関連する
リダンダンシカラム選択信号発生部を示す回路図であ
る。この回路は、2つのPMOSトランジスタ510及び520
と、NMOSトランジスタ530と、ラッチ部で構成される。
このラッチ部は、2つのインバータ540及び550で構成さ
れている。
ダイナミック型カラムリダンダンシ駆動回路と関連する
リダンダンシカラム選択信号発生部を示す回路図であ
る。この回路は、2つのPMOSトランジスタ510及び520
と、NMOSトランジスタ530と、ラッチ部で構成される。
このラッチ部は、2つのインバータ540及び550で構成さ
れている。
【００３３】PCSLP信号は、カラム選択ラインプリチャ
ージ信号であり、クロックを所定時間遅延して反転させ
た信号である。このPCSLP信号は、PMOSトランジスタ520
のゲートに印加される。PMOSトランジスタ510のゲート
及びNMOSトランジスタ530のゲートには、リダンダンシ
ワードライン駆動信号REDiが印加される。
ージ信号であり、クロックを所定時間遅延して反転させ
た信号である。このPCSLP信号は、PMOSトランジスタ520
のゲートに印加される。PMOSトランジスタ510のゲート
及びNMOSトランジスタ530のゲートには、リダンダンシ
ワードライン駆動信号REDiが印加される。
【００３４】リダンダンシワードライン駆動信号REDi及
びPCSLP信号がローレベルの場合は、ノード560がハイレ
ベルになり、これによりリダンダンシカラム選択信号RC
SL信号がローレベルになる。この回路は、図７に示すカ
ラムリダンダンシ駆動回路の出力端に付加して該当する
ワードラインを駆動するために好適である。
びPCSLP信号がローレベルの場合は、ノード560がハイレ
ベルになり、これによりリダンダンシカラム選択信号RC
SL信号がローレベルになる。この回路は、図７に示すカ
ラムリダンダンシ駆動回路の出力端に付加して該当する
ワードラインを駆動するために好適である。
【００３５】
【発明の効果】このような同期型半導体メモリ装置のダ
イナミック型カラムリダンダンシ駆動回路は、第１ノー
ドがプリチャージングされた後に、外部から与えられる
アドレスが欠陥アドレスと一致しなくなることにより該
第１ノードがローレベルに遷移する場合に発生し得るス
キューを抑制することができる他、高速動作が可能であ
り、更に、半導体チップとして具現する場合の配置設計
(layout)の際に要求される面積を小さくすることができ
る。
イナミック型カラムリダンダンシ駆動回路は、第１ノー
ドがプリチャージングされた後に、外部から与えられる
アドレスが欠陥アドレスと一致しなくなることにより該
第１ノードがローレベルに遷移する場合に発生し得るス
キューを抑制することができる他、高速動作が可能であ
り、更に、半導体チップとして具現する場合の配置設計
(layout)の際に要求される面積を小さくすることができ
る。
【００３６】
【図１】従来技術の一例による同期型半導体メモリ装置
のダイナミック型カラムリダンダンシ駆動回路を示した
ものである。
のダイナミック型カラムリダンダンシ駆動回路を示した
ものである。
【図２】図１に示された各信号のタイミング図である。
【図３】従来技術の他の例による同期型半導体メモリ装
置のスタティック型カラムリダンダンシ駆動回路を示し
たものである。
置のスタティック型カラムリダンダンシ駆動回路を示し
たものである。
【図４】図２に示された各信号のタイミング図である。
【図５】従来技術のさらに他の例による同期型半導体メ
モリ装置のダイナミック型カラムリダンダンシ駆動回路
を示したものである。
モリ装置のダイナミック型カラムリダンダンシ駆動回路
を示したものである。
【図６】図５に示された各信号のタイミング図である。
【図７】本発明の好適な実施の形態に係る同期型半導体
メモリ装置のダイナミック型カラムリダンダンシ駆動回
路を示したものである。
メモリ装置のダイナミック型カラムリダンダンシ駆動回
路を示したものである。
【図８】図７に示された各信号のタイミング図である。
【図９】本発明の好適な実施の形態に係る同期型半導体
メモリ装置のダイナミック型カラムリダンダンシ駆動回
路と関連するリダンダンシカラム選択信号発生部を示す
回路図である。
メモリ装置のダイナミック型カラムリダンダンシ駆動回
路と関連するリダンダンシカラム選択信号発生部を示す
回路図である。
Claims (6)
- 【請求項１】 クロックに同期して動作する同期型半導
体メモリ装置のダイナミック型カラムリダンダンシ駆動
回路において、 第1ノードと、 前記クロックの第1位相で前記第1ノードをプリチャージ
するプリチャージ部と、 前記第1ノードに連結され、欠陥アドレスに応じて選択
的に切断されている多数のヒューズを含み、前記クロッ
クの第2位相で外部から与えられるアドレスが欠陥アド
レスと一致するか否かに応じて前記第1ノードの論理レ
ベルを変更させるアドレス判別部と、 前記クロックを遅延させるクロック遅延部と、 前記クロック遅延部の出力により前記アドレス判別部の
出力を駆動する駆動部と、 を具備することを特徴とするダイナミック型カラムリダ
ンダンシ駆動回路。 - 【請求項２】 前記アドレス判別部は、 外部から与えられるアドレスによりスイッチングする多
数の第1NMOSトランジスタと、 外部から与えられる反転されたアドレスによりスイッチ
ングする多数の第2NMOSトランジスタと、 ドレインが前記第1NMOSトランジスタ及び第2NMOSトラン
ジスタのソースに共通に連結され、ソースが接地されて
おり、ゲートが前記クロックに連結されたプルダウント
ランジスタと、 各々前記第1ノードと前記第1NMOSトランジスタとの間に
連結され、欠陥アドレスに応じて選択的に切断された多
数の第1ヒューズと、 各々前記第1ノードと前記第2NMOSトランジスタとの間に
連結され、反転された欠陥アドレスに応じて選択的に切
断された多数の第2ヒューズと、 を有することを特徴とする請求項１に記載のダイナミッ
ク型カラムリダンダンシ駆動回路。 - 【請求項３】 前記クロック遅延部は、前記クロックを
入力として直列に連結された多数のインバータを具備す
ることを特徴とする請求項１に記載のダイナミック型カ
ラムリダンダンシ駆動回路。 - 【請求項４】 前記駆動部は、 前記遅延部の出力と前記第1ノードのレベルを入力する
第1NANDゲートと、 前記第1NANDゲートの出力を反転する第1インバータと、 を有することを特徴とする請求項１に記載のダイナミッ
ク型カラムリダンダンシ駆動回路。 - 【請求項５】 前記プリチャージ部は、 ドレインが電源電圧に連結され、ソースが前記第1ノー
ドに連結され、ゲートが前記クロックに連結された第1P
MOSトランジスタと、 前記第1ノードの論理レベルを反転する第2インバータ
と、 ドレインが電源電圧に連結され、ソースが前記第1ノー
ドに連結され、ゲートが前記第2インバータの出力に連
結された第2PMOSトランジスタと、 を有することを特徴とする請求項１に記載のダイナミッ
ク型カラムリダンダンシ駆動回路。 - 【請求項６】 前記駆動部から出力されるリダンダンシ
ワードライン駆動信号をゲートに入力する第3PMOSトラ
ンジスタと、 前記クロック信号を所定時間遅延させると共に反転させ
て得られる信号をそのゲートに入力する第4PMOSトラン
ジスタと、 前記リダンダンシワードライン駆動信号をゲートに入力
する第3NMOSトランジスタと、 前記第3NMOSトランジスタのドレイン端子の出力をラッ
チするラッチ部と、 を有するリダンダンシカラム選択信号発生部をさらに具
備し、 前記第3及び第4PMOSトランジスタは電源端子と前記第3N
MOSトランジスタのドレインとの間に直列に連結されて
いることを特徴とする請求項１に記載のダイナミック型
カラムリダンダンシ駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960046851A KR100207512B1 (ko) | 1996-10-18 | 1996-10-18 | 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로 |
| KR96-46851 | 1996-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10134595A true JPH10134595A (ja) | 1998-05-22 |
| JP3691643B2 JP3691643B2 (ja) | 2005-09-07 |
Family
ID=19478052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28392997A Expired - Fee Related JP3691643B2 (ja) | 1996-10-18 | 1997-10-16 | ダイナミック型カラムリダンダンシ駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5959904A (ja) |
| JP (1) | JP3691643B2 (ja) |
| KR (1) | KR100207512B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010262726A (ja) * | 2009-04-30 | 2010-11-18 | Hynix Semiconductor Inc | ヒューズ回路及びそれを備える半導体装置 |
| JP4833214B2 (ja) * | 2004-09-01 | 2011-12-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 差異感知技術による低電圧プログラマブルｅＦＵＳＥ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301042B1 (ko) * | 1998-07-15 | 2001-09-06 | 윤종용 | 레이아웃면적을최소화하는리던던시회로 |
| KR100393972B1 (ko) * | 2001-03-23 | 2003-08-06 | 주식회사 하이닉스반도체 | 로우 리던던시 회로 |
| KR100542696B1 (ko) * | 2003-11-13 | 2006-01-11 | 주식회사 하이닉스반도체 | 반도체 장치의 리페어 퓨즈 박스 |
| KR100648282B1 (ko) | 2005-01-25 | 2006-11-23 | 삼성전자주식회사 | 반도체 메모리 장치의 결함 어드레스 저장 회로 |
| KR101009337B1 (ko) * | 2008-12-30 | 2011-01-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US8976604B2 (en) | 2012-02-13 | 2015-03-10 | Macronix International Co., Lt. | Method and apparatus for copying data with a memory array having redundant memory |
| US9165680B2 (en) | 2013-03-11 | 2015-10-20 | Macronix International Co., Ltd. | Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks |
| US9773571B2 (en) | 2014-12-16 | 2017-09-26 | Macronix International Co., Ltd. | Memory repair redundancy with array cache redundancy |
| US20160218286A1 (en) | 2015-01-23 | 2016-07-28 | Macronix International Co., Ltd. | Capped contact structure with variable adhesion layer thickness |
| US9514815B1 (en) | 2015-05-13 | 2016-12-06 | Macronix International Co., Ltd. | Verify scheme for ReRAM |
| US9691478B1 (en) | 2016-04-22 | 2017-06-27 | Macronix International Co., Ltd. | ReRAM array configuration for bipolar operation |
| US9959928B1 (en) | 2016-12-13 | 2018-05-01 | Macronix International Co., Ltd. | Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111098A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | メモリ回路 |
| JP2760326B2 (ja) * | 1995-09-30 | 1998-05-28 | 日本電気株式会社 | 半導体記憶装置 |
-
1996
- 1996-10-18 KR KR1019960046851A patent/KR100207512B1/ko not_active Expired - Fee Related
-
1997
- 1997-10-16 JP JP28392997A patent/JP3691643B2/ja not_active Expired - Fee Related
- 1997-10-17 US US08/953,351 patent/US5959904A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4833214B2 (ja) * | 2004-09-01 | 2011-12-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 差異感知技術による低電圧プログラマブルｅＦＵＳＥ |
| JP2010262726A (ja) * | 2009-04-30 | 2010-11-18 | Hynix Semiconductor Inc | ヒューズ回路及びそれを備える半導体装置 |
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| KR100207512B1 (ko) | 1999-07-15 |
| US5959904A (en) | 1999-09-28 |
| KR19980027930A (ko) | 1998-07-15 |
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