JPH10135221A - バンプ形成方法 - Google Patents

バンプ形成方法

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JPH10135221A
JPH10135221A JP8287157A JP28715796A JPH10135221A JP H10135221 A JPH10135221 A JP H10135221A JP 8287157 A JP8287157 A JP 8287157A JP 28715796 A JP28715796 A JP 28715796A JP H10135221 A JPH10135221 A JP H10135221A
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JP
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wire
capillary
ball
hole
cut
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JP8287157A
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English (en)
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Yoshiki Suzuki
芳規 鈴木
Michio Muraida
道夫 村井田
Yoshishige Nakada
圭成 中田
Kazutaka Suzuki
一高 鈴木
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Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 ワイヤ切断を安定して行えるバンプ形成方法
を提供する。 【解決手段】 キャピラリ１１の孔１１ａに挿通された
ワイヤ１２の先端に熱を加えてボール１２ａを形成し、
ワイヤ先端のボール１２ａを端子電極１４に押し付けて
接合し、接合後はキャピラリ１１のみを上方に移動さ
せ、キャピラリ１１を上昇位置から横方向または斜め上
方向に移動させて、孔１１ａの下部内面に形成した粗面
１１ｂによってワイヤ１２の表面に傷を付けながら引っ
張り力を加える。これにより、ワイヤ１２が接合された
ボール１２ａから充分に離れた図示位置で切断される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子回路素子や回
路基板に接続用のバンプ（突起導体）を形成するバンプ
形成方法に関するものである。
【０００２】
【従来の技術】ＩＣ，ＬＳＩ等の電子回路素子と回路基
板との接続方法としてフリップチップボンディング法が
知られている。この方法は、素子底面の端子電極に形成
されたバンプと回路基板の導体とを半田等を用いて電気
的に接続、または、素子底面の端子電極と回路基板の導
体に形成されたバンプとを半田等を用いて電気的に接続
する方法である。上記のバンプは周知のワイヤバンプで
あり、ワイヤボンダーによって電子回路素子の端子電極
または回路基板の導体に予め形成される。
【０００３】ここで、図１２を参照して従来のバンプ形
成方法について説明する。ちなみに、図中の１２１はキ
ャピラリ、１２２はワイヤ、１２３は電子回路素子、１
２４は素子底面に設けられた端子電極である。
【０００４】バンプ形成に際しては、まず、図１２
（ａ）に示すように、キャピラリ１２１の孔１２１ａに
挿通されたワイヤ１２２の先端に熱を加えてボール１２
２ａを形成する。次に、キャピラリ１２１をワイヤ１２
２と一緒に下方向に移動させてボール１２２ａを端子電
極１２４に熱圧着し、同図（ｂ）に示すように、圧着後
はキャピラリ１２１のみを上方向に移動させる。次に、
同図（ｂ）に示すように、キャピラリ１２１を上昇位置
から横方向に移動させてワイヤ１２２をボール近くで引
きちぎるようにして切断する。
【０００５】
【発明が解決しようとする課題】上記従来のバンプ形成
方法では、ワイヤ１２２をボール近くで切断するように
しているが、同一位置でワイヤ切断を行うことが難しい
ことから切断位置にバラツキを生じ易く、切断位置がボ
ール１２２ａに近すぎると該ボール１２２ａに凹みが形
成されたり全体形状が歪む等の不具合を発生する。
【０００６】本発明は上記事情に鑑みてなされたもの
で、その目的とするところは、ワイヤ切断を安定して行
えるバンプ形成方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、キャピラリの孔に挿通されたワイヤの先
端に熱を加えてボールを形成し、該ボールをキャピラリ
を用いて電子回路素子の端子電極または回路基板の導体
に接合し、接合されたボールをワイヤから切断するバン
プ形成方法において、ボール接合後にボール及びワイヤ
を接合位置に残したままキャピラリをボールから引き離
し、ワイヤをキャピラリの孔内部にて、且つボールから
充分に離れた位置で切断する、ことをその主たる特徴と
する。
【０００８】本発明によれば、ボール接合後にボール及
びワイヤを接合位置に残したままキャピラリをボールか
ら引き離し、ワイヤをキャピラリの孔内部にて、且つボ
ールから充分に離れた位置で切断することにより、ワイ
ヤをキャピラリの孔内部の決められた位置で安定して切
断できる。また、接合されたボールから充分に離れた位
置でワイヤを切断しているので、ワイヤ切断の影響が該
ボールに及ぶことを防止できる。
【０００９】
【発明の実施の形態】
［第１の実施形態］図１は本発明の第１の実施形態を示
すもので、図中の１１はキャピラリ、１２はワイヤ、１
３はＩＣ，ＬＳＩ等の電子回路素子、１４は素子底面に
設けられた端子電極である。
【００１０】キャピラリ１１の下面には平坦面が形成さ
れ、内部中央にはワイヤ１２を挿通するための孔１１ａ
が形成されている。また、孔１１ａの下部内面には、微
細溝群や微細凹み群や微細突起群等から成る粗面１１ｂ
が形成されている。
【００１１】ワイヤ１２は銅，アルミニウム，金等の金
属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子１３を回路基板に良好
に接続できる。
【００１２】バンプ形成に際しては、まず、図１（ａ）
に示すように、キャピラリ１１の孔１１ａに挿通された
ワイヤ１２の先端に、ガス炎や静電放電等により熱を加
えてボール１２ａを形成する。
【００１３】次に、キャピラリ１１をワイヤ１２と一緒
に下方向に移動させて、ワイヤ先端のボール１２ａを端
子電極１４に押し付けて熱圧着や超音波等の手法により
接合し、同図（ｂ）に示すように、接合後はキャピラリ
１１のみを上方に移動させる。上記の接合時、ボール１
２ａはキャピラリ１１の下面により押し潰されて太鼓形
状となる。また、接合後のキャピラリ１１の上方移動量
は、接合されたボール１２ａの上面とキャピラリ１１の
下面との間隔が該ボール１２ａの高さ寸法よりも大きく
なるように設定する。
【００１４】次に、同図（ｃ）に示すように、キャピラ
リ１１を上昇位置から横方向または斜め上方向に移動さ
せ、孔１１ａの下部内面に形成した粗面１１ｂによって
ワイヤ１２の表面に傷を付けながら引っ張り力を加え
る。これにより、ワイヤ１２が接合されたボール１２ａ
から充分に離れた図示位置で切断される。
【００１５】ワイヤ切断後のボール１２ａ（バンプ）に
は長めのワイヤ部分が残るが、該ワイヤ部分は、フリッ
プチップボンディング法によって電子回路素子１３を図
示省略の回路基板に接続する際に押し潰されてバンプに
吸収されるため、接続上は特段問題とはならない。
【００１６】このように本実施形態のバンプ形成方法に
よれば、キャピラリ１１の孔下部内面に形成した粗面１
１ｂによってワイヤ１２の表面に傷を付け、該ワイヤ１
２に引っ張り力を加えて傷部分を基点として切断してい
るので、ワイヤ１２をキャピラリ１１の孔内部の決めら
れた位置で安定して切断することができる。
【００１７】また、接合されたボール１２ａから充分に
離れた位置でワイヤ１２を切断しているので、ワイヤ切
断の影響が該ボール１２ａに及ぶことを防止して、凹み
が形成されたり全体形状が歪む等の不具合を回避するこ
とができる。
【００１８】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【００１９】［第２の実施形態］図２は本発明の第２の
実施形態を示すもので、図中の２１はキャピラリ、２２
はワイヤ、２３はＩＣ，ＬＳＩ等の電子回路素子、２４
は素子底面に設けられた端子電極、２５は締め付けリン
グである。
【００２０】キャピラリ２１の下面には平坦面が形成さ
れ、内部中央にはワイヤ２２を挿通するための孔２１ａ
が形成されている。また、孔２１ａの下端には面取りや
Ｒ付け加工が施されている。更に、キャピラリ２１の先
端には孔２１ａに通じるスリ割り（図示省略）が形成さ
れ、これによりキャピラリ２１の先端部分はチャック部
として構成されている。
【００２１】締め付けリング２５は、上記チャック部の
外側（テーパー面）に上下動可能に外嵌されている。つ
まり、キャピラリ２１の先端に設けた上記チャック部
は、締め付けリング２５を上方向に移動させることでワ
イヤ２２を締め付けて保持することが可能であり、ま
た、締め付けリング２５を下方向に移動させることでチ
ャック部自らの弾性復帰力によって締め付けを解除でき
る。
【００２２】ワイヤ２２は銅，アルミニウム，金等の金
属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子２３を回路基板に良好
に接続できる。
【００２３】バンプ形成に際しては、まず、図２（ａ）
に示すように、キャピラリ２１の孔２１ａに挿通された
ワイヤ２２の先端に、ガス炎や静電放電等により熱を加
えてボール２２ａを形成する。
【００２４】次に、キャピラリ２１をワイヤ２２と一緒
に下方向に移動させて、ワイヤ先端のボール２２ａを端
子電極２４に押し付けて熱圧着や超音波等の手法により
接合し、同図（ｂ）に示すように、接合後はキャピラリ
２１のみを上方に移動させる。上記の接合時、ボール２
２ａはキャピラリ２１の下面により押し潰されて太鼓形
状となる。また、接合後のキャピラリ２１の上方移動量
は、接合されたボール２２ａの上面とキャピラリ２１の
下面との間隔が該ボール２２ａの高さ寸法よりも大きく
なるように設定する。
【００２５】次に、同図（ｃ）に示すように、締め付け
リング２５を上方向に移動させて、キャピラリ２１の先
端のチャック部でワイヤ２２を締め付けて保持する。
【００２６】次に、同図（ｄ）に示すように、キャピラ
リ２１を上昇位置において所定角度範囲で正逆回転させ
ながら上方向または斜め上方向に移動させ、ワイヤ２２
に捻り力と引っ張り力を加える。これにより、ワイヤ２
２が接合されたボール２２ａから充分に離れた図示位置
で切断される。
【００２７】ワイヤ切断後のボール２２ａ（バンプ）に
は長めのワイヤ部分が残るが、該ワイヤ部分は、フリッ
プチップボンディング法によって電子回路素子２３を図
示省略の回路基板に接続する際に押し潰されてバンプに
吸収されるため、接続上は特段問題とはならない。
【００２８】このように本実施形態のバンプ形成方法に
よれば、キャピラリ２１の下部に設けたチャック部によ
ってワイヤ２２を保持し、該ワイヤ２２に捻り力と引っ
張り力を加えて保持端を基点として切断しているので、
ワイヤ２２をキャピラリ２１の孔内部の決められた位置
で安定して切断することができる。
【００２９】また、接合されたボール２２ａから充分に
離れた位置でワイヤ２２を切断しているので、ワイヤ切
断の影響が該ボール２２ａに及ぶことを防止して、凹み
が形成されたり全体形状が歪む等の不具合を回避するこ
とができる。
【００３０】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【００３１】［第３の実施形態］図３は本発明の第３の
実施形態を示すもので、図中の３１はキャピラリ、３２
はワイヤ、３３はＩＣ，ＬＳＩ等の電子回路素子、３４
は素子底面に設けられた端子電極である。
【００３２】キャピラリ３１は、ワイヤ３２のチャッキ
ングとその解除を可能とした複数の分割片から成り、図
示省略の駆動機構による動作を可能としている。また、
キャピラリ３１の下面には平坦面が形成され、内部中央
にはワイヤ３２を挿通するための孔３１ａが形成されて
いる。更に、孔３１ａの下端には面取りやＲ付け加工が
施されている。
【００３３】ワイヤ３２は銅，アルミニウム，金等の金
属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子３３を回路基板に良好
に接続できる。
【００３４】バンプ形成に際しては、まず、図３（ａ）
に示すように、キャピラリ３１の孔３１ａに挿通された
ワイヤ３２の先端に、ガス炎や静電放電等により熱を加
えてボール３２ａを形成する。
【００３５】次に、キャピラリ３１をワイヤ３２と一緒
に下方向に移動させて、ワイヤ先端のボール３２ａを端
子電極３４に押し付けて熱圧着や超音波等の手法により
接合し、同図（ｂ）に示すように、接合後はキャピラリ
３１のみを上方に移動させる。上記の接合時、ボール３
２ａはキャピラリ３１の下面により押し潰されて太鼓形
状となる。また、接合後のキャピラリ３１の上方移動量
は、接合されたボール３２ａの上面とキャピラリ３１の
下面との間隔が該ボール３２ａの高さ寸法よりも大きく
なるように設定する。
【００３６】次に、同図（ｃ）に示すように、キャピラ
リ３１を構成する各分割片を駆動機構によって中心に向
けて移動させて、該キャピラリ３１でワイヤ３２を締め
付けて保持する。
【００３７】次に、同図（ｄ）に示すように、キャピラ
リ３１を上昇位置において所定角度範囲で正逆回転させ
ながら上方向または斜め上方向に移動させ、ワイヤ３２
に捻り力と引っ張り力を加える。これにより、ワイヤ３
２が接合されたボール３２ａから充分に離れた図示位置
で切断される。
【００３８】ワイヤ切断後のボール３２ａ（バンプ）に
は長めのワイヤ部分が残るが、該ワイヤ部分は、フリッ
プチップボンディング法によって電子回路素子３３を図
示省略の回路基板に接続する際に押し潰されてバンプに
吸収されるため、接続上は特段問題とはならない。
【００３９】このように本実施形態のバンプ形成方法に
よれば、ワイヤチャッキングを可能としたキャピラリ３
１によってワイヤ３２を保持し、該ワイヤ３２に捻り力
と引っ張り力を加えて保持端を基点として切断している
ので、ワイヤ３２をキャピラリ３１の孔内部の決められ
た位置で安定して切断することができる。
【００４０】また、接合されたボール３２ａから充分に
離れた位置でワイヤ３２を切断しているので、ワイヤ切
断の影響が該ボール３２ａに及ぶことを防止して、凹み
が形成されたり全体形状が歪む等の不具合を回避するこ
とができる。
【００４１】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【００４２】［第４の実施形態］図４は本発明の第４の
実施形態を示すもので、図中の４１はキャピラリ、４２
はワイヤ、４３はＩＣ，ＬＳＩ等の電子回路素子、４４
は素子底面に設けられた端子電極、４５は内部チャック
である。
【００４３】キャピラリ４１は、ワイヤ４２のチャッキ
ングとその解除を可能とした複数の分割片から成り、図
示省略の駆動機構による動作を可能としている。また、
キャピラリ４１の下面には平坦面が形成され、先端部中
央にはワイヤ４２を挿通するための孔４１ａが形成され
ている。更に、孔４１ａの下端には面取りやＲ付け加工
が施されている。
【００４４】内部チャック４５は、ワイヤ４２のチャッ
キングとその解除を可能とした複数の分割片から成り、
上記キャピラリ４１の内部空洞に配置され、図示省略の
駆動機構による動作を可能としている。また、内部チャ
ック４５の内部中央にはワイヤ４２を挿通するための孔
４５ａが形成されている。
【００４５】ワイヤ４２は銅，アルミニウム，金等の金
属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子４３を回路基板に良好
に接続できる。
【００４６】バンプ形成に際しては、まず、図４（ａ）
に示すように、キャピラリ４１及び内部チャック４５の
孔４１ａ，４５ａに挿通されたワイヤ４２の先端に、ガ
ス炎や静電放電等により熱を加えてボール４２ａを形成
する。
【００４７】次に、キャピラリ４１を内部チャック４５
及びワイヤ４２と一緒に下方向に移動させて、ワイヤ先
端のボール４２ａを端子電極４４に押し付けて熱圧着や
超音波等の手法により接合し、同図（ｂ）に示すよう
に、接合後はキャピラリ４１及び内部チャック４５のみ
を上方に移動させる。上記の接合時、ボール４２ａはキ
ャピラリ４１の下面により押し潰されて太鼓形状とな
る。また、接合後のキャピラリ４１及び内部チャック４
５の上方移動量は、接合されたボール４２ａの上面とキ
ャピラリ４１の下面との間隔が該ボール４２ａの高さ寸
法よりも大きくなるように設定する。
【００４８】次に、同図（ｃ）に示すように、キャピラ
リ４１を構成する各分割片と、内部チャック４５を構成
する各分割片とをそれぞれ駆動機構によって中心に向け
て移動させて、該キャピラリ４１及び内部チャック４５
の両方でワイヤ４２を締め付けて保持する。
【００４９】次に、同図（ｄ）に示すように、キャピラ
リ４１と内部チャック４５の一方を上昇位置において所
定角度範囲で正逆回転させながら、キャピラリ４１及び
内部チャック４５を上方向または斜め上方向に移動さ
せ、ワイヤ４２に捻り力と引っ張り力を加える。これに
より、ワイヤ４２が接合されたボール３２ａから充分に
離れた図示位置で切断される。
【００５０】ワイヤ切断後のボール４２ａ（バンプ）に
は長めのワイヤ部分が残るが、該ワイヤ部分は、フリッ
プチップボンディング法によって電子回路素子４３を図
示省略の回路基板に接続する際に押し潰されてバンプに
吸収されるため、接続上は特段問題とはならない。
【００５１】このように本実施形態のバンプ形成方法に
よれば、ワイヤチャッキングを可能としたキャピラリ４
１及び内部チャック４５によってワイヤ４２を保持し、
該ワイヤ４２に捻り力と引っ張り力を加えて保持端を基
点として切断しているので、ワイヤ４２をキャピラリ４
１の孔内部の決められた位置で安定して切断することが
できる。
【００５２】また、接合されたボール４２ａから充分に
離れた位置でワイヤ４２を切断しているので、ワイヤ切
断の影響が該ボール４２ａに及ぶことを防止して、凹み
が形成されたり全体形状が歪む等の不具合を回避するこ
とができる。
【００５３】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【００５４】［第５の実施形態］図５は本発明の第５の
実施形態を示すもので、図中の５１はキャピラリ、５２
はワイヤ、５３はＩＣ，ＬＳＩ等の電子回路素子、５４
は素子底面に設けられた端子電極、５５はワイヤ押さえ
部材である。
【００５５】キャピラリ５１の下面には平坦面が形成さ
れ、内部中央にはワイヤ５２を挿通するための孔５１ａ
が形成されている、また、キャピラリ５１の側面には、
内部孔５１ａに通じる押さえ部材用の摺動孔５１ｂが形
成されている。
【００５６】ワイヤ押さえ部材５５は、上記キャピラリ
５２の摺動孔５１ｂに移動可能に装着され、図示省略の
駆動機構による動作を可能としている。つまり、押さえ
部材５５を内方向に移動させることによりワイヤ５２を
孔５１ａの内壁に押し付けて保持することが可能であ
り、また、押さえ部材５５を外方向に移動させることに
よりワイヤ５２の押圧保持を解除できる。
【００５７】ワイヤ５２は銅，アルミニウム，金等の金
属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子５３を回路基板に良好
に接続できる。
【００５８】バンプ形成に際しては、まず、図５（ａ）
に示すように、キャピラリ５１の孔５１ａに挿通された
ワイヤ５２の先端に、ガス炎や静電放電等により熱を加
えてボール５２ａを形成する。
【００５９】次に、キャピラリ５１をワイヤ５２と一緒
に下方向に移動させて、ワイヤ先端のボール５２ａを端
子電極５４に押し付けて熱圧着や超音波等の手法により
接合し、同図（ｂ）に示すように、接合後はキャピラリ
５１のみを上方に移動させる。上記の接合時、ボール５
２ａはキャピラリ５１の下面により押し潰されて太鼓形
状となる。また、接合後のキャピラリ５１の上方移動量
は、接合されたボール５２ａの上面とキャピラリ５１の
下面との間隔が該ボール５２ａの高さ寸法よりも大きく
なるように設定する。
【００６０】次に、同図（ｃ）に示すように、ワイヤ押
さえ部材５５を内方向に移動させて、その先端でワイヤ
５２を孔５１ａの内壁に押し付けて保持する。
【００６１】次に、同図（ｄ）に示すように、キャピラ
リ５１を上昇位置において所定角度範囲で正逆回転させ
ながら上方向または斜め上方向に移動させ、ワイヤ５２
に捻り力と引っ張り力を加える。これにより、ワイヤ５
２が接合されたボール５２ａから充分に離れた図示位置
で切断される。
【００６２】ワイヤ切断後のボール５２ａ（バンプ）に
は長めのワイヤ部分が残るが、該ワイヤ部分は、フリッ
プチップボンディング法によって電子回路素子５３を図
示省略の回路基板に接続する際に押し潰されてバンプに
吸収されるため、接続上は特段問題とはならない。
【００６３】このように本実施形態のバンプ形成方法に
よれば、ワイヤ押さえ部材５５によってワイヤ５２を保
持し、該ワイヤ５２に捻り力と引っ張り力を加えて保持
端を基点として切断しているので、ワイヤ５２をキャピ
ラリ５１の孔内部の決められた位置で安定して切断する
ことができる。
【００６４】また、接合されたボール５２ａから充分に
離れた位置でワイヤ５２を切断しているので、ワイヤ切
断の影響が該ボール５２ａに及ぶことを防止して、凹み
が形成されたり全体形状が歪む等の不具合を回避するこ
とができる。
【００６５】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【００６６】［第６の実施形態］図６は本発明の第６の
実施形態を示すもので、図中の６１はキャピラリ、６２
はワイヤ、６３はＩＣ，ＬＳＩ等の電子回路素子、６４
は素子底面に設けられた端子電極、６５はワイヤ押さえ
部材である。
【００６７】キャピラリ６１の下面には平坦面が形成さ
れ、内部中央にはワイヤ６２を挿通するための孔６１ａ
が形成されている。
【００６８】ワイヤ押さえ部材６５は、電流，電圧の印
加或いは熱の印加によって膨張する材料から成り、キャ
ピラリ６１の孔６１ａの下部に配置されている。つま
り、押さえ部材６５は膨張によりワイヤ６２を保持する
ことが可能であり、また、収縮によりワイヤ６２の保持
を解除できる。
【００６９】ワイヤ６２は銅，アルミニウム，金等の金
属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子６３を回路基板に良好
に接続できる。
【００７０】バンプ形成に際しては、まず、図６（ａ）
に示すように、キャピラリ６１の孔６１ａに挿通された
ワイヤ６２の先端に、ガス炎や静電放電等により熱を加
えてボール６２ａを形成する。
【００７１】次に、キャピラリ６１をワイヤ６２と一緒
に下方向に移動させて、ワイヤ先端のボール６２ａを端
子電極６４に押し付けて熱圧着や超音波等の手法により
接合し、同図（ｂ）に示すように、接合後はキャピラリ
６１のみを上方に移動させる。上記の接合時、ボール６
２ａはキャピラリ６１の下面により押し潰されて太鼓形
状となる。また、接合後のキャピラリ６１の上方移動量
は、接合されたボール６２ａの上面とキャピラリ６１の
下面との間隔が該ボール６２ａの高さ寸法よりも大きく
なるように設定する。
【００７２】次に、同図（ｃ）に示すように、ワイヤ押
さえ部材６５に電気的または熱的に膨張させてワイヤ６
２を保持する。
【００７３】次に、同図（ｄ）に示すように、キャピラ
リ６１を上昇位置において所定角度範囲で正逆回転させ
ながら上方向または斜め上方向に移動させ、ワイヤ６２
に捻り力と引っ張り力を加える。これにより、ワイヤ６
２が接合されたボール６２ａから充分に離れた図示位置
で切断される。
【００７４】ワイヤ切断後のボール６２ａ（バンプ）に
は長めのワイヤ部分が残るが、該ワイヤ部分は、フリッ
プチップボンディング法によって電子回路素子６３を図
示省略の回路基板に接続する際に押し潰されてバンプに
吸収されるため、接続上は特段問題とはならない。
【００７５】このように本実施形態のバンプ形成方法に
よれば、ワイヤ押さえ部材６５によってワイヤ６２を保
持し、該ワイヤ６２に捻り力と引っ張り力を加えて保持
端を基点として切断しているので、ワイヤ６２をキャピ
ラリ６１の孔内部の決められた位置で安定して切断する
ことができる。
【００７６】また、接合されたボール６２ａから充分に
離れた位置でワイヤ６２を切断しているので、ワイヤ切
断の影響が該ボール６２ａに及ぶことを防止して、凹み
が形成されたり全体形状が歪む等の不具合を回避するこ
とができる。
【００７７】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【００７８】［第７の実施形態］図７は本発明の第７の
実施形態を示すもので、図中の７１はキャピラリ、７２
はワイヤ、７３はＩＣ，ＬＳＩ等の電子回路素子、７４
は素子底面に設けられた端子電極である。
【００７９】キャピラリ７１の下面には平坦面が形成さ
れ、内部にはワイヤ７２を挿通するための孔７１ａが形
成されている。この孔７１ａは、直線状ではなくキャピ
ラリ下部において屈曲、具体的には、孔７１ａの下端開
口部分とこれよりも上方部分とは斜めの通路を介して偏
心状態で連続している。
【００８０】ワイヤ７２は銅，アルミニウム，金等の金
属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子７３を回路基板に良好
に接続できる。
【００８１】バンプ形成に際しては、まず、図７（ａ）
に示すように、キャピラリ７１の孔７１ａに挿通された
ワイヤ７２の先端に、ガス炎や静電放電等により熱を加
えてボール７２ａを形成する。
【００８２】次に、キャピラリ７１をワイヤ７２と一緒
に下方向に移動させて、ワイヤ先端のボール７２ａを端
子電極７４に押し付けて熱圧着や超音波等の手法により
接合し、同図（ｂ）に示すように、接合後はキャピラリ
７１のみを上方に移動させる。上記の接合時、ボール７
２ａはキャピラリ７１の下面により押し潰されて太鼓形
状となる。また、接合後のキャピラリ７１の上方移動量
は、接合されたボール７２ａの上面とキャピラリ７１の
下面との間隔が該ボール７２ａの高さ寸法よりも大きく
なるように設定する。
【００８３】次に、同図（ｃ）に示すように、キャピラ
リ７１を上昇位置において所定角度範囲で正逆回転させ
ながら上方向または斜め上方向に移動させ、ワイヤ７２
に捻り力と引っ張り力を加える。これにより、ワイヤ７
２が接合されたボール７２ａから充分に離れた図示位置
で切断される。
【００８４】ワイヤ切断後のボール７２ａ（バンプ）に
は長めのワイヤ部分が残るが、該ワイヤ部分は、フリッ
プチップボンディング法によって電子回路素子７３を図
示省略の回路基板に接続する際に押し潰されてバンプに
吸収されるため、接続上は特段問題とはならない。
【００８５】このように本実施形態のバンプ形成方法に
よれば、キャピラリ７１内の孔７１ａによってワイヤ７
２を保持し、該ワイヤ７２に捻り力と引っ張り力を加え
て保持端を基点として切断しているので、ワイヤ７２を
キャピラリ７１の孔内部の決められた位置で安定して切
断することができる。
【００８６】また、接合されたボール７２ａから充分に
離れた位置でワイヤ７２を切断しているので、ワイヤ切
断の影響が該ボール７２ａに及ぶことを防止して、凹み
が形成されたり全体形状が歪む等の不具合を回避するこ
とができる。
【００８７】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【００８８】［第８の実施形態］図８は本発明の第８の
実施形態を示すもので、図中の８１はキャピラリ、８２
はワイヤ、８３はＩＣ，ＬＳＩ等の電子回路素子、８４
は素子底面に設けられた端子電極である。
【００８９】キャピラリ８１の下面には平坦面が形成さ
れ、内部にはワイヤ８２を挿通するための孔８１ａが形
成されている。この孔８１ａは、キャピラリ８１の側面
から下面にかけて湾曲状或いは直線状に形成されてい
る。
【００９０】ワイヤ８２は銅，アルミニウム，金等の金
属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子８３を回路基板に良好
に接続できる。
【００９１】バンプ形成に際しては、まず、図７（ａ）
に示すように、キャピラリ８１の孔８１ａに挿通された
ワイヤ８２の先端に、ガス炎や静電放電等により熱を加
えてボール７２ａを形成する。
【００９２】次に、キャピラリ８１をワイヤ８２と一緒
に下方向に移動させて、ワイヤ先端のボール８２ａを端
子電極８４に押し付けて熱圧着や超音波等の手法により
接合し、同図（ｂ）に示すように、接合後はキャピラリ
８１のみを上方に移動させる。上記の接合時、ボール８
２ａはキャピラリ８１の下面により押し潰されて太鼓形
状となる。また、接合後のキャピラリ８１の上方移動量
は、接合されたボール８２ａの上面とキャピラリ８１の
下面との間隔が該ボール７８ａの高さ寸法よりも大きく
なるように設定する。
【００９３】次に、同図（ｃ）に示すように、キャピラ
リ８１を上昇位置において所定角度範囲で正逆回転させ
ながら上方向または斜め上方向に移動させ、ワイヤ８２
に捻り力と引っ張り力を加える。これにより、ワイヤ８
２が接合されたボール８２ａから充分に離れた図示位置
で切断される。
【００９４】ワイヤ切断後のボール８２ａ（バンプ）に
は長めのワイヤ部分が残るが、該ワイヤ部分は、フリッ
プチップボンディング法によって電子回路素子８３を図
示省略の回路基板に接続する際に押し潰されてバンプに
吸収されるため、接続上は特段問題とはならない。
【００９５】このように本実施形態のバンプ形成方法に
よれば、キャピラリ８１内の孔８１ａによってワイヤ８
２を保持し、該ワイヤ８２に捻り力と引っ張り力を加え
て保持端を基点として切断しているので、ワイヤ８２を
キャピラリ８１の孔内部の決められた位置で安定して切
断することができる。
【００９６】また、接合されたボール８２ａから充分に
離れた位置でワイヤ８２を切断しているので、ワイヤ切
断の影響が該ボール８２ａに及ぶことを防止して、凹み
が形成されたり全体形状が歪む等の不具合を回避するこ
とができる。
【００９７】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【００９８】［第９の実施形態］図９は本発明の第９の
実施形態を示すもので、図中の９１はキャピラリ、９２
はワイヤ、９３はＩＣ，ＬＳＩ等の電子回路素子、９４
は素子底面に設けられた端子電極、９５は発熱素子であ
る。
【００９９】キャピラリ９１の下面には平坦面が形成さ
れ、内部中央にはワイヤ９２を挿通するための孔９１ａ
が形成されている。
【０１００】発熱素子９５は、電流，電圧の印加によっ
て熱を発する材料から成り、中央にワイヤ挿通孔を有
し、キャピラリ９１の孔９１ａの下部に配置されてい
る。つまり、発熱素子９５は自ら発熱しその内側に位置
するワイヤ部分を局部的に加熱して脆弱化することがで
きる。
【０１０１】ワイヤ９２は銅，アルミニウム，金等の金
属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子９３を回路基板に良好
に接続できる。
【０１０２】バンプ形成に際しては、まず、図９（ａ）
に示すように、キャピラリ９１の孔９１ａに挿通された
ワイヤ９２の先端に、ガス炎や静電放電等により熱を加
えてボール９２ａを形成する。
【０１０３】次に、キャピラリ９１をワイヤ９２と一緒
に下方向に移動させて、ワイヤ先端のボール９２ａを端
子電極９４に押し付けて熱圧着や超音波等の手法により
接合し、同図（ｂ）に示すように、接合後はキャピラリ
９１のみを上方に移動させる。上記の接合時、ボール９
２ａはキャピラリ９１の下面により押し潰されて太鼓形
状となる。また、接合後のキャピラリ９１の上方移動量
は、接合されたボール９２ａの上面とキャピラリ９１の
下面との間隔が該ボール９２ａの高さ寸法よりも大きく
なるように設定する。
【０１０４】次に、同図（ｃ）に示すように、発熱素子
９５を発熱させて、その内側に位置するワイヤ部分を局
部的に加熱して脆弱化させる。
【０１０５】次に、同図（ｄ）に示すように、キャピラ
リ９１を上昇位置から上方向または斜め上方向に移動さ
せ、ワイヤ９２に引っ張り力を加える。これにより、ワ
イヤ９２が接合されたボール９２ａから充分に離れた図
示位置（脆弱化部分）で切断される。
【０１０６】ワイヤ切断後のボール９２ａ（バンプ）に
は長めのワイヤ部分が残るが、該ワイヤ部分は、フリッ
プチップボンディング法によって電子回路素子９３を図
示省略の回路基板に接続する際に押し潰されてバンプに
吸収されるため、接続上は特段問題とはならない。
【０１０７】このように本実施形態のバンプ形成方法に
よれば、発熱素子９５の熱によってワイヤ９２を局部的
に脆弱化し、該ワイヤ９２に引っ張り力を加えて脆弱部
分を基点として切断しているので、ワイヤ９２をキャピ
ラリ９１の孔内部の決められた位置で安定して切断する
ことができる。
【０１０８】また、接合されたボール９２ａから充分に
離れた位置でワイヤ９２を切断しているので、ワイヤ切
断の影響が該ボール９２ａに及ぶことを防止して、凹み
が形成されたり全体形状が歪む等の不具合を回避するこ
とができる。
【０１０９】尚、ワイヤ９２を局部的に加熱して脆弱化
させた後は、図９（ｅ）に示すように、キャピラリ９１
を上昇位置から下方向に移動させてボール９２ａを押さ
えつけてから、ワイヤ９２を上方向に移動させて引っ張
り力を加えるようにしても同様のワイヤ切断を行うこと
ができる。
【０１１０】また、発熱素子９５の位置は図示のものよ
りも上方であってもよい。更に、発熱素子９５をキャピ
ラリ９１とは別体で構成し、図９（ｃ）の状態で露出す
るワイヤ部分に別体構成の発熱素子で加熱して脆弱化さ
せるようにしてもよい。
【０１１１】更に、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【０１１２】［第１０の実施形態］図１０は本発明の第
１０の実施形態を示すもので、図中の１０１はキャピラ
リ、１０２はワイヤ、１０３はＩＣ，ＬＳＩ等の電子回
路素子、１０４は素子底面に設けられた端子電極、１０
５はカッターである。
【０１１３】キャピラリ１０１の下面には平坦面が形成
され、内部中央にはワイヤ１０２を挿通するための孔１
０１ａが形成されている。また、キャピラリ１０１の側
面には、内部孔１０１ａに通じるカッター用の摺動孔１
０１ｂが形成されている。
【０１１４】カッター１０５は、上記キャピラリ１０２
の摺動孔１０１ｂに移動可能に装着され、図示省略の駆
動機構による動作を可能としている。つまり、カッター
１０５を内方向に移動させることによりワイヤ１０２を
孔１０１ａ内で切断することができる。
【０１１５】ワイヤ１０２は銅，アルミニウム，金等の
金属から成るが、金を用いれば表面酸化の問題を排除し
て、バンプ形成後の電子回路素子１０３を回路基板に良
好に接続できる。
【０１１６】バンプ形成に際しては、まず、図１０
（ａ）に示すように、キャピラリ１０１の孔１０１ａに
挿通されたワイヤ１０２の先端に、ガス炎や静電放電等
により熱を加えてボール１０２ａを形成する。
【０１１７】次に、キャピラリ１０１をワイヤ１０２と
一緒に下方向に移動させて、ワイヤ先端のボール１０２
ａを端子電極１０４に押し付けて熱圧着や超音波等の手
法により接合し、同図（ｂ）に示すように、接合後はキ
ャピラリ５１のみを上方に移動させる。上記の接合時、
ボール１０２ａはキャピラリ１０１の下面により押し潰
されて太鼓形状となる。また、接合後のキャピラリ１０
１の上方移動量は、接合されたボール１０２ａの上面と
キャピラリ１０１の下面との間隔が該ボール１０２ａの
高さ寸法よりも大きくなるように設定する。
【０１１８】次に、同図（ｃ）に示すように、カッター
１０５を内方向に移動させてワイヤ１０２に切れ目を付
けながら、キャピラリ１０１を上昇位置から上方向に移
動させてワイヤ１０２に引っ張り力を加える。これによ
り、ワイヤ１０２が接合されたボール１０２ａから充分
に離れた図示位置で切断される。切れ目の深さは特に限
定されないが、切れ目を深くすれば上記の切断をより簡
単に行うことが可能であり、また、カッター１０５によ
ってワイヤ１０５を孔内で完全に切断するようにすれば
綺麗な切断面を得ることができる。
【０１１９】ワイヤ切断後のボール１０２ａ（バンプ）
には長めのワイヤ部分が残るが、該ワイヤ部分は、フリ
ップチップボンディング法によって電子回路素子１０３
を図示省略の回路基板に接続する際に押し潰されてバン
プに吸収されるため、接続上は特段問題とはならない。
【０１２０】このように本実施形態のバンプ形成方法に
よれば、カッター１０５によってワイヤ１０２に切れ目
を付け、該ワイヤ２２に引っ張り力を加えて切れ目を基
点として切断、或いはカッター１０５によってワイヤ１
０２を切断しているので、ワイヤ１０２をキャピラリ１
０１の孔内部の決められた位置で安定して切断すること
ができる。
【０１２１】また、接合されたボール１０２ａから充分
に離れた位置でワイヤ１０２を切断しているので、ワイ
ヤ切断の影響が該ボール１０２ａに及ぶことを防止し
て、凹みが形成されたり全体形状が歪む等の不具合を回
避することができる。
【０１２２】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【０１２３】［第１１の実施形態］図１１は本発明の第
１１の実施形態を示すもので、図中の１１１はキャピラ
リ、１１２はワイヤ、１１３はＩＣ，ＬＳＩ等の電子回
路素子、１１４は素子底面に設けられた端子電極であ
る。
【０１２４】キャピラリ１１１の下面には平坦面が形成
され、内部中央にはワイヤ１１２を挿通するための孔１
１１ａが形成されている。
【０１２５】ワイヤ１１２は、切り込みやプレス溝等に
よる歪み部分Ｇを長手方向に等間隔で有している。この
ワイヤ１１２は銅，アルミニウム，金等の金属から成る
が、金を用いれば表面酸化の問題を排除して、バンプ形
成後の電子回路素子１０３を回路基板に良好に接続でき
る。
【０１２６】バンプ形成に際しては、まず、図１１
（ａ）に示すように、キャピラリ１１１の孔１１１ａに
挿通されたワイヤ１１２の先端に、ガス炎や静電放電等
により熱を加えてボール１１２ａを形成する。
【０１２７】次に、同図（ｂ）に示すように、キャピラ
リ１１１をワイヤ１１２と一緒に下方向に移動させて、
ワイヤ先端のボール１１２ａを端子電極１１４に押し付
けて熱圧着や超音波等の手法により接合する。上記の接
合時、ボール１１２ａはキャピラリ１１１の下面により
押し潰されて太鼓形状となる。
【０１２８】次に、同図（ｃ）に示すように、キャピラ
リ１１１及びワイヤ１１２を上方に移動させ、ワイヤ１
１２に引っ張り力を加える。これにより、ワイヤ１１２
が接合されたボール１１２ａから充分に離れた図示位置
（歪み部分Ｇ）で切断される。
【０１２９】ワイヤ切断後のボール１１２ａ（バンプ）
には長めのワイヤ部分が残るが、該ワイヤ部分は、フリ
ップチップボンディング法によって電子回路素子１１３
を図示省略の回路基板に接続する際に押し潰されてバン
プに吸収されるため、接続上は特段問題とはならない。
【０１３０】このように本実施形態のバンプ形成方法に
よれば、ワイヤ１１２に予め歪み部分Ｇを設けておき、
該ワイヤ１１２に引っ張り力を加えて歪み部分を基点と
して切断しているので、歪み部分Ｇがキャピラリ内側の
位置するようにしておけば、ワイヤ１１２をキャピラリ
１１１の孔内部の決められた位置で安定して切断するこ
とができる。
【０１３１】また、接合されたボール１１２ａから充分
に離れた位置でワイヤ１１２を切断しているので、ワイ
ヤ切断の影響が該ボール１１２ａに及ぶことを防止し
て、凹みが形成されたり全体形状が歪む等の不具合を回
避することができる。
【０１３２】尚、上記実施形態に係るバンプ形成方法
は、回路基板の導体にバンプを形成する場合にも適用で
きる。
【０１３３】
【発明の効果】以上詳述したように、本発明によれば、
ワイヤをキャピラリの孔内部の決められた位置で安定し
て切断できると共に、ワイヤ切断の影響がボールに及ぶ
ことを防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す図
【図２】本発明の第２の実施形態を示す図
【図３】本発明の第３の実施形態を示す図
【図４】本発明の第４の実施形態を示す図
【図５】本発明の第５の実施形態を示す図
【図６】本発明の第６の実施形態を示す図
【図７】本発明の第７の実施形態を示す図
【図８】本発明の第８の実施形態を示す図
【図９】本発明の第９の実施形態を示す図
【図１０】本発明の第１０の実施形態を示す図
【図１１】本発明の第１１の実施形態を示す図
【図１２】従来のバンプ形成方法を示す図
【符号の説明】
１１…キャピラリ、１１ａ…孔、１１ｂ…粗面、１２…
ワイヤ、１２ａ…ボール、１３…電子回路素子、１４…
端子電極、２１…キャピラリ、２１ａ…孔、２２…ワイ
ヤ、２２ａ…ボール、２３…電子回路素子、２４…端子
電極、２５…締め付けリング、３１…キャピラリ、３１
ａ…孔、３２…ワイヤ、３２ａ…ボール、３３…電子回
路素子、３４…端子電極、４１…キャピラリ、４１ａ…
孔、４２…ワイヤ、４２ａ…ボール、４３…電子回路素
子、４４…端子電極、４５…内部チャック、４５ａ…
孔、５１…キャピラリ、５１ａ…孔、５１ｂ…摺動孔、
５２…ワイヤ、５２ａ…ボール、５３…電子回路素子、
５４…端子電極、５５…ワイヤ押さえ部材、６１…キャ
ピラリ、６１ａ…孔、６２…ワイヤ、６２ａ…ボール、
６３…電子回路素子、６４…端子電極、６５…ワイヤ押
さえ部材、７１…キャピラリ、７１ａ…孔、７２…ワイ
ヤ、７２ａ…ボール、７３…電子回路素子、７４…端子
電極、８１…キャピラリ、８１ａ…孔、８２…ワイヤ、
８２ａ…ボール、８３…電子回路素子、８４…端子電
極、９１…キャピラリ、９１ａ…孔、９２…ワイヤ、９
２ａ…ボール、９３…電子回路素子、９４…端子電極、
９５…発熱素子、１０１…キャピラリ、１０１ａ…孔、
１０１ｂ…摺動孔、１０２…ワイヤ、１０２ａ…ボー
ル、１０３…電子回路素子、１０４…端子電極、１０５
…カッター、１１１…キャピラリ、１１１ａ…孔、１１
２…ワイヤ、１１２ａ…ボール、Ｇ…歪み部分、１１３
…電子回路素子、１１４…端子電極。
フロントページの続き (72)発明者 鈴木 一高 東京都台東区上野６丁目16番20号 太陽誘 電株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 キャピラリの孔に挿通されたワイヤの先
    端に熱を加えてボールを形成し、該ボールをキャピラリ
    を用いて電子回路素子の端子電極または回路基板の導体
    に接合し、接合されたボールをワイヤから切断するバン
    プ形成方法において、 ボール接合後にボール及びワイヤを接合位置に残したま
    まキャピラリをボールから引き離し、ワイヤをキャピラ
    リの孔内部にて、且つボールから充分に離れた位置で切
    断する、 ことを特徴とするバンプ形成方法。
  2. 【請求項２】 接合されたボールからワイヤ切断位置ま
    での距離が、接合されたボールの高さ寸法よりも大き
    い、 ことを特徴とする請求項１記載のバンプ形成方法。
  3. 【請求項３】 キャピラリの孔内部でワイヤの表面に傷
    を付けることにより、傷部分を基点としてワイヤを孔内
    部にて切断する、 ことを特徴とする請求項１または２記載のバンプ形成方
    法。
  4. 【請求項４】 キャピラリの孔内部でワイヤを保持する
    ことにより、保持端を基点としてワイヤを孔内部にて切
    断する、 ことを特徴とする請求項１または２記載のバンプ形成方
    法。
  5. 【請求項５】 キャピラリの孔内部でワイヤを熱により
    局部的に脆弱化させることにより、脆弱化部分を基点と
    してワイヤを孔内部にて切断する、 ことを特徴とする請求項１または２記載のバンプ形成方
    法。
  6. 【請求項６】 キャピラリの孔内部でワイヤを切れ目を
    付けることにより、切れ目部分を基点としてワイヤを孔
    内部にて切断する、 ことを特徴とする請求項１または２記載のバンプ形成方
    法。
  7. 【請求項７】 キャピラリの孔内部でワイヤを切断す
    る、 ことを特徴とする請求項１または２記載のバンプ形成方
    法。
  8. 【請求項８】 ワイヤに歪み部分を等間隔で予め形成し
    ておき、歪み部分を基点としてワイヤを孔内部にて切断
    する、 ことを特徴とする請求項１または２記載のバンプ形成方
    法。
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Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192928A (ja) * 1999-08-12 2010-09-02 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2015508240A (ja) * 2012-02-24 2015-03-16 インヴェンサス・コーポレイション 封止面へのワイヤボンドを有するパッケージオンパッケージアセンブリのための方法
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US10460958B2 (en) 2013-08-07 2019-10-29 Invensas Corporation Method of manufacturing embedded packaging with preformed vias
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires

Cited By (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192928A (ja) * 1999-08-12 2010-09-02 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US10128216B2 (en) 2010-07-19 2018-11-13 Tessera, Inc. Stackable molded microelectronic packages
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US11424211B2 (en) 2011-05-03 2022-08-23 Tessera Llc Package-on-package assembly with wire bonds to encapsulation surface
US10062661B2 (en) 2011-05-03 2018-08-28 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US10593643B2 (en) 2011-05-03 2020-03-17 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US10756049B2 (en) 2011-10-17 2020-08-25 Invensas Corporation Package-on-package assembly with wire bond vias
US11735563B2 (en) 2011-10-17 2023-08-22 Invensas Llc Package-on-package assembly with wire bond vias
US11189595B2 (en) 2011-10-17 2021-11-30 Invensas Corporation Package-on-package assembly with wire bond vias
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9691679B2 (en) 2012-02-24 2017-06-27 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
JP2015508240A (ja) * 2012-02-24 2015-03-16 インヴェンサス・コーポレイション 封止面へのワイヤボンドを有するパッケージオンパッケージアセンブリのための方法
US10170412B2 (en) 2012-05-22 2019-01-01 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US10510659B2 (en) 2012-05-22 2019-12-17 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9917073B2 (en) 2012-07-31 2018-03-13 Invensas Corporation Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US10297582B2 (en) 2012-08-03 2019-05-21 Invensas Corporation BVA interposer
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US10460958B2 (en) 2013-08-07 2019-10-29 Invensas Corporation Method of manufacturing embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10629567B2 (en) 2013-11-22 2020-04-21 Invensas Corporation Multiple plated via arrays of different wire heights on same substrate
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
USRE49987E1 (en) 2013-11-22 2024-05-28 Invensas Llc Multiple plated via arrays of different wire heights on a same substrate
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10290613B2 (en) 2013-11-22 2019-05-14 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US11404338B2 (en) 2014-01-17 2022-08-02 Invensas Corporation Fine pitch bva using reconstituted wafer with area array accessible for testing
US10529636B2 (en) 2014-01-17 2020-01-07 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US11990382B2 (en) 2014-01-17 2024-05-21 Adeia Semiconductor Technologies Llc Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9837330B2 (en) 2014-01-17 2017-12-05 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9947641B2 (en) 2014-05-30 2018-04-17 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US10806036B2 (en) 2015-03-05 2020-10-13 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US10115678B2 (en) 2015-10-12 2018-10-30 Invensas Corporation Wire bond wires for interference shielding
US10559537B2 (en) 2015-10-12 2020-02-11 Invensas Corporation Wire bond wires for interference shielding
US11462483B2 (en) 2015-10-12 2022-10-04 Invensas Llc Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10325877B2 (en) 2015-12-30 2019-06-18 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10658302B2 (en) 2016-07-29 2020-05-19 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor

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