JPH10135348A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH10135348A JPH10135348A JP29256496A JP29256496A JPH10135348A JP H10135348 A JPH10135348 A JP H10135348A JP 29256496 A JP29256496 A JP 29256496A JP 29256496 A JP29256496 A JP 29256496A JP H10135348 A JPH10135348 A JP H10135348A
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Abstract
(57)【要約】
【課題】 電界効果型半導体装置に関し、ゲート電圧と
ウエル領域とを電気的に接続した電界効果型半導体装置
の使用可能電圧をより高くする。 【解決手段】 半導体基板１に設けたウエル領域２に電
界効果型半導体素子を設けると共に、電界効果型半導体
素子のゲート電極５とウエル領域２との間に抵抗４を挿
入する。
ウエル領域とを電気的に接続した電界効果型半導体装置
の使用可能電圧をより高くする。 【解決手段】 半導体基板１に設けたウエル領域２に電
界効果型半導体素子を設けると共に、電界効果型半導体
素子のゲート電極５とウエル領域２との間に抵抗４を挿
入する。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果型半導体装
置に関するものであり、特に、ウエル領域をゲート電圧
に対して自己補正的にバイアスするＭＯＳ型半導体装置
に関するものである。
置に関するものであり、特に、ウエル領域をゲート電圧
に対して自己補正的にバイアスするＭＯＳ型半導体装置
に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴは大容量半導体メモ
リ装置やデジタル集積回路装置の基本素子として多用さ
れており、近年の高集積化に伴って、しきい値電圧（Ｖ
th）の低下と、消費電力の低減が要請されている。
リ装置やデジタル集積回路装置の基本素子として多用さ
れており、近年の高集積化に伴って、しきい値電圧（Ｖ
th）の低下と、消費電力の低減が要請されている。
【０００３】この様な低消費電力化の要請に応えるため
にＣＭＯＳ構造を用いているが、ＣＭＯＳ構造以外にも
オフリーク電流を制御し、且つ、低しきい値化を実現す
るために、ゲート電極とウエル領域とを接続し、ゲート
電圧と共にソース−ウエル領域間に順バイアスを印加し
ていく方法が用いられている。
にＣＭＯＳ構造を用いているが、ＣＭＯＳ構造以外にも
オフリーク電流を制御し、且つ、低しきい値化を実現す
るために、ゲート電極とウエル領域とを接続し、ゲート
電圧と共にソース−ウエル領域間に順バイアスを印加し
ていく方法が用いられている。
【０００４】例えば、多結晶シリコンゲート電極のコン
タクト部と、ウエル領域に設けたウエルコンタクト領域
とをＷプラグ等を介して接続配線層で接続することによ
って、ゲート電圧と共にソース−ウエル領域間に順バイ
アスを印加することができる。
タクト部と、ウエル領域に設けたウエルコンタクト領域
とをＷプラグ等を介して接続配線層で接続することによ
って、ゲート電圧と共にソース−ウエル領域間に順バイ
アスを印加することができる。
【０００５】この様な駆動方法では、ゲート電圧が印加
されない場合のオフリーク電流は通常の場合と同じであ
るが、ゲート電圧の上昇と共に基板バイアス効果によっ
てしきい値電圧（Ｖth）が低下し、大きなゲート−ソー
ス間電圧がＭＯＳＦＥＴに印加されて、駆動能力が増大
するという利点がある。
されない場合のオフリーク電流は通常の場合と同じであ
るが、ゲート電圧の上昇と共に基板バイアス効果によっ
てしきい値電圧（Ｖth）が低下し、大きなゲート−ソー
ス間電圧がＭＯＳＦＥＴに印加されて、駆動能力が増大
するという利点がある。
【０００６】図５参照 例えば、ｐ型ウエル領域の濃度（Ｎsub ）が１×１０18
ｃｍ-3で、チャネル長が０．１５μｍのｎチャネル型Ｍ
ＯＳＦＥＴの場合、●で示す従来の通常構造のＭＯＳＦ
ＥＴに比べて、黒四角及び破線で示すゲート電極とウエ
ル領域とを短絡させたＭＯＳＦＥＴのドレイン電流Ｉd
は大きくなり、ゲート電圧Ｖg を１Ｖにした場合の飽和
電流は１桁程度高くなる。
ｃｍ-3で、チャネル長が０．１５μｍのｎチャネル型Ｍ
ＯＳＦＥＴの場合、●で示す従来の通常構造のＭＯＳＦ
ＥＴに比べて、黒四角及び破線で示すゲート電極とウエ
ル領域とを短絡させたＭＯＳＦＥＴのドレイン電流Ｉd
は大きくなり、ゲート電圧Ｖg を１Ｖにした場合の飽和
電流は１桁程度高くなる。
【０００７】
【発明が解決しようとする課題】しかし、この様な駆動
方法の場合、動作時にソース−ウエル領域間のｐｎ接合
が順バイアスされるため、約０．５Ｖ以下の極端に低い
電圧領域でしか使用できず、特殊用途を除いてあまりに
も飽和電流が小さいため汎用的ではないと言う問題があ
る。
方法の場合、動作時にソース−ウエル領域間のｐｎ接合
が順バイアスされるため、約０．５Ｖ以下の極端に低い
電圧領域でしか使用できず、特殊用途を除いてあまりに
も飽和電流が小さいため汎用的ではないと言う問題があ
る。
【０００８】再び、図５参照 即ち、この場合のソース−ウエル領域間のｐｎ接合に流
れる順バイアス電流Ｉ fowardは、図において黒四角及び
破線で示すＲc ＝０Ωの場合には、ゲート電圧Ｖg を
１．０Ｖとした場合、約６×１０-4Ａ／μｍの電流、即
ち、ゲート電極のゲート幅１μｍ当たり約６×１０-4Ａ
の電流が流れるために使用できないものであった。
れる順バイアス電流Ｉ fowardは、図において黒四角及び
破線で示すＲc ＝０Ωの場合には、ゲート電圧Ｖg を
１．０Ｖとした場合、約６×１０-4Ａ／μｍの電流、即
ち、ゲート電極のゲート幅１μｍ当たり約６×１０-4Ａ
の電流が流れるために使用できないものであった。
【０００９】したがって、本発明は、ゲート電圧とウエ
ル領域とを電気的に接続した電界効果型半導体装置の使
用可能電圧をより高くすることを目的とする。
ル領域とを電気的に接続した電界効果型半導体装置の使
用可能電圧をより高くすることを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１
（ａ）は電界効果型半導体装置の概略的平面構造を示す
図であり、また、図１（ｂ）は図１（ａ）の一点鎖線に
沿った断面図である。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１
（ａ）は電界効果型半導体装置の概略的平面構造を示す
図であり、また、図１（ｂ）は図１（ａ）の一点鎖線に
沿った断面図である。
【００１１】図１（ａ）及び（ｂ）参照 （１）本発明は、電界効果型半導体装置において、半導
体基板１に設けたウエル領域２に電界効果型半導体素子
を設けると共に、電界効果型半導体素子のゲート電極５
とウエル領域２との間に抵抗４を挿入したことを特徴と
する。
体基板１に設けたウエル領域２に電界効果型半導体素子
を設けると共に、電界効果型半導体素子のゲート電極５
とウエル領域２との間に抵抗４を挿入したことを特徴と
する。
【００１２】この様に、抵抗４を挿入することによっ
て、ゲート電圧に対してソース−ウエル領域２間に印加
される順バイアス電圧を自己補正的に制御、即ち、電流
の大小によってセルフアライン的に順バイアス電圧を調
整することができ、それによって、順バイアス電流Ｉ
forward を大幅に低減することができるので、使用可能
な動作電圧をより高くすることができる。
て、ゲート電圧に対してソース−ウエル領域２間に印加
される順バイアス電圧を自己補正的に制御、即ち、電流
の大小によってセルフアライン的に順バイアス電圧を調
整することができ、それによって、順バイアス電流Ｉ
forward を大幅に低減することができるので、使用可能
な動作電圧をより高くすることができる。
【００１３】（２）また、本発明は、上記（１）におい
て、電界効果型半導体素子のゲート電極５に印加するゲ
ート電圧が０．５Ｖ以上であることを特徴とする。
て、電界効果型半導体素子のゲート電極５に印加するゲ
ート電圧が０．５Ｖ以上であることを特徴とする。
【００１４】上記の様に、ゲート電圧に対してソース−
ウエル領域２間に印加される順バイアス電圧を自己補正
的に制御することによって、ゲート電圧が０．５Ｖ以上
の従来よりも高い現実的な電圧領域においての使用を可
能にすることができる。
ウエル領域２間に印加される順バイアス電圧を自己補正
的に制御することによって、ゲート電圧が０．５Ｖ以上
の従来よりも高い現実的な電圧領域においての使用を可
能にすることができる。
【００１５】（３）また、本発明は、上記（１）または
（２）において、抵抗４がゲート電極５と同層の多結晶
シリコン層によって構成されることを特徴とする。
（２）において、抵抗４がゲート電極５と同層の多結晶
シリコン層によって構成されることを特徴とする。
【００１６】この様に、抵抗４をゲート電極５と同層の
多結晶シリコン層によって、即ち、ゲート電極５を形成
するために堆積させた多結晶シリコン層の一部を利用し
て構成することによって、製造工程を簡素化することが
できる。
多結晶シリコン層によって、即ち、ゲート電極５を形成
するために堆積させた多結晶シリコン層の一部を利用し
て構成することによって、製造工程を簡素化することが
できる。
【００１７】（４）また、本発明は、上記（１）乃至
（３）のいずれかにおいて、抵抗４とゲート電極５とを
接続する接続導電体層６としてＴｉＮを用いたことを特
徴とする。
（３）のいずれかにおいて、抵抗４とゲート電極５とを
接続する接続導電体層６としてＴｉＮを用いたことを特
徴とする。
【００１８】この様に、接続導電体層６として、耐熱性
に優れたＴｉＮを用いることによって、その後の工程に
おける熱処理条件が緩和される。
に優れたＴｉＮを用いることによって、その後の工程に
おける熱処理条件が緩和される。
【００１９】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、半導体基板１として、絶縁
体上に単結晶半導体層を設けた半導体基板１を用いたこ
とを特徴とする。
（４）のいずれかにおいて、半導体基板１として、絶縁
体上に単結晶半導体層を設けた半導体基板１を用いたこ
とを特徴とする。
【００２０】この様に、半導体基板１として、絶縁体上
に単結晶半導体層を設けた半導体基板１、即ち、ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を
用いることにより、ゲート電圧の変化に同期して変化す
るウエル電位の変動に伴うウエル容量の増大を抑制する
ことができ、それによって、動作速度の遅延を抑制する
ことができる。
に単結晶半導体層を設けた半導体基板１、即ち、ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を
用いることにより、ゲート電圧の変化に同期して変化す
るウエル電位の変動に伴うウエル容量の増大を抑制する
ことができ、それによって、動作速度の遅延を抑制する
ことができる。
【００２１】
【発明の実施の形態】本発明の第１の実施の形態の製造
工程を図２及び図４を参照して説明する。なお、各図の
（ａ）は電界効果型半導体装置の概略的平面構造を示す
図であり、また、各図の（ｂ）は各図の（ａ）の一点鎖
線に沿った断面図である。 図２（ａ）及び（ｂ）参照 まず、不純物濃度が１．０×１０15ｃｍ-3のｐ型シリコ
ン基板１１の所定領域に素子分離領域を形成するための
深さ０．４μｍ程度のシャロートレンチを形成し、Ｓｉ
Ｏ2 層を堆積させることによってシャロートレンチを埋
込酸化膜１２で埋め込む。
工程を図２及び図４を参照して説明する。なお、各図の
（ａ）は電界効果型半導体装置の概略的平面構造を示す
図であり、また、各図の（ｂ）は各図の（ａ）の一点鎖
線に沿った断面図である。 図２（ａ）及び（ｂ）参照 まず、不純物濃度が１．０×１０15ｃｍ-3のｐ型シリコ
ン基板１１の所定領域に素子分離領域を形成するための
深さ０．４μｍ程度のシャロートレンチを形成し、Ｓｉ
Ｏ2 層を堆積させることによってシャロートレンチを埋
込酸化膜１２で埋め込む。
【００２２】次いで、ボロン（Ｂ）を例えば、３００ｋ
ｅＶの加速エネルギーで、３×１０ 13ｃｍ-2のドーズ量
でイオン注入したのち、９５０℃で３０分間の熱処理を
行うことによって、深さ０．０８〜０．１２μｍで、不
純物濃度が１．０×１０18ｃｍ-3のｐ型ウエル領域１３
及びｐ型ウエルコンタクト領域１４を形成する。
ｅＶの加速エネルギーで、３×１０ 13ｃｍ-2のドーズ量
でイオン注入したのち、９５０℃で３０分間の熱処理を
行うことによって、深さ０．０８〜０．１２μｍで、不
純物濃度が１．０×１０18ｃｍ-3のｐ型ウエル領域１３
及びｐ型ウエルコンタクト領域１４を形成する。
【００２３】次いで、熱酸化によって、例えば、厚さが
４ｎｍのゲート酸化膜１５を形成したのち、ＣＶＤ法に
よって、全面に厚さが、例えば、１６０ｎｍの多結晶シ
リコン膜を堆積したのち、フォトレジストパターン（図
示せず）をマスクとして、ゲート電極を形成する領域の
多結晶シリコン層に、例えば、２０ｋｅＶの加速エネル
ギーで、４×１０15ｃｍ-2のリン（Ｐ）を選択的にイオ
ン注入し、一方、抵抗を形成する領域の多結晶シリコン
層には、必要とする抵抗値に応じて所定量のリンを選択
的にイオン注入する。
４ｎｍのゲート酸化膜１５を形成したのち、ＣＶＤ法に
よって、全面に厚さが、例えば、１６０ｎｍの多結晶シ
リコン膜を堆積したのち、フォトレジストパターン（図
示せず）をマスクとして、ゲート電極を形成する領域の
多結晶シリコン層に、例えば、２０ｋｅＶの加速エネル
ギーで、４×１０15ｃｍ-2のリン（Ｐ）を選択的にイオ
ン注入し、一方、抵抗を形成する領域の多結晶シリコン
層には、必要とする抵抗値に応じて所定量のリンを選択
的にイオン注入する。
【００２４】次いで、多結晶シリコン層を反応性イオン
エッチング（ＲＩＥ）によってパターニングすることに
よって、多結晶シリコンゲート電極１６及び多結晶シリ
コン抵抗１７を同時に形成する
エッチング（ＲＩＥ）によってパターニングすることに
よって、多結晶シリコンゲート電極１６及び多結晶シリ
コン抵抗１７を同時に形成する
【００２５】図３（ａ）及び（ｂ）参照 次いで、フォトレジストパターン（図示せず）及び多結
晶シリコンゲート電極１６をマスクとして、例えば、１
０ｋｅＶの加速エネルギーで、１×１０14ｃｍ -2の砒素
（Ａｓ）をイオン注入することによってｎ- 型ＬＤＤ領
域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）１８を
形成する。
晶シリコンゲート電極１６をマスクとして、例えば、１
０ｋｅＶの加速エネルギーで、１×１０14ｃｍ -2の砒素
（Ａｓ）をイオン注入することによってｎ- 型ＬＤＤ領
域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）１８を
形成する。
【００２６】次いで、ＣＶＤ法によって、全面に厚さ、
例えば、６０ｎｍのＳｉＯ2 膜を堆積させたのち、反応
性イオンエッチングによってＳｉＯ2 膜を異方性エッチ
ングすることによってサイドウォール１９を形成し、こ
のサイドウォール１９をマスクとして、例えば、４０ｋ
ｅＶの加速エネルギーで、２×１０15ｃｍ-2の砒素をイ
オン注入することによってｎ+ 型ソース・ドレイン領域
２０を形成する。
例えば、６０ｎｍのＳｉＯ2 膜を堆積させたのち、反応
性イオンエッチングによってＳｉＯ2 膜を異方性エッチ
ングすることによってサイドウォール１９を形成し、こ
のサイドウォール１９をマスクとして、例えば、４０ｋ
ｅＶの加速エネルギーで、２×１０15ｃｍ-2の砒素をイ
オン注入することによってｎ+ 型ソース・ドレイン領域
２０を形成する。
【００２７】次いで、フォトレジストパターン（図示せ
ず）をマスクとして、例えば、１０ｋｅＶの加速エネル
ギーで、２×１０15ｃｍ-2のボロンをｐ型ウエルコンタ
クト領域１４の表面にイオン注入することによってｐ+
型コンタクト層２１を形成する。
ず）をマスクとして、例えば、１０ｋｅＶの加速エネル
ギーで、２×１０15ｃｍ-2のボロンをｐ型ウエルコンタ
クト領域１４の表面にイオン注入することによってｐ+
型コンタクト層２１を形成する。
【００２８】図４（ａ）及び（ｂ）参照 次いで、ＣＶＤ法によって、全面に厚さ、例えば、１０
０ｎｍのＴｉＮ膜を堆積させてパターニングすることに
よって、ｐ+ 型コンタクト層２１と多結晶シリコン抵抗
１７とを接続するＴｉＮ接続電極２２を接続する。
０ｎｍのＴｉＮ膜を堆積させてパターニングすることに
よって、ｐ+ 型コンタクト層２１と多結晶シリコン抵抗
１７とを接続するＴｉＮ接続電極２２を接続する。
【００２９】次いで、全面に、例えば、厚さ０．２μｍ
のＢＰＳＧ膜を層間絶縁膜２３として堆積させたのち、
ｎ+ 型ソース・ドレイン領域２０に対するビアホール２
４、及び、多結晶シリコンゲート電極１６及び多結晶シ
リコン抵抗１７に対するビアホール２５を形成し、次い
で、全面にタングステン（Ｗ）を堆積させたのち、エッ
チングバック、或いは、ＣＭＰ（化学機械研磨）を施す
ことにより、ビアホール２４，２５をＷプラグ２６で埋
め込む。
のＢＰＳＧ膜を層間絶縁膜２３として堆積させたのち、
ｎ+ 型ソース・ドレイン領域２０に対するビアホール２
４、及び、多結晶シリコンゲート電極１６及び多結晶シ
リコン抵抗１７に対するビアホール２５を形成し、次い
で、全面にタングステン（Ｗ）を堆積させたのち、エッ
チングバック、或いは、ＣＭＰ（化学機械研磨）を施す
ことにより、ビアホール２４，２５をＷプラグ２６で埋
め込む。
【００３０】次いで、全面にＡｌを堆積させてパターニ
ングすることによって多結晶シリコンゲート電極１６及
び多結晶シリコン抵抗１７を接続する接続配線層２７を
形成する。なお、この場合、ｎ+ 型ソース・ドレイン領
域２０に接続するＷプラグ２６に接続する配線層もパタ
ーニングするが図においては省略している。
ングすることによって多結晶シリコンゲート電極１６及
び多結晶シリコン抵抗１７を接続する接続配線層２７を
形成する。なお、この場合、ｎ+ 型ソース・ドレイン領
域２０に接続するＷプラグ２６に接続する配線層もパタ
ーニングするが図においては省略している。
【００３１】この様にして、ｐ型ウエル領域１３と多結
晶シリコンゲート電極１６との間には、ｐ型シリコン基
板１１、ｐ型ウエルコンタクト領域１４、ｐ+ 型コンタ
クト層２１、ＴｉＮ接続電極２２、Ｗプラグ、及び、接
続配線層２７を介して多結晶シリコン抵抗１７が挿入さ
れたことになる。
晶シリコンゲート電極１６との間には、ｐ型シリコン基
板１１、ｐ型ウエルコンタクト領域１４、ｐ+ 型コンタ
クト層２１、ＴｉＮ接続電極２２、Ｗプラグ、及び、接
続配線層２７を介して多結晶シリコン抵抗１７が挿入さ
れたことになる。
【００３２】図５参照 図５は、ｐ型ウエル領域１３の不純物濃度を１．０×１
０18ｃｍ-3とし、ゲート電極長、即ち、チャネル長を
０．１５μｍにしたｎチャネル型ＭＯＳＦＥＴにおけ
る、ドレイン電流Ｉd 及びソース−ウエル領域間のｐｎ
接合に流れる順バイアス電流Ｉforward の多結晶シリコ
ン抵抗１７の抵抗値依存性を示す図である。
０18ｃｍ-3とし、ゲート電極長、即ち、チャネル長を
０．１５μｍにしたｎチャネル型ＭＯＳＦＥＴにおけ
る、ドレイン電流Ｉd 及びソース−ウエル領域間のｐｎ
接合に流れる順バイアス電流Ｉforward の多結晶シリコ
ン抵抗１７の抵抗値依存性を示す図である。
【００３３】この場合、図から明らかなように、ドレイ
ン電流Ｉd は、黒四角及び破線で示す抵抗が０Ω（Ｒc
＝０）の場合、◆及び実線で示す抵抗が５×１０3 Ω
（Ｒc＝５Ｅ３）の場合、黒逆三角及び実線で示す抵抗
が５×１０5 Ω（Ｒc ＝５Ｅ５）の場合、黒三角及び点
線で示す抵抗が５×１０7 Ω（Ｒc ＝５Ｅ７）の場合、
及び、○及び実線で示す抵抗が５×１０9 Ω（Ｒc ＝５
Ｅ９ｏｈｍ）の場合にかけて順に低下するが、ウエルを
ゲート電極と短絡させない通常構造のＭＯＳＦＥＴに比
べるとゲート電圧Ｖg が１．０Ｖまでの範囲においてド
レイン電流が増加している。
ン電流Ｉd は、黒四角及び破線で示す抵抗が０Ω（Ｒc
＝０）の場合、◆及び実線で示す抵抗が５×１０3 Ω
（Ｒc＝５Ｅ３）の場合、黒逆三角及び実線で示す抵抗
が５×１０5 Ω（Ｒc ＝５Ｅ５）の場合、黒三角及び点
線で示す抵抗が５×１０7 Ω（Ｒc ＝５Ｅ７）の場合、
及び、○及び実線で示す抵抗が５×１０9 Ω（Ｒc ＝５
Ｅ９ｏｈｍ）の場合にかけて順に低下するが、ウエルを
ゲート電極と短絡させない通常構造のＭＯＳＦＥＴに比
べるとゲート電圧Ｖg が１．０Ｖまでの範囲においてド
レイン電流が増加している。
【００３４】一方、ソース−ウエル領域間のｐｎ接合に
流れる順バイアス電流Ｉforward は、黒四角及び破線で
示す抵抗が０Ω（Ｒc ＝０）の場合、◆及び実線で示す
抵抗が５×１０3 Ω（Ｒc ＝５Ｅ３）の場合、黒逆三角
及び実線で示す抵抗が５×１０5 Ω（Ｒc ＝５Ｅ５）の
場合、黒三角及び点線で示す抵抗が５×１０7 Ω（Ｒ c
＝５Ｅ７）の場合、及び、○及び実線で示す抵抗が５×
１０9 Ω（Ｒc ＝５Ｅ９ｏｈｍ）の場合にかけて順に低
下し、例えば、５×１０9 Ωの抵抗を挿入した場合に
は、Ｒc ＝０の場合に比べて６桁の順バイアス電流Ｉ
forward の低減が可能になり、多結晶シリコン抵抗によ
り、順バイアス電流Ｉforward の増加が抑制されている
のが理解できる。
流れる順バイアス電流Ｉforward は、黒四角及び破線で
示す抵抗が０Ω（Ｒc ＝０）の場合、◆及び実線で示す
抵抗が５×１０3 Ω（Ｒc ＝５Ｅ３）の場合、黒逆三角
及び実線で示す抵抗が５×１０5 Ω（Ｒc ＝５Ｅ５）の
場合、黒三角及び点線で示す抵抗が５×１０7 Ω（Ｒ c
＝５Ｅ７）の場合、及び、○及び実線で示す抵抗が５×
１０9 Ω（Ｒc ＝５Ｅ９ｏｈｍ）の場合にかけて順に低
下し、例えば、５×１０9 Ωの抵抗を挿入した場合に
は、Ｒc ＝０の場合に比べて６桁の順バイアス電流Ｉ
forward の低減が可能になり、多結晶シリコン抵抗によ
り、順バイアス電流Ｉforward の増加が抑制されている
のが理解できる。
【００３５】即ち、挿入抵抗の抵抗値の増大に伴って飽
和電流は減少していくが、それでも５×１０9 Ωの抵抗
を挿入した場合には、１Ｖにおいては通常構造のＭＯＳ
ＦＥＴの約２倍のドレイン電流Ｉd となるので、駆動能
力を大きくすることができ、且つ、順バイアス電流Ｉ
forward を６桁小さくすることができるので、０．５Ｖ
以上の現実的なゲート電圧、例えば、１Ｖ近傍での使用
が可能になる。
和電流は減少していくが、それでも５×１０9 Ωの抵抗
を挿入した場合には、１Ｖにおいては通常構造のＭＯＳ
ＦＥＴの約２倍のドレイン電流Ｉd となるので、駆動能
力を大きくすることができ、且つ、順バイアス電流Ｉ
forward を６桁小さくすることができるので、０．５Ｖ
以上の現実的なゲート電圧、例えば、１Ｖ近傍での使用
が可能になる。
【００３６】次に、図６を参照して本発明の第２の実施
の形態を説明する。 図６参照 図６は、ＣＭＯＳを構成するｐチャネル型ＭＯＳＦＥＴ
の概略的断面図であり、図４（ｂ）と同様な位置の断面
を示すものである。
の形態を説明する。 図６参照 図６は、ＣＭＯＳを構成するｐチャネル型ＭＯＳＦＥＴ
の概略的断面図であり、図４（ｂ）と同様な位置の断面
を示すものである。
【００３７】この場合の基本構造及び製造工程は、注入
する不純物の導電型を反対にするだけで他は第１の実施
の形態と同様であるが、最大の相違は、ｎ型ウエル領域
２８及びｎ型ウエルコンタクト領域２９を形成する際
に、不純物を深く注入して、ｎ型ウエル領域２８及びｎ
型ウエルコンタクト領域２９を埋込酸化膜１２の下を介
して電気的に接続させた点にある。
する不純物の導電型を反対にするだけで他は第１の実施
の形態と同様であるが、最大の相違は、ｎ型ウエル領域
２８及びｎ型ウエルコンタクト領域２９を形成する際
に、不純物を深く注入して、ｎ型ウエル領域２８及びｎ
型ウエルコンタクト領域２９を埋込酸化膜１２の下を介
して電気的に接続させた点にある。
【００３８】この場合にも、第１の実施の形態と同様な
順バイアス電流抑制効果、及び、飽和電流増加効果があ
るが、ＣＭＯＳの場合には、一般には電源電圧とゲート
電圧とは同じであるので、ＣＭＯＳ半導体装置の場合に
は電源電圧を０．５Ｖ以上、例えば、１Ｖ程度、即ち、
現実的な範囲での低電圧駆動を可能にすることができ
る。
順バイアス電流抑制効果、及び、飽和電流増加効果があ
るが、ＣＭＯＳの場合には、一般には電源電圧とゲート
電圧とは同じであるので、ＣＭＯＳ半導体装置の場合に
は電源電圧を０．５Ｖ以上、例えば、１Ｖ程度、即ち、
現実的な範囲での低電圧駆動を可能にすることができ
る。
【００３９】以上、各実施の形態を説明してきたが、本
発明の対象はＭＯＳ型半導体装置に限られるものではな
く、ＭＥＳＦＥＴ、或いは、化合物半導体を用いたＭＩ
Ｓ型半導体装置等の電界効果型半導体装置を対象とする
ものである。
発明の対象はＭＯＳ型半導体装置に限られるものではな
く、ＭＥＳＦＥＴ、或いは、化合物半導体を用いたＭＩ
Ｓ型半導体装置等の電界効果型半導体装置を対象とする
ものである。
【００４０】また、上記の各実施の形態においては、多
結晶シリコン抵抗１７とウエルコンタクト領域１４，２
９を接続する接続電極として、耐熱性及びエッチング容
易性を考慮してＴｉＮを用いているが、ＴｉＮに限られ
るものではなく、他の高融点金属を用いても良く、或い
は、その後の工程に高温熱処理工程が伴わない場合に
は、Ａｌ等の金属を用いても良いものである。
結晶シリコン抵抗１７とウエルコンタクト領域１４，２
９を接続する接続電極として、耐熱性及びエッチング容
易性を考慮してＴｉＮを用いているが、ＴｉＮに限られ
るものではなく、他の高融点金属を用いても良く、或い
は、その後の工程に高温熱処理工程が伴わない場合に
は、Ａｌ等の金属を用いても良いものである。
【００４１】また、上記の各実施の形態においては、挿
入抵抗として、製造工程の簡素化を考慮してゲート電極
と同層の多結晶シリコン層を用いて形成しているが、必
ずしも同層の多結晶シリコン層である必要はなく、ま
た、他の金属的組成の抵抗体を用いても良く、これらの
場合には、抵抗がウエルコンタクト領域１４，２９の表
面の高不純物濃度コンタクト層２１，３２と直接接続す
るようにパターニングすれば良く、ＴｉＮ接続電極が不
要になる。
入抵抗として、製造工程の簡素化を考慮してゲート電極
と同層の多結晶シリコン層を用いて形成しているが、必
ずしも同層の多結晶シリコン層である必要はなく、ま
た、他の金属的組成の抵抗体を用いても良く、これらの
場合には、抵抗がウエルコンタクト領域１４，２９の表
面の高不純物濃度コンタクト層２１，３２と直接接続す
るようにパターニングすれば良く、ＴｉＮ接続電極が不
要になる。
【００４２】また、上記の各実施の形態においては、基
板として、ｐ型シリコン基板を用いているが、ｎ型シリ
コン基板を用いても良いものであり、更には、ＳＯＳ
（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板、貼
り合わせ基板、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂ
ｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板等のＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
を用いても良い。
板として、ｐ型シリコン基板を用いているが、ｎ型シリ
コン基板を用いても良いものであり、更には、ＳＯＳ
（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板、貼
り合わせ基板、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂ
ｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板等のＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
を用いても良い。
【００４３】この様なＳＯＩ基板を用いた場合には、ウ
エル領域と基板との間の接合によって形成されるウエル
容量をなくすことができるので、ゲート電圧の変化に同
期して変化するウエル電位の変動に伴うウエル容量の増
大を抑制することができる。
エル領域と基板との間の接合によって形成されるウエル
容量をなくすことができるので、ゲート電圧の変化に同
期して変化するウエル電位の変動に伴うウエル容量の増
大を抑制することができる。
【００４４】また、上記各実施の形態の説明において
は、微細化を前提として、シャロートレンチ素子分離構
造、及び、ＬＤＤ構造を採用しているが、必ずしも、こ
の様な分離構造及び素子構造を採用する必要はないもの
であり、通常のＬＯＣＯＳ（選択酸化）素子分離構造及
び単一のソース・ドレイン構造を採用しても良いもので
ある。
は、微細化を前提として、シャロートレンチ素子分離構
造、及び、ＬＤＤ構造を採用しているが、必ずしも、こ
の様な分離構造及び素子構造を採用する必要はないもの
であり、通常のＬＯＣＯＳ（選択酸化）素子分離構造及
び単一のソース・ドレイン構造を採用しても良いもので
ある。
【００４５】
【発明の効果】本発明によれば、ゲート電極とウエル領
域とを電気的に接続することによって飽和電流を大きく
するとともに、抵抗を挿入することによって順バイアス
電流を大幅に抑制しているので、１Ｖ程度の現実的な範
囲内での低電圧駆動が可能になり、半導体装置の微細化
及び高性能化に寄与するところが大きい。
域とを電気的に接続することによって飽和電流を大きく
するとともに、抵抗を挿入することによって順バイアス
電流を大幅に抑制しているので、１Ｖ程度の現実的な範
囲内での低電圧駆動が可能になり、半導体装置の微細化
及び高性能化に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工
程の説明図である。
程の説明図である。
【図５】本発明の第１の実施の形態の効果の説明図であ
る。
る。
【図６】本発明の第２の実施の形態の説明図である。
１ 半導体基板 ２ ウエル領域 ３ ウエルコンタクト領域 ４ 抵抗 ５ ゲート電極 ６ 接続導電体層 ７ 接続配線層 １１ ｐ型シリコン基板 １２ 埋込酸化膜 １３ ｐ型ウエル領域 １４ ｐ型ウエルコンタクト領域 １５ ゲート酸化膜 １６ 多結晶シリコンゲート電極 １７ 多結晶シリコン抵抗 １８ ｎ- 型ＬＤＤ領域 １９ サイドウォール ２０ ｎ+ 型ソース・ドレイン領域 ２１ ｐ+ 型コンタクト層 ２２ ＴｉＮ接続電極 ２３ 層間絶縁膜 ２４ ビアホール ２５ ビアホール ２６ Ｗプラグ ２７ 接続配線層 ２８ ｎ型ウエル領域 ２９ ｎ型ウエルコンタクト領域 ３０ ｐ- 型ＬＤＤ領域 ３１ ｐ+ 型ソース・ドレイン領域 ３２ ｎ+ 型コンタクト領域
Claims (5)
- 【請求項１】 半導体基板に設けたウエル領域に電界効
果型半導体素子を設けると共に、前記電界効果型半導体
素子のゲート電極と前記ウエル領域との間に抵抗を挿入
したことを特徴とする電界効果型半導体装置。 - 【請求項２】 上記電界効果型半導体素子のゲート電極
に印加するゲート電圧が、０．５Ｖ以上であることを特
徴とする請求項１記載の電界効果型半導体装置。 - 【請求項３】 上記抵抗が、上記ゲート電極と同層の多
結晶シリコン層によって構成されることを特徴とする請
求項１または２に記載の電界効果型半導体装置。 - 【請求項４】 上記抵抗とゲート電極とを接続する接続
導電体層として、ＴｉＮを用いたことを特徴とする請求
項１乃至３のいずれか１項に記載の電界効果型半導体装
置。 - 【請求項５】 上記半導体基板として、絶縁体上に単結
晶半導体層を設けた半導体基板を用いたことを特徴とす
る請求項１乃至４のいずれか１項に記載の電界効果型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29256496A JPH10135348A (ja) | 1996-11-05 | 1996-11-05 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29256496A JPH10135348A (ja) | 1996-11-05 | 1996-11-05 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135348A true JPH10135348A (ja) | 1998-05-22 |
Family
ID=17783409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29256496A Withdrawn JPH10135348A (ja) | 1996-11-05 | 1996-11-05 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135348A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531746B2 (en) | 1999-11-30 | 2003-03-11 | Nec Corporation | Semiconductor device with high-speed switching circuit implemented by MIS transistors and process for fabrication thereof |
| JP2013511163A (ja) * | 2009-11-17 | 2013-03-28 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| US10074568B2 (en) | 2009-09-30 | 2018-09-11 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using same |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
-
1996
- 1996-11-05 JP JP29256496A patent/JPH10135348A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531746B2 (en) | 1999-11-30 | 2003-03-11 | Nec Corporation | Semiconductor device with high-speed switching circuit implemented by MIS transistors and process for fabrication thereof |
| US10074568B2 (en) | 2009-09-30 | 2018-09-11 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using same |
| US10217668B2 (en) | 2009-09-30 | 2019-02-26 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10224244B2 (en) | 2009-09-30 | 2019-03-05 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
| US11062950B2 (en) | 2009-09-30 | 2021-07-13 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| US11887895B2 (en) | 2009-09-30 | 2024-01-30 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| JP2013511163A (ja) * | 2009-11-17 | 2013-03-28 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Effective date: 20050225 Free format text: JAPANESE INTERMEDIATE CODE: A761 |