JPH10135452A - 中間ギャップ作業関数タングステン・ゲートの製造方法 - Google Patents

中間ギャップ作業関数タングステン・ゲートの製造方法

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JPH10135452A JP9293730A JP29373097A JPH10135452A JP H10135452 A JPH10135452 A JP H10135452A JP 9293730 A JP9293730 A JP 9293730A JP 29373097 A JP29373097 A JP 29373097A JP H10135452 A JPH10135452 A JP H10135452A
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Abstract

(57)【要約】 【課題】高速・高密度アドバンスト酸化金属半導体（MO
S）および相補形金属酸化膜半導体（CMOS）デバイスに
使用される超薄ゲート誘電体等のゲート誘電体上に対し
て直接に中間ギャップ仕事関数タングステン（Ｗ）ゲー
トおよびＷ電極を製造する方法と、該方法によって製造
された少なくとも一つのCVDによるＷゲートまたはＷ電
極を持つMOSおよびCMOSデバイスを提供する。本発明の
方法を量子デバイスに使用可能なＷ電極の製造にも適用
可能とする。 【解決手段】中間ギャップ作業関数タングステン・ゲー
トの製造方法は、（ａ）原料物質としてW（CO）6を使用
した化学蒸着（CVD）によって、半導体基板上に配置さ
れているゲート誘電体上にタングステン（Ｗ）の層を蒸
着する工程と、（ｂ）ゲート誘電体上に中央ギャップ作
業関数Ｗゲートを含むMOSデバイスを形成するために、
（ａ）の工程で形成された構造をリソグラフィ技術を用
いてパターニングする工程とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速・高密度アド
バンスト酸化金属半導体（MOS）および相補形金属酸化
膜半導体（CMOS）デバイスに使用される超薄ゲート誘電
体等のゲート誘電体上に直接に中間ギャップ仕事関数
（mid-gap workfuncition）タングステン（Ｗ）ゲート
を製造する方法に関する。特に、本発明の中間ギャップ
仕事関数Ｗゲートは、六塩化タングステン（以下、W（C
O）6とする）を原料物質として用いる低温・低圧化学蒸
着法によって直接にゲート誘電体上に製造する。本発明
の方法を量子デバイスに使用可能なＷ電極の製造にも適
用することができる。
【０００２】本発明は、電界効果トランジスタ（FET）
やゲート誘電体上に、本発明の方法によって製造される
少なくとも一つの中間ギャップ仕事関数Ｗゲートを含む
単純なキャパシタ等の高速・高密度アドバンストMOSお
よびCMOSデバイスに関する。
【０００３】
【従来の技術】アドバンスト半導体製造の分野では、高
速・高密度MOSデバイスは一般に0.1μｍ未満のたいへん
短いチャンネル長を必要とする。既存のMOSデバイス構
造を直線的にそのような短いチャンネル長に合わせるこ
とは実用的ではなく、また実行可能なものでもない。
【０００４】したがって、従来のMOSデバイスの上記問
題点を克服するために、ポリシリコン・ゲートを持つMO
Sデバイスのいくつかの新しい型、例えばシリコン・オ
ン・インシュレータ（SOI）やダブル・ゲートMOSデバイ
スが開発されてきた。しかし、このような従来のデバイ
スのすべてに共通することは、一般に厚さが約4.0nm未
満のたいへん薄い誘電体を必要とする。そのような薄い
ゲート誘電体を持つデバイスは、可能な限り低いバイア
ス電圧でもって作動させなければならない。
【０００５】現在のところ、閾値電圧VTの制御は２つの
パラメータを調整することによって行われる。第１に、
ポリシリコン・ゲートの仕事関数を、p-FETおよびn-FET
それぞれについて、ゲートにｐ+またはｎ+をドープする
ことで調整する。第２に、チャンネルの仕事関数を、該
チャンネルとゲートとの間に許容可能な仕事関数差を設
けるために、基板へ相応にドーピングすることで調節す
る。この仕事関数差によって内部拡散電位が与えられ
る。この内部拡散電位は、外部に印加されたバイアス電
圧とともに作用して、デバイスのオンおよびオフを行
う。
【０００６】ゲート長が0.1μｍよりもかなり下回るMOS
デバイスでは、一つのデバイスから他のデバイスまでの
局所的ドーパント濃度の変動は、容認できないほどのVT
の分散をもたらす。したがって、アドバンストCMOSの設
計は、本質的に固有のチャンネルで作られなければなら
ない。このことは、VTを設定するために今まで使用され
た上記パラメータの一つを取り除くので、ゲート仕事関
数だけが残る。
【０００７】もっとも低い実現可能な外部から印加され
たバイアス電圧を得るために、ゲートのフェルミ準位
は、シリコンの価電子帯と伝導帯との間の中間、すなわ
ち中間ギャップに位置すべきである。その結果、ポリシ
リコン・ゲートを使用する既存の技術ではこのような要
求に応えることができない。したがって、精巧な超薄誘
電体の加工ができるほど良好な導電率、中間ギャップ仕
事関数を持つ新規ゲート材料の開発が求められている。
このことには、限定されるものではないけれども、高エ
ネルギー荷電粒子、イオン照射、超薄ゲート誘電体を腐
食すると思われる腐食性薬品、および任意の好ましくな
いゲート材料と誘電体との間の熱力学的に固有の相互作
用、例えば相互拡散、粗面化、または相互的な科学的不
安定性が無いことが含まれる。ここで注目すべきこと
は、後に掲げられた固有の要件は、超薄誘電体にとって
たいへん厳しいものである。なぜなら、許容できないほ
ど大きな漏れ電流が誘電体の有効厚さにおけるたいへん
小さな変化によって誘導されるかもしれないからであ
る。
【０００８】これらの目的および他の目的は、タングス
テン・ヘキサカルボニル、W（CO）6を原料物質とする低
温・低圧CVDプロセスを用いて超薄誘電体等の誘電体層
に直接蒸着される中間ギャップ仕事関数Ｗゲートまたは
電極を提供する本発明の方法に合致する。
【０００９】ここで、強調しておくべきことは、CVD技
術を用いたＷの蒸着は当該技術分野において熟知された
ものであり、一般に実装の際に配線手段として適用され
るということである。そのような用途では、W（CO）6で
はなくタングステン・ヘキサフルオリド、WF6が原料物
質として一般に用いられる。配線の応用にタングステン
・カルボニルを使用することについてはほとんど注目さ
れてこなかった。なぜなら、適度に純粋なＷ膜を作る上
で相対的に高温が必要とされるからである。
【００１０】WF6を用いたCVDの化学的性質を用いた中間
ギャップ仕事関数Ｗゲートについては、従来技術にすで
に開示されている。しかし、このプロセスは、基本的に
本発明のものとは異なる。WF6は超薄ゲート誘電体上に
直接Ｗを蒸着させることに使用することはできない。そ
の代わり、化学的活性段階においてゲート誘電体上にシ
リコンの薄層を最初に蒸着させ、つぎに（SiF4を形成す
るために）シリコンを反応させて除去し、そのかわりに
Ｗを残す。さらに、均一にかなり厚い酸化物膜（250n
m）の露光はいかなる例外もなしに、大規模なゲート誘
電体漏れ電流が認められる完全なデバイス破損を引き起
こす。CVDに加えて他の技術が用いられてきたが、従来
のプロセスのいずれも超薄ゲート誘電体上に直接Ｗを蒸
着することはできない。
【００１１】配線の用途にタングステン・カルボニルが
かなり使用されているにもかかわらず、超薄ゲート誘電
体等の誘電体上に中間ギャップ仕事関数Ｗゲートを設け
るためにW（CO）6をCDV原料物質として使用することは
開示されていない。
【００１２】
【発明が解決しようとする課題】本発明の第１の目的
は、ほとんどの従来のプロセスによって一般に必要とさ
れるような任意の化学的活性化準備段階の必要性なしに
MOSおよびCMOS用途に使用するために超薄ゲート誘電体
等のゲート誘電体に直接中間ギャップ作業関数Ｗゲート
を製造するための方法を提供することである。
【００１３】本発明の第２の目的は、高純度（99.99％
以上）で、かつ一般に約５ないし６μohm−cmである理
想的なバルク値に近似する抵抗値を持つ超薄ゲート誘電
体等のゲート誘電体と合致する中間ギャップ作業関数Ｗ
ゲートの製造方法を提供することである。
【００１４】本発明の第３の目的は、原料物質としてW
（CO）6を用いた低温度・低圧力CVDプロセスを含む誘電
体上に直接Ｗ電極を製造する方法を影響することであ
る。
【００１５】本発明の第４の目的は、原料物質としてW
（CO）6を用いたCVDによってゲート誘電体上に直接蒸着
された本発明の少なくとも一つのＷゲートを含むFET等
のMOSおよびCMOSデバイスに関する。
【００１６】
【課題を解決するための手段】これらの目的は他の目的
と同様に、原料物質としてW（CO）6を使用した低温・低
圧CVD技術を用いることで本発明によって達成される。
特に、本発明の方法は、（ａ）薄膜ゲート誘電体のよう
な誘電体上にＷの均一層を直接蒸着する工程と、（ｂ）
前記誘電体上に前記中間ギャップ作業関数Ｗゲートを含
むMOSデバイスを形成するために、標準的なリソグラフ
ィック技術を用いて、工程（ａ）で形成された構造をパ
ターニングする工程とを有する。ここで強調すべきこと
は、本発明では誘電体上にＷ層を蒸着する上で化学的活
性化段階を必要としない。
【００１７】本発明はまた、本発明の方法にもとづいて
調製された少なくとも一つの中間ギャップ作業関数Ｗゲ
ートを含むFET等のMOSデバイスを提供する。本発明にも
とづくこのデバイスは、既存の技術にもとづいて調製さ
れた従来のデバイスに匹敵するゲート漏れ電流を示し、
さらに金属ゲート作業関数に対する理論的値を示す。
【００１８】さらに、本発明は量子デバイスで使用する
ためのＷ電極を製造する方法を提供する。本発明のこの
実施形態例によれば、Ｗ電極は（ａ）誘電体上にＷから
なる層を蒸着する工程と、前記誘電体上に前記Ｗ電極を
形成するために前記Ｗ層をパターニングする工程とを有
し、さらに前記蒸着はW（CO）6を原料物質として用いる
化学蒸着法によって行われる方法によって製造され
る。
【００１９】
【発明の実施の形態】上記したように、本発明は中間ギ
ャップ作業関数ＷゲートまたはＷ電極を、いっさいの化
学的活性化工程を必要とすることなし、MOSデバイス上
に存在する誘電体上に直接設ける方法を提供する。本発
明にもとづいて作られる中間ギャップ作業関数Ｗゲート
またはＷ電極は、高純度であり、MOSデバイス上に見い
だされる町薄ゲート誘電体との適合性を有し、さらに理
想的なバルク値に近似した固有抵抗値をを持つ。
【００２０】本発明の方法によれば、誘電体上にＷ層を
形成するのに十分な条件下で原料材料としてW（CO）6を
用いたCDVを採用することによって、Ｗからなる層を半
導体基板の表面にある誘電体の表面に直接蒸着する。当
業者が熟知している従来の技術を用いて、Ｗ層を含むそ
のような構造をパターニングする。
【００２１】図１は、Ｗ層を蒸着するために本発明に適
用される典型的なCVD装置10を示す。特に、装置10は、
試験MOSウエハが置かれるグラファイト試料ホルダ・カ
ートリッジ（不図示）を有するロード−ロック・ステン
レス合金製反応室12が備わっている。この反応室12は、
さらに蒸着中に試料を加熱するためのヒータ・アセンブ
リ18と蒸着中の圧力を制御する２つの超高真空管16およ
び20とを備える。
【００２２】原料物質14、タングステン・ヘキサカルボ
ニル、W（CO）6は、ステンレス合金製バルブ22を介して
反応室12に導入され、かつ管24によって反応室12内に入
れられた試験MOSウエハに向けられる。
【００２３】本発明では任意の等級のW（CO）6を使用す
ることができよう。もし低純度の等級のW（CO）6を用い
るとするならば、当業者に既知の精製技術を用いて反応
室12への導入に先だって精製することができる。
【００２４】約250℃から約600℃の温度でもってW（C
O）6のCVDが起こる。より好ましくは、ＷのCVD蒸着は約
275℃から約500℃の温度でもって起こる。CVD中の反応
室の圧力は、1x10-6Torrないし約3x10-4Torrである。よ
り好ましくは、W（CO）6のCVDは、約1x10-4Torrないし
約2x10-4Torrである。
【００２５】CVDプロセスの実行に要する時間は、一般
に約３分から約４時間までの範囲である。この範囲より
も長い時間あるいは短い時間もここで考察する。
【００２６】上記条件下で、厚さが約3.5ないし約200、
より好ましくは約50ないし100nmであるＷからなる層
を、誘電体上に直接蒸着させる。
【００２７】本発明に用いられる典型的なMOSウエハを
図３に示す。特に、本発明に適用されうるMOSウエハ48
は、少なくとも１つのドレイン領域52と少なくとも一つ
のソース領域54とを有し、かつこれらの領域が組み入れ
られた半導体基板50から構成される。また、ドレイン領
域52およびソース領域54を半導体基板50の表面に配置し
てもよい。半導体基板50の表面には、誘電体56からなる
層が配置されている。Ｗ58からなる層は、既に述べたCV
D技術によってゲート誘電体層56の上面に形成される。
【００２８】本発明で使用してもよい半導体基板50は、
限定されるものではないが、シリコン、SiGe、またはGa
Asである。半導体基板としては、シリコンがもっとも好
ましい。
【００２９】製造されている所望のMOSデバイスに応じ
て、本発明で用いる半導体基板をｐ−型またはｎ−型と
することができる。基板は、当業者に既知の技術を用い
製造することができる。半導体基板の厚さは、本発明の
方法にとっては重要なことではない。製造されている所
望のデバイスに応じて厚さを変えてもよい。
【００３０】本発明で用いる超薄誘電体としては、Si
O2、窒化SiO2、Si3Ｎ4、金属酸化物、およびこれらの混
合物または化合物が挙げられる。本発明で用いる誘電体
を、当業者に既知の方法でもって成長、蒸着、または反
応させてもよい。ここで言及したゲート誘電体のため、
SiO2または軽く窒化SiO2（全窒素含有量５％以下）が現
時点ではかなり好ましいものとなっている。
【００３１】本発明の別のかなり好ましい実施形態例で
は、超薄ゲート誘電体を用いる。「超薄」という用語
は、上記に定義したようなゲート誘電体を意味する。こ
の材料の全体の厚さは、デバイスに組み込まれ、かつ通
常の状態で作動させた場合に、ゲート漏れ電流の大部分
が直接的なトンネル形成の結果によるものとなるような
厚さである。特にSiO2では、このことは約4.0nm未満の
厚さに一致する。よりいっそう明確には、「超薄」とい
う用語は、約3.0nm未満の厚さを持つゲート誘電体を意
味する。
【００３２】Ｗ層58を蒸着させた後、図２に示すMOSウ
エハを当業者に既知の標準的なリソグラフィ技術を用い
てパターニングする。この工程には、限定されるもので
はないが、化学蒸着（CVD）したＷ層の表面にフォトレ
ジストを位置決めする段階と、フォトレジストを現像す
る段階と、フォトレジストがない領域をエッチング技術
によって除去する段階とを含む。パターニング後の最終
構造60を図３に示す。
【００３３】エッチングは、当業者に既知のウエット・
エッチングあるいはドライ・エッチングの技術を用いて
行うことができる。ウエット・エッチングを採用する場
合、化学エッチング剤はH2O2、クロム酸、リン酸、酢酸
硝酸等からなる群から選択される。本発明において好ま
しい化学エッチング剤は、H2O2である。化学エッチング
剤からなる混合物単独で、あるいは該混合物に水を加え
たものもここで検討される。
【００３４】本発明においてドライ・エッチングが採用
される場合、反応性イオン・エッチング（RIE）、イオ
ン・ビーム・エッチング（IBE）、またはレーザ切除に
よってエッチングを行ってもよい。これらのドライ・エ
ッチング技術の各々は、当業者によく知られたもであ
る。
【００３５】本発明はまた、発明の方法によって作製さ
れた超薄ゲート誘電体上に少なくとも一つの中間ギャッ
プ作業関数Ｗゲートをデバイス構造内に含むMOSデバイ
スに関する。本発明にもとづいて調製された一つの中間
ギャップ作業関数Ｗゲートを含む単純化されたMOSデバ
イスを図３に示す。デュアル・ゲートMOSデバイスのよ
うな２つ以上のMOSゲートを有するデバイスもここで検
討される。
【００３６】他のMOSデバイス、例えば電解効果トラン
ジスタ（FET）、単純キャパシタ構造、電解放出デバイ
ス、および量子デバイスもまたここで検討される。これ
らの構造全体に共通なことは、本発明の方法にもとづい
て製造される少なくとも一つの中間ギャップ作業関数Ｗ
ゲートまたはＷ電極が誘電体上に直接設けられているこ
とである。
【００３７】以下の実施例は、本発明の範囲を説明する
ためのものである。この実施例はただ単に説明を目的し
たものであることから、本発明の実施形態例はそれに限
定されてはならない。
【００３８】実施例１ 厚さが2.8〜7.0nmの範囲内にある熱成長二酸化珪素薄膜
を用いて試験構造を製造した。個々のキャパシタを100n
m熱成長フィールド酸化物を用いて絶縁した。約0.1ない
し0.2ohm−cmの抵抗率を持つｐ型ウエハおよびｎ型ウエ
ハの両方に膜を成長させた。
【００３９】タングステン膜を一括して試験ウエハ上に
蒸着した。特にＷ蒸着は約10-9torrのベース圧力を持
ち、荷重がロックされたステンレス合金製反応室内で行
われた。タングステン・ヘキサカルボニル、W（CO）6を
原料気体として用いた。また、このW（CO）6をステンレ
ンス合金バルブ経由で反応室に放出するとともに、銅管
を介して試料上に向けた。試料をグラファイト製試料ホ
ルダ・カートリッジに導入し、次に反応室チャンバ内に
位置したヒータ・アセンブリに導入した。約500℃で蒸
着を行った。この系における成長速度は、概して約１．
５nm／分であり、大ざっぱにいって温度に依存したもの
ではなく、輸送が限定された成長の仕方を示す。
【００４０】Ｗ膜の蒸着後、標準的なリソグラフィ技術
を用いてデバイスをパターニングした。各デバイスのタ
ングステン膜に対して、H2O2を用いたウエット・エッチ
ングを施した。これによって約10-6から約10-2cm2まで
の範囲の面積を持つキャパシタ構造が形成された。
【００４１】上記のようにして形成されたキャパシタを
高周波数および準静的キャパシタンス−電圧（Ｃ−Ｖ）
および電流−電圧技術を用いて試験した。図４および図
５は、約3.0ないし7.0nmキャパシタの厚さを持つＷゲー
ト酸化膜により形成されたＷゲート・キャパシタ構造に
関する典型的なＣ−Ｖデータを示す。データは、ｐ型お
よびｎ型シリコン・ウエハの両方とも含まれるデバイス
に関するものである。破線および実線は、約30分間にわ
たって450℃で10％Ｈ2含有窒素中で実行される標準的な
後金属ゲート蒸着成形ガス・アニーリング（FGA）段階
の前および後のＣ−Ｖデータを示すものである。図６お
よび図７は、それぞれ処理通りの構造およびFGA構造の
Ｃ−Ｖ特性を示す。
【００４２】Ｃ−Ｖデータを分析すると、FGA処理され
た試料について低1011cm-2ev-1の境界状態密度が示され
る。平坦なバンド電圧は、ｎ型シリコン・ウエハでは約
0.3ボルトであり、ｐ型シリコン・ウエハでは約−0.3ボ
ルトである。このことは、それ自身のなかで、金属ゲー
トの準位はシリコン中間ギャップにたいへん近いところ
に位置していることを示している。このことはまた、図
４および図５のｙ軸でのＣ−Ｖ曲線の対称性を示してい
る。基板はｎ型およびｐ型の基板の両方ともにドーピン
グ濃度がほぼ同一であることから、電圧の軸について完
全な対称性を中間ギャップ金属作業関数ゲートが示すで
あろうことが予想できよう。
【００４３】上記キャパシタ構造からの電流−電圧デー
タは、図６および図７に示すように、タングステン・ゲ
ートおよびシリコン基板の相対的フェルミ準位と一致し
ている漏れ電流を示している。
【００４４】これらのデータによって、タングステン・
ゲート・キャパシタが図６に示すような標準的なポリシ
リコンをベースとしたキャパシタによって示される漏れ
電流と同等の低さの漏れ電流を持つことが示される（妥
当な比較を行うために、漏れ電流は真のゲート誘電体電
圧降下、Vox = Vgate - VFBの関数として比較した）。
この結果は、厚さ、7.0nmゲート誘電体についてのみ得
たものではなく、超薄3.0nm誘電体膜についても求め
た。タングステン・ゲートを作る（他の技術によって）
ために他の研究者による以前の試みは、厚さが7.0nmの
膜であってもこの要求を達成することはできない。
【００４５】本発明を詳細に示し、かつ好ましい実施形
態例によって記載してきた一方で、形態および記載にお
いて上述および他の変更は本発明の精神および範囲から
離れることなく実施することは当業者によって容易に理
解されよう。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）金属酸化物半導体（MOS）の応用に使用される中
間ギャップ作業関数タングステン・ゲートの製造方法で
あって、（ａ）原料物質としてW（CO）6を使用した化学
蒸着（CVD）によって、半導体基板上に配置されている
ゲート誘電体上にタングステン（Ｗ）の層を蒸着する工
程と、（ｂ）前記ゲート誘電体上に前記中間ギャップ作
業関数Ｗゲートを含むMOSデバイスを形成するために、
前記（ａ）の工程で形成された構造をリソグラフィ技術
を用いてパターニングする工程とを有する中間ギャップ
作業関数タングステン・ゲートの製造方法。 （２）前記ゲート誘電体は、厚さが4.0nm未満である超
薄ゲート誘電体であることを特徴とする上記（１）に記
載の中間ギャップ作業関数タングステン・ゲートの製造
方法。 （３）前記超薄ゲート誘電体は、厚さが３nm未満である
ことを特徴とする上記（２）に記載の中間ギャップ作業
関数タングステン・ゲートの製造方法。 （４）前記超薄ゲート誘電体は、SiO2、窒化SiO2、Si
3Ｎ4、金属酸化物、およびこれらの混合物からなる群か
ら選択されることを特徴とする上記（３）に記載の中間
ギャップ作業関数タングステン・ゲートの製造方法。 （５）前記超薄ゲート誘電体は、SiO2であることを特徴
とする上記（４）に記載の中間ギャップ作業関数タング
ステン・ゲートの製造方法。 （６）前記半導体基板は、少なくとも一つのソース領域
と少なくとも一つのドレイン領域とを備えることを特徴
とする上記（１）に記載の中間ギャップ作業関数タング
ステン・ゲートの製造方法。 （７）前記半導体基板は、ｐ型の半導体基板またはｎ型
の半導体基板であることを特徴とする上記（１）に記載
の中間ギャップ作業関数タングステン・ゲートの製造方
法。 （８）前記半導体基板は、シリコン、SiGe、またはGaAs
からなることを特徴とする上記（１）に記載の中間ギャ
ップ作業関数タングステン・ゲートの製造方法。 （９）前記半導体基板は、シリコンからなることを特徴
とする上記（１）に記載の中間ギャップ作業関数タング
ステン・ゲートの製造方法。 （１０）前記化学蒸着（CVD）を行う工程は、250℃から
500℃までの温度範囲で実施されることを特徴とする上
記（１）に記載の中間ギャップ作業関数タングステン・
ゲートの製造方法。 （１１）前記化学蒸着（CVD）を行う工程は、275℃から
500℃までの温度範囲で実施されることを特徴とする上
記（１０）に記載の中間ギャップ作業関数タングステン
・ゲートの製造方法。 （１２）前記化学蒸着（CVD）を行う工程は、1x10-6Tor
rから3x10-4Torrまでの圧力範囲で実施されることを特
徴とする上記（１）に記載の中間ギャップ作業関数タン
グステン・ゲートの製造方法。 （１３）前記化学蒸着（CVD）を行う工程は、1x10-4Tor
rから2x10-4Torrまでの圧力範囲で実施されることを特
徴とする上記（１２）に記載の中間ギャップ作業関数タ
ングステン・ゲートの製造方法。 （１４）前記化学蒸着（CVD）を行う工程によって得ら
れる前記タングステンの層は、厚さが3.5nmから200nmま
での範囲にあることを特徴とする上記（１）に記載の中
間ギャップ作業関数タングステン・ゲートの製造方法。 （１５）前記タングステンの層は、厚さが50nmから100n
mまでの範囲にあることを特徴とする上記（１４）に記
載の中間ギャップ作業関数タングステン・ゲートの製造
方法。 （１６）前記パターニングを行う工程は、前記タングス
テンの層の所定の領域上に少なくとも一つのフォトレジ
ストを配置する工程と、前記フォトレジストを現像する
工程と、前記フォトレジストが含まれない前記タングス
テンの層の領域をエッチングする工程とからなることを
特徴とする上記（１）に記載の中間ギャップ作業関数タ
ングステン・ゲートの製造方法。 （１７）前記エッチングの工程は、ウエット・エッチン
グまたはドライ・エッチングからなることを特徴とする
上記（１６）に記載の中間ギャップ作業関数タングステ
ン・ゲートの製造方法。 （１８）前記ウエット・エッチングは、H2O2、リン酸、
クロム酸、硝酸、およびこれらの混合物からなる群から
選択される化学エッチング剤を用いて行われることを特
徴とする上記（１７）に記載の中間ギャップ作業関数タ
ングステン・ゲートの製造方法。 （１９）前記化学エッチング剤は、H2O2であることを特
徴とする上記（１８）に記載の中間ギャップ作業関数タ
ングステン・ゲートの製造方法。 （２０）前記ドライ・エッチングとして、反応性イオン
・エッチング（RIE）、イオン・ビーム・エッチング（I
BE）、およびレーザ切除によるエッチングが挙げられる
ことを特徴とする上記（１７）に記載の中間ギャップ作
業関数タングステン・ゲートの製造方法。 （２１）MOSウエハを設ける工程をさらに含み、また前
記MOSウエハは、少なくとも一つのソース領域と少なく
とも一つのドレイン領域とを有するｐ型半導体基板また
はｎ型半導体基板であり、さらに該ｐ型半導体基板また
はｎ型半導体基板上に誘電体が配置されていることを特
徴とする上記（１）に記載の中間ギャップ作業関数タン
グステン・ゲートの製造方法。 （２２）タングステン電極を製造する方法であって、
（ａ）原料材料としてW（CO）6を用いる化学蒸着（CV
D）によって、誘電体をタングステンの層に蒸着する工
程と、（ｂ）前記誘電体上にタングステン電極を形成す
るために、前記タングステンの層をパターニングする工
程とを有することを特徴とするタングステン電極の製造
方法。 （２３）ゲート誘電体上に少なくとも一つの中間ギャッ
プ作業関数タングステン・ゲートを有するMOSデバイス
であって、前記中間ギャップ作業関数タングステン・ゲ
ートは、上記（１）に記載の方法によって形成されるこ
とを特徴とするMOSデバイス。 （２４）前記ゲート誘電体は、厚さが4.0nm未満である
超薄ゲート誘電体であることを特徴とする上記（２３）
に記載のMOSデバイス。 （２５）ゲート誘電体上に少なくとも一つの中間ギャッ
プ作業関数タングステン・ゲートを有する電界効果トラ
ンジスタ（FET）であって、前記中間ギャップ作業関数
タングステン・ゲートは、上記（１）に記載の方法によ
って形成されることを特徴とする電界効果トランジス
タ。 （２６）前記ゲート誘電体は、厚さが4.0nm未満である
超薄ゲート誘電体であることを特徴とする上記（２５）
に記載の電界効果トランジスタ。
【図面の簡単な説明】
【図１】超薄ゲート誘電体上にＷを直接蒸着するため
に、本発明に適用される典型的なCVD装置の構成を説明
するための模式的平面図である。
【図２】本発明にもとづく方法にもとづいて調製された
典型的なMOSデバイスの構成を示すもので、Ｗを蒸着し
た後の断面図である。
【図３】本発明にもとづく方法にもとづいて調製された
典型的なMOSデバイスの構成を示すもので、パターニン
グを施した後の断面図である。
【図４】本発明にもとづいて形成された厚さ3.0nmのＷ
ゲート・キャパシタ構造のキャパシタンスと電圧との関
係を示すキャパシタンス−電圧曲線図であり、図中、破
線は成長した際の関係を示し、実線は成形ガス・アニー
リング（FGA）を行った後の関係を示す。
【図５】本発明にもとづいて形成された厚さ7.0nmのＷ
ゲート・キャパシタ構造のキャパシタンスと電圧との関
係を示すキャパシタンス−電圧曲線図であり、図中、破
線は成長した際の関係を示し、実線は成形ガス・アニー
リング（FGA）を行った後の関係を示す。
【図６】本発明にもとづいて形成された厚さ3.0nmのＷ
ゲート・キャパシタ構造の電流と電圧との関係を示す電
流−電圧曲線図であり、図中、破線は成長した際の関係
を示し、実線は成形ガス・アニーリング（FGA）を行っ
た後の関係を示す。
【図７】本発明にもとづいて形成された厚さ7.0nmのＷ
ゲート・キャパシタ構造の電流と電圧との関係を示す電
流−電圧曲線図であり、図中、破線は成長した際の関係
を示し、実線は成形ガス・アニーリング（FGA）を行っ
た後の関係を示す。
【符号の説明】
１０ CVD装置 １２ ロード−ロック・ステンレス合金製反応室 １４ 原料物質 １６ 超高真空管 １８ ヒータ・アセンブリ ２０ 超高真空管 ２２ ステンレス合金製バルブ ２４ 管 ４８ MOSウエハ ５０ 半導体基板 ５２ ドレイン領域 ５４ ソース領域 ５６ 誘電体からなる層（ゲート誘電体層） ５８ タングステン（Ｗ）からなる層 ６０ 最終構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェントン・リード・マクフェリィー アメリカ合衆国10562 ニューヨーク州 オッシニング ドナルド レーン 25 (72)発明者 ジョン・ヤコブ・ユーカス アメリカ合衆国06905 コネティカット州 スタンフォード ハイ アヴェニュー 94

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】金属酸化物半導体（MOS）の応用に使用さ
    れる中間ギャップ作業関数タングステン・ゲートの製造
    方法であって、 （ａ）原料物質としてW（CO）6を使用した化学蒸着（CV
    D）によって、半導体基板上に配置されているゲート誘
    電体上にタングステン（Ｗ）の層を蒸着する工程と、 （ｂ）前記ゲート誘電体上に前記中間ギャップ作業関数
    Ｗゲートを含むMOSデバイスを形成するために、前記
    （ａ）の工程で形成された構造をリソグラフィ技術を用
    いてパターニングする工程とを有する中間ギャップ作業
    関数タングステン・ゲートの製造方法。
  2. 【請求項２】前記ゲート誘電体は、厚さが4.0nm未満で
    ある超薄ゲート誘電体であることを特徴とする請求項１
    に記載の中間ギャップ作業関数タングステン・ゲートの
    製造方法。
  3. 【請求項３】前記超薄ゲート誘電体は、厚さが３nm未満
    であることを特徴とする請求項２に記載の中間ギャップ
    作業関数タングステン・ゲートの製造方法。
  4. 【請求項４】前記超薄ゲート誘電体は、SiO2、窒化SiO2、
    Si3Ｎ4、金属酸化物、およびこれらの混合物からなる群
    から選択されることを特徴とする請求項３に記載の中間
    ギャップ作業関数タングステン・ゲートの製造方法。
  5. 【請求項５】前記超薄ゲート誘電体は、SiO2であること
    を特徴とする請求項４に記載の中間ギャップ作業関数タ
    ングステン・ゲートの製造方法。
  6. 【請求項６】前記半導体基板は、少なくとも一つのソー
    ス領域と少なくとも一つのドレイン領域とを備えること
    を特徴とする請求項１に記載の中間ギャップ作業関数タ
    ングステン・ゲートの製造方法。
  7. 【請求項７】前記半導体基板は、ｐ型の半導体基板また
    はｎ型の半導体基板であることを特徴とする請求項１に
    記載の中間ギャップ作業関数タングステン・ゲートの製
    造方法。
  8. 【請求項８】前記半導体基板は、シリコン、SiGe、また
    はGaAsからなることを特徴とする請求項１に記載の中間
    ギャップ作業関数タングステン・ゲートの製造方法。
  9. 【請求項９】前記半導体基板は、シリコンからなること
    を特徴とする請求項１に記載の中間ギャップ作業関数タ
    ングステン・ゲートの製造方法。
  10. 【請求項１０】前記化学蒸着（CVD）を行う工程は、250
    ℃から500℃までの温度範囲で実施されることを特徴と
    する請求項１に記載の中間ギャップ作業関数タングステ
    ン・ゲートの製造方法。
  11. 【請求項１１】前記化学蒸着（CVD）を行う工程は、275
    ℃から500℃までの温度範囲で実施されることを特徴と
    する請求項１０に記載の中間ギャップ作業関数タングス
    テン・ゲートの製造方法。
  12. 【請求項１２】前記化学蒸着（CVD）を行う工程は、1x1
    0-6Torrから3x10-4Torrまでの圧力範囲で実施されるこ
    とを特徴とする請求項１に記載の中間ギャップ作業関数
    タングステン・ゲートの製造方法。
  13. 【請求項１３】前記化学蒸着（CVD）を行う工程は、1x1
    0-4Torrから2x10-4Torrまでの圧力範囲で実施されるこ
    とを特徴とする請求項１２に記載の中間ギャップ作業関
    数タングステン・ゲートの製造方法。
  14. 【請求項１４】前記化学蒸着（CVD）を行う工程によっ
    て得られる前記タングステンの層は、厚さが3.5nmから2
    00nmまでの範囲にあることを特徴とする請求項１に記載
    の中間ギャップ作業関数タングステン・ゲートの製造方
    法。
  15. 【請求項１５】前記タングステンの層は、厚さが50nmか
    ら100nmまでの範囲にあることを特徴とする請求項１４
    に記載の中間ギャップ作業関数タングステン・ゲートの
    製造方法。
  16. 【請求項１６】前記パターニングを行う工程は、 前記タングステンの層の所定の領域上に少なくとも一つ
    のフォトレジストを配置する工程と、 前記フォトレジストを現像する工程と、 前記フォトレジストが含まれない前記タングステンの層
    の領域をエッチングする工程とからなることを特徴とす
    る請求項１に記載の中間ギャップ作業関数タングステン
    ・ゲートの製造方法。
  17. 【請求項１７】前記エッチングの工程は、ウエット・エ
    ッチングまたはドライ・エッチングからなることを特徴
    とする請求項１６に記載の中間ギャップ作業関数タング
    ステン・ゲートの製造方法。
  18. 【請求項１８】前記ウエット・エッチングは、H2O2、リ
    ン酸、クロム酸、硝酸、およびこれらの混合物からなる
    群から選択される化学エッチング剤を用いて行われるこ
    とを特徴とする請求項１７に記載の中間ギャップ作業関
    数タングステン・ゲートの製造方法。
  19. 【請求項１９】前記化学エッチング剤は、H2O2であるこ
    とを特徴とする請求項１８に記載の中間ギャップ作業関
    数タングステン・ゲートの製造方法。
  20. 【請求項２０】前記ドライ・エッチングとして、反応性
    イオン・エッチング（RIE）、イオン・ビーム・エッチ
    ング（IBE）、およびレーザ切除によるエッチングが挙
    げられることを特徴とする請求項１７に記載の中間ギャ
    ップ作業関数タングステン・ゲートの製造方法。
  21. 【請求項２１】MOSウエハを設ける工程をさらに含み、
    また前記MOSウエハは、少なくとも一つのソース領域と
    少なくとも一つのドレイン領域とを有するｐ型半導体基
    板またはｎ型半導体基板であり、さらに該ｐ型半導体基
    板またはｎ型半導体基板上に誘電体が配置されているこ
    とを特徴とする請求項１に記載の中間ギャップ作業関数
    タングステン・ゲートの製造方法。
  22. 【請求項２２】タングステン電極を製造する方法であっ
    て、 （ａ）原料材料としてW（CO）6を用いる化学蒸着（CV
    D）によって、誘電体をタングステンの層に蒸着する工
    程と、 （ｂ）前記誘電体上にタングステン電極を形成するため
    に、前記タングステンの層をパターニングする工程とを
    有することを特徴とするタングステン電極の製造方法。
  23. 【請求項２３】ゲート誘電体上に少なくとも一つの中間
    ギャップ作業関数タングステン・ゲートを有するMOSデ
    バイスであって、 前記中間ギャップ作業関数タングステン・ゲートは、請
    求項１に記載の方法によって形成されることを特徴とす
    るMOSデバイス。
  24. 【請求項２４】前記ゲート誘電体は、厚さが4.0nm未満
    である超薄ゲート誘電体であることを特徴とする請求項
    ２３に記載のMOSデバイス。
  25. 【請求項２５】ゲート誘電体上に少なくとも一つの中間
    ギャップ作業関数タングステン・ゲートを有する電界効
    果トランジスタ（FET）であって、 前記中間ギャップ作業関数タングステン・ゲートは、請
    求項１に記載の方法によって形成されることを特徴とす
    る電界効果トランジスタ。
  26. 【請求項２６】前記ゲート誘電体は、厚さが4.0nm未満
    である超薄ゲート誘電体であることを特徴とする請求項
    ２５に記載の電界効果トランジスタ。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333250B1 (en) 1998-12-28 2001-12-25 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
US6340629B1 (en) 1998-12-22 2002-01-22 Hyundai Electronics Industries Co., Ltd. Method for forming gate electrodes of semiconductor device using a separated WN layer
US6468914B1 (en) 1998-12-29 2002-10-22 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
JP2003500830A (ja) * 1999-05-19 2003-01-07 インフィニオン テクノロジーズ ノース アメリカ コーポレイション タングステン充填ディープトレンチ
US7344754B2 (en) 2002-12-18 2008-03-18 Tokyo Electron Limited Film formation method
JP2008131050A (ja) * 2006-11-20 2008-06-05 Tokyo Electron Ltd 半導体素子への金属含有膜の集積方法
US7863083B2 (en) 2001-11-29 2011-01-04 International Business Machines Corporation High temperature processing compatible metal gate electrode for pFETS and methods for fabrication
US10833199B2 (en) 2016-11-18 2020-11-10 Acorn Semi, Llc Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height
US10872964B2 (en) 2016-06-17 2020-12-22 Acorn Semi, Llc MIS contact structure with metal oxide conductor
US10879366B2 (en) 2011-11-23 2020-12-29 Acorn Semi, Llc Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers
US10937880B2 (en) 2002-08-12 2021-03-02 Acorn Semi, Llc Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US11043571B2 (en) 2002-08-12 2021-06-22 Acorn Semi, Llc Insulated gate field effect transistor having passivated schottky barriers to the channel

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452276B1 (en) 1998-04-30 2002-09-17 International Business Machines Corporation Ultra thin, single phase, diffusion barrier for metal conductors
US6211042B1 (en) * 1998-10-13 2001-04-03 International Business Machines Corporation Growth of epitaxial semiconductor films in presence of reactive metal
US6660660B2 (en) * 2000-10-10 2003-12-09 Asm International, Nv. Methods for making a dielectric stack in an integrated circuit
US6603181B2 (en) * 2001-01-16 2003-08-05 International Business Machines Corporation MOS device having a passivated semiconductor-dielectric interface
US20020190379A1 (en) * 2001-03-28 2002-12-19 Applied Materials, Inc. W-CVD with fluorine-free tungsten nucleation
US6551942B2 (en) 2001-06-15 2003-04-22 International Business Machines Corporation Methods for etching tungsten stack structures
US6607976B2 (en) 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
US6770500B2 (en) * 2002-03-15 2004-08-03 International Business Machines Corporation Process of passivating a metal-gated complementary metal oxide semiconductor
US6762469B2 (en) 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
US6869868B2 (en) * 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
TWI312536B (en) * 2003-07-23 2009-07-21 Nanya Technology Corporatio Method for fabricating semiconductor device having stack-gate structure
US6921711B2 (en) * 2003-09-09 2005-07-26 International Business Machines Corporation Method for forming metal replacement gate of high performance
US7078341B2 (en) * 2003-09-30 2006-07-18 Tokyo Electron Limited Method of depositing metal layers from metal-carbonyl precursors
US6989321B2 (en) * 2003-09-30 2006-01-24 Tokyo Electron Limited Low-pressure deposition of metal layers from metal-carbonyl precursors
US7037816B2 (en) * 2004-01-23 2006-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integration of HfO2 and RTCVD poly-silicon
JP2005217176A (ja) * 2004-01-29 2005-08-11 Tokyo Electron Ltd 半導体装置および積層膜の形成方法
JP2008515173A (ja) * 2004-08-24 2008-05-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置及びかかる半導体装置の製造方法
US20060068098A1 (en) * 2004-09-27 2006-03-30 Tokyo Electron Limited Deposition of ruthenium metal layers in a thermal chemical vapor deposition process
US20060068588A1 (en) * 2004-09-30 2006-03-30 Tokyo Electron Limited Low-pressure deposition of ruthenium and rhenium metal layers from metal carbonyl precursors
US7323403B2 (en) * 2004-11-29 2008-01-29 Texas Instruments Incroporated Multi-step process for patterning a metal gate electrode
JP2008147393A (ja) * 2006-12-08 2008-06-26 Toshiba Corp 半導体装置及びその製造方法
US20090087550A1 (en) * 2007-09-27 2009-04-02 Tokyo Electron Limited Sequential flow deposition of a tungsten silicide gate electrode film
KR101990051B1 (ko) 2012-08-31 2019-10-01 에스케이하이닉스 주식회사 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4392299A (en) * 1981-01-08 1983-07-12 Rca Corporation Method of manufacturing low resistance gates and interconnections
US4451503A (en) * 1982-06-30 1984-05-29 International Business Machines Corporation Photo deposition of metals with far UV radiation
JPS59132136A (ja) * 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
US4817557A (en) * 1983-05-23 1989-04-04 Anicon, Inc. Process and apparatus for low pressure chemical vapor deposition of refractory metal
US4619840A (en) * 1983-05-23 1986-10-28 Thermco Systems, Inc. Process and apparatus for low pressure chemical vapor deposition of refractory metal
JPS61217576A (ja) * 1985-03-20 1986-09-27 Hitachi Ltd タングステン薄膜の形成方法
US4811066A (en) * 1987-10-19 1989-03-07 Motorola, Inc. Compact multi-state ROM cell
US5212400A (en) * 1988-02-18 1993-05-18 International Business Machines Corporation Method of depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby
US5164805A (en) * 1988-08-22 1992-11-17 Massachusetts Institute Of Technology Near-intrinsic thin-film SOI FETS
US5061647A (en) * 1990-10-12 1991-10-29 Motorola, Inc. ITLDD transistor having variable work function and method for fabricating the same
US5565247A (en) * 1991-08-30 1996-10-15 Canon Kabushiki Kaisha Process for forming a functional deposited film
EP0575688B1 (en) * 1992-06-26 1998-05-27 STMicroelectronics S.r.l. Programming of LDD-ROM cells
JP2643833B2 (ja) * 1994-05-30 1997-08-20 日本電気株式会社 半導体記憶装置及びその製造方法
JP2901493B2 (ja) * 1994-06-27 1999-06-07 日本電気株式会社 半導体記憶装置及びその製造方法
US5539230A (en) * 1995-03-16 1996-07-23 International Business Machines Corporation Chimney capacitor
JPH09107036A (ja) * 1995-08-09 1997-04-22 Toshiba Corp 半導体装置

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6340629B1 (en) 1998-12-22 2002-01-22 Hyundai Electronics Industries Co., Ltd. Method for forming gate electrodes of semiconductor device using a separated WN layer
US6333250B1 (en) 1998-12-28 2001-12-25 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
US6468914B1 (en) 1998-12-29 2002-10-22 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
JP2003500830A (ja) * 1999-05-19 2003-01-07 インフィニオン テクノロジーズ ノース アメリカ コーポレイション タングステン充填ディープトレンチ
US7863083B2 (en) 2001-11-29 2011-01-04 International Business Machines Corporation High temperature processing compatible metal gate electrode for pFETS and methods for fabrication
US11355613B2 (en) 2002-08-12 2022-06-07 Acorn Semi, Llc Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US11056569B2 (en) 2002-08-12 2021-07-06 Acorn Semi, Llc Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US11043571B2 (en) 2002-08-12 2021-06-22 Acorn Semi, Llc Insulated gate field effect transistor having passivated schottky barriers to the channel
US11018237B2 (en) 2002-08-12 2021-05-25 Acorn Semi, Llc Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US10950707B2 (en) 2002-08-12 2021-03-16 Acorn Semi, Llc Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US10937880B2 (en) 2002-08-12 2021-03-02 Acorn Semi, Llc Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US7344754B2 (en) 2002-12-18 2008-03-18 Tokyo Electron Limited Film formation method
JP2008131050A (ja) * 2006-11-20 2008-06-05 Tokyo Electron Ltd 半導体素子への金属含有膜の集積方法
US10879366B2 (en) 2011-11-23 2020-12-29 Acorn Semi, Llc Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers
US11610974B2 (en) 2011-11-23 2023-03-21 Acorn Semi, Llc Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers
US11804533B2 (en) 2011-11-23 2023-10-31 Acorn Semi, Llc Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers
US12336263B2 (en) 2011-11-23 2025-06-17 Acorn Semi, Llc Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers
US10872964B2 (en) 2016-06-17 2020-12-22 Acorn Semi, Llc MIS contact structure with metal oxide conductor
US11843040B2 (en) 2016-06-17 2023-12-12 Acorn Semi, Llc MIS contact structure with metal oxide conductor
US10833199B2 (en) 2016-11-18 2020-11-10 Acorn Semi, Llc Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height
US11462643B2 (en) 2016-11-18 2022-10-04 Acorn Semi, Llc Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height
US12034078B2 (en) 2016-11-18 2024-07-09 Acorn Semi, Llc Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height
US12477776B2 (en) 2016-11-18 2025-11-18 Acorn Semi, Llc Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height

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