KR19980032402A - 초박층 유전체와 양립할 수 있는 중간 갭 금속 게이트의 제작 - Google Patents

초박층 유전체와 양립할 수 있는 중간 갭 금속 게이트의 제작 Download PDF

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Abstract

텅스텐 카보닐의 저온/저압 CVD를 이용하여, 고속/고밀도의 개량된 MOS 및 CMOS 장치에 사용하기 위한 게이트 유전체 물질상에 직접적으로 중간 갭 일함수 텅스텐 게이트 또는 텅스텐 전극을 제작하는 방법이 제공된다. 본 발명에 의해 제작된 CVD 텅스텐 게이트 또는 텅스텐 전극 하나 이상을 함유하는 MOS 및 CMOS 장치가 또한 제공된다.

Description

초박층 유전체와 양립할 수 있는 중간 갭 금속 게이트의 제작
본 발명은 고속/고 밀도의 개량된 금속 산화물 반도체(MOS) 및 상보형 금속 산화물 반도체(CMOS) 장치에 사용하기 위해 초박층 게이트 유전체 물질과 같은 게이트 유전체 물질상에 직접 부착된 중간 갭 일함수 텅스텐(W) 게이트를 제작하는 방법에 관한 것이다. 구체적으로, 본 발명의 중간 갭 일함수 텅스텐 게이트는 쏘스 물질로 텅스텐 헥사카보닐, W(CO)6을 사용하는 저온/저압 화학적 증착(CVD) 기술을 사용하므로써 게이트 유전체 물질위에서 직접 제작된다. 본 발명의 방법은 또한 양자 장치에 사용될 수 있는 텅스텐 전극을 제작하는데 사용될 수 있다.
본 발명은 또한 게이트 유전체 물질위에 본 발명의 방법에 의해 제작된 적어도 하나의 중간 갭 일함수 텅스텐 게이트를 함유하는 전계 효과 트랜지스터(FETs) 및 단순 캐패시터와 같이 고속/고 밀도의 개량된 MOS 및 CMOS 장치에 관한 것이다.
개량된 반도체 제작 분야에서, 고속/고 밀도 MOS 장치는 전형적으로 0.1 ㎛ 보다 적은 대단히 짧은 채널 길이를 필요로 한다. 이러한 짧은 채널 길이에 비해 현재의 MOS 장치 구조는 실행할 수 있을 만큼 실용적이지 못하다.
따라서, 선행 기술의 MOS 장치가 갖는 선행의 문제점을 극복하고자 몇가지 새로운 유형의 MOS 장치, 예를 들면 폴리실리콘 게이트를 갖는 더블 게이트 MOS 장치 및 실리콘-온-절연체(SOIs)가 개발되었다. 그러나, 이들 선행 기술의 장치 모두에 공통적으로 일반적으로 약 4.0 nm 미만의 두께의 대단히 박층의 게이트 유전체 물질이 필요하다. 이렇게 박층의 게이트 유전체 물질을 가진 장치는 가능한 한 낮은 바이어스 전압에서 작업해야만 한다.
현재의 관행으로, 역치 전압 VT는 2가지 변수를 조절하므로써 제어된다. 첫째로, 폴리실리콘 게이트의 일함수는 p-FETs 및 n-FETs에 각각 게이트 p+또는 n+을 도핑하므로써 조절된다. 두 번째로, 채널의 일함수는 기판을 적절히 도핑하여 채널과 게이트간에 허용가능한 일함수 차이를 제공하므로써 조절된다. 이러한 일함수 차이는 외부에서 가해된 바이어스와 함께 작업하여 장치를 켰다 껏다하는 내장 전위(built-in potential)를 제공한다.
0.1 ㎛보다 훨씬 적은 게이트 길이의 MOS 장치에 있어서, MOS 장치간의 국부 도판트 농도 변동은 VT에 허용할 수 없을 정도로 큰 산포량을 생성한다. 그러므로, 본질적으로 고유한 채널을 가진 개량된 CMOS 디자인을 제작해야 한다. VT를 설정하기 위해 이제까지 사용된 변수중 하나를 제거하고, 게이트 일함수만이 남는다.
최소로 가능한 외부에서 적용된 바이어스 전압을 갖기 위해서, 게이트의 페르미(Fermi) 준위는 실리콘의 가 전자대와 전도대사이의 중간, 즉 중간 갭에 놓여야한다. 따라서 폴리실리콘 게이트를 사용하는 현재 기술에 의해서는 이러한 조건을 만족시킬 수 없다. 따라서, 중간 갭 일함수, 우수한 전도성 뿐 아니라 섬세한 초박층 유전체의 가공과 양립할 수 있는 신규한 게이트 물질을 개발할 필요가 있다. 에너지가 하전된 입자, 이온화 방사선, 초박층 게이트 유전체 물질을 공격할 수 있는 부식성 시약 및 게이트 물질과 유전체간의 임의의 원치않는 열동력학적으로 고유한 상호작용, 예를 들면 중간 확산, 표면 거칠음 또는 상호 화학적 불안정성이 없어야 하나 이에 제한되지 않는다. 유전체의 유효 두께에서 매우 작은 절대 변화에 의해 누설 전류가 야기될 수 있기 때문에, 초박층 유전체에서는 상기 후자의 고유한 조건이 대단히 엄격하다는 것에 주목한다.
상기 목적 및 기타 목적은 쏘스 물질로 텅스텐 헥사카보닐, 즉 W(CO)6과 함께 저온/저압 CVD 공정을 이용하여 초박층 유전체 물질과 같은 유전체 층위에 직접 부착되는 중간 갭 일함수 텅스텐 게이트 또는 전극을 제공하는 본 발명에 의해 달성된다.
CVD 기술을 이용하는 텅스텐의 부착법은 이 분야에 잘 알려져 있으며, 패키징 적용에서 배선 수단으로 일반적으로 적용된다는 것을 강조하고 싶다. 이러한 적용에서, 쏘스 물질로 W(CO)6이 아닌 육불화 텅스텐 WF6이 전형적으로 사용된다. 텅스텐 카보닐을 배선 적용에 사용하여 적당히 순수한 텅스텐 필름을 생산하려면 비교적 고온이 필수적이기 때문에, 배선 적용에 텅스텐 카보닐을 사용하는 것에 대해서는 거의 주의를 기울이지 않았다.
WF6CVD 화학을 이용한 중간 갭 일함수 텅스텐 게이트는 선행 기술에 이미 공지되었다. 그러나, 이 공정은 WF6을 사용하여 초박층 게이트 유전체 물질위에 텅스텐을 직접 부착시킬 수 없다는 점에서 본 발명과는 근본적으로 다르다. 그대신, 두꺼운 실리콘 층을 화학적 활성 단계에서 게이트 유전체 물질위에 먼저 부착시킨 후 SiF4을 형성하므로써 실리콘을 제거하고 그 장소에 텅스텐을 남긴다. 더욱더, WF6에 대한 더한층 아주 두꺼운 산화물 필름(250 nm)의 노출은 예외없이 대량의 게이트 유전체 누설 전류가 원인이 되어 완전한 장치 파손을 야기하는 것으로 측정되었다. CVD외의 다른 기술을 사용했으나, 선행 기술 공정중 어느것도 초박층 게이트 유전체 물질위에 텅스텐을 직접 부착시킬 수 없다.
배선 용도에 텅스텐 카보닐을 가능하게 사용할 수 있음에도 불구하고, 초박층 게이트 유전체 물질과 같은 유전체 물질위에 중간 갭 일함수 텅스텐 게이트를 제공할 수 있는 CVD 쏘스 물질로 W(CO)6을 사용하는 것에 대해서는 어는 곳에도 개시되어 있지 않다.
도 1은 초박층 게이트 유전체 물질상에 텅스텐을 직접 부착하기 위해 본 발명에서 사용할 수 있는 대표적인 CVD 장치의 도식적인 공정도이다.
도 2a 및 2b는 본 발명의 방법에 따라 제조된 대표적인 MOS 장치의 횡단면도로서, 도 2a는 텅스텐 부착후 및 도 2b는 패턴화한 후의 횡단면도이다.
도 3은 두께 3.0 nm을 갖는, 본 발명에 따라 제조한 텅스텐 게이트 캐패시터 구조물에 대한 캐패시턴스-전압 다이아그램이다. 점선 ---은 성장했을 때를 나타내고; 실선 은 형성 기체 어니일(Forming Gas Anneal, FGA)한 후를 나타낸다.
도 4는 두께 7.0 nm을 갖는, 본 발명에 따라 제조한 텅스텐 게이트 캐패시터 구조물에 대한 캐패시턴스-전압 다이아그램이다. 점선 ---은 성장했을 때를 나타내고; 실선 은 FGA 이후를 나타낸다.
도 5는 두께 3.0 nm을 갖는, 본 발명에 따라 제조한 텅스텐 게이트 캐패시터 구조물에 대한 전류-전압 다이아그램이다. 점선 ---은 성장했을 때를 나타내고; 실선 은 FGA 이후를 나타낸다.
도 6은 두께 7.0 nm을 갖는, 본 발명에 따라 제조한 텅스텐 게이트 캐패시터 구조물에 대한 전류-전압 다이아그램이다. 점선 ---은 성장했을 때를 나타내고; 실선 은 FGA 이후를 나타낸다.
본 발명의 목적은 일반적으로 대부분의 선행 기술의 공정에서 필요한 것과 같은 임의의 예비 화학적 활성 단계를 필요로 하지 않고 MOS 및 CMOS 적용에 사용하기 위해 초박층 게이트 유전체 물질과 같은 게이트 유전체 물질위에 중간 갭 일함수 텅스텐 게이트를 직접 제작하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 초박층 게이트 유전체 물질과 같은 게이트 유전체 물질과 양립하고; 99.99% 이상의 고순도 및 전형적으로 약 5 내지 약 6 μohm-cm의 이상적인 벌크 값에 근접한 저항률 값을 갖는 중간 갭 일함수 텅스텐 게이트의 제작 방법을 제공하는 것이다.
본 발명의 또다른 목적은 쏘스 물질로 W(CO)6을 사용하는 저온/저압 CVD 공정을 포함하는, 유전체 전기 물질위에 직접 부착된 텅스텐 전극을 제작하기 위한 방법을 제공하는 것이다.
본 발명의 추가의 목적은 쏘스 물질로 W(CO)6을 사용하므로써 게이트 유전체 물질위에 직접적으로 부착된 본 발명의 텅스텐 게이트를 적어도 하나 포함하는 FETs와 같은 MOS 및 CMOS 장치에 관한 것이다.
상기 목적 및 기타 목적은 쏘스 물질로 W(CO)6과 함께 저온/저압 CVD 기술을 사용하므로써 본 발명에 의해 이룩된다. 구체적으로, 본 발명의 방법은 (a) 반도체 기판위에 위치한, 초박층 게이트 유전체 물질과 같은 유전체 물질위에 텅스텐 층을 형성하기에 충분한 조건하에 쏘스 물질로 W(CO)6을 사용하여 균일한 텅스텐 층을 화학적 증착(CVD)에 의해 직접적으로 부착시키는 단계; 및 (b) 표준 석판인쇄 기술을 이용하여 (a) 단계에서 형성된 구조물을 패턴화하여 상기 유전체 물질위에 상기 중간 갭 일함수 텅스텐을 함유하는 MOS 장치를 제조하는 단계를 포함한다. 특히 강조할 점은 본 발명에서 텅스텐 층을 유전체 물질위에 부착시키기 위해 어떠한 화학적 활성 단계도 필요하지 않다는 것이다.
본 발명은 또한 본 발명의 방법에 따라 제조한 적어도 하나의 중간 갭 일함수 텅스텐 게이트를 포함하는 FETs와 같은 MOS 장치를 제공한다. 본 발명의 장치는 현재의 기술에 따라 제조한 선행 장치에 필적할 만한 게이트 누설을 나타내며, 이들은 금속-게이트 일함수를 위해 이론적인 값을 나타낸다.
본 발명은 더욱더 양자 장치에 사용하기 위한 텅스텐 전극의 제작 방법을 제공한다. 본 발명의 상기 태양에 따라, (a) 쏘스 물질로 W(CO)6을 사용하여 텅스텐(W) 층을 화학적 증착(CVD)에 의해 유전체 물질위에 부착시키는 단계; 및 (b) 상기 텅스텐 층을 패턴화하여 상기 유전체 물질위에 상기 텅스텐 전극를 형성하는 단계를 포함하는 방법에 의해 텅스텐 전극을 제작한다.
상기에서 언급한 바와 같이, 본 발명은 임의의 화학적 활성 단계를 필요로 하지 않고, MOS 장치위에 존재하는 유전체 물질위에 직접 부착된 중간 갭 일함수 텅스텐 게이트 또는 텅스텐 전극을 제작하는 방법을 제공한다. 본 발명에 따라 제조된 중간 갭 일함수 텅스텐 게이트 및 텅스텐 전극은 MOS 장치에서 발견된 초박층 게이트 유전체 물질과 양립하는 고 순도이며, 이상적인 벌크 값에 근접한 저항률 값을 갖는다.
본 발명의 방법에 따라, 반도체 기판 상부에 있는 유전체 물질 표면위에 텅스텐 층을 형성하기에 충분한 조건하에 쏘스 물질로 W(CO)6을 사용하여 텅스텐(W) 층을 화학적 증착(CVD)에 의해 유전체 물질 표면위에 직접적으로 부착시킨다. 텅스텐 층을 포함하는 구조물을 이어서, 당해 분야의 숙련가에게 잘 알려진 통상의 기술을 사용하여 패턴화시킨다.
도 1을 참조하면, 도 1은 텅스텐 층을 부착시키기 위해 본 발명에 사용할 수 있는 대표적인 CVD 장치(10)을 나타낸다. 구체적으로, 장치(10)은 흑연 샘플 홀더 카트릿지(도 1에 도시하지 않음, 여기에 시험 MOS 웨이퍼를 놓는다)를 포함하는 로드-록(load-lock) 스테인레스 강 반응기(12)를 포함한다. 반응기(12)는 부착하는 동안 샘플을 가열하기 위한 히터 어셈블리(18) 및 부착하는 동안 압력을 조절하기 위한 2개의 초 고압 진공(20) 및 (16)을 또한 포함한다.
쏘스 물질(14)인 텅스텐 헥사카보닐(W(CO)6)을 스테인레스 강 밸브(22)을 거쳐 반응 챔버(12)에 도입하고, 관(24)에 의해 반응기(12)내에 함유된 시험 MOS 웨이퍼로 향하도록 한다.
임의의 W(CO)6등급을 본 발명에 사용할 수 있다. 저 순도 W(CO)6등급을 사용한다면, 당해 분야의 숙련가에게 잘 알려진 정제 기술을 사용하여 반응 챔버(12)에 도입하기 전에 정제할 수 있다.
W(CO)6에 대한 CVD는 약 250℃ 내지 약 600℃의 온도에서 일어난다. 더욱 바람직하게는, 텅스텐의 CVD 부착은 약 275℃ 내지 약 500℃의 온도에서 일어난다. CVD하는 동안 반응기의 압력은 약 1 x 10-6토르 내지 약 3 x 10-4토르이다. 더욱 바람직하게는, W(CO)6에 대한 CVD는 약 1 x 10-4토르 내지 약 2 x 10-4토르의 압력에서 일어난다.
CVD 공정은 약 3 분 내지 약 4 시간동안 수행한다. 상기에서 규정한 시간 보다 길거나 짧은 시간도 또한 고려할 수 있다.
상기 조건하에서, 약 3.5 내지 약 200, 더욱 바람직하게는 약 50 내지 약 100 nm의 두께를 갖는 텅스텐 층을 유전체 물질위에 직접 부착시킨다는 사실에 주목한다.
본 발명에서 사용할 수 있는 대표적인 MOS 웨이퍼를 도 2a에 도시한다. 구체적으로는, 본 발명에 사용할 수 있는 MOS 웨이퍼(48)은 삽입된 적어도 하나의 드레인 영역(52) 및 적어도 하나의 쏘스 영역(54)을 갖는 반도체 기판(50)을 포함한다. 드레인 및 쏘스 영역을 또한 반도체 기판의 상부에 놓을 수 있다. 반도체 기판(50)의 상부에 유전체 물질(56) 층이 있다. 게이트 유전체 층(56)의 상부 표면위에 상기에서 기술한 CVD 기술로 텅스텐 층(58)을 형성한다.
본 발명에 사용할 수 있는 반도체 기판(50)은 실리콘, SiGe 또는 GnAs를 포함하나 이에 제한되지 않는다. 이러한 반도체 기판중에서, 실리콘이 가장 바람직하다.
본 발명에 사용된 반도체 기판은 제조하길 원하는 MOS 장치에 따라 p 형 또는 n 형일 수 있다. 기판은 당해 분야의 숙련가들에게 잘 알려진 기술을 사용하여 제작할 수 있다. 반도체 기판의 두께는 본 발명의 방법에 중요하지 않으며, 따라서 제조하길 원하는 장치에 따라 두께를 달리할 수 있다.
본 발명에 사용된 초박층 유전체 물질은 SiO2, 질화된 SiO2, Si3N4, 금속 산화물 및 이들의 혼합물 또는 조합물을 포함하나, 이에 제한되지 않는다. 본 발명에 사용된 유전체는 당해 분야의 숙련가들에게 잘 알려진 기술을 사용하므로써 성장, 부착 또는 반응시킬 수 있다. 상기에서 언급한 게이트 유전체 물질중에서, SiO2또는 약하게 질화된 SiO2(총 질화물 함량 5% 이하)가 현재 대단히 바람직하다.
본 발명의 또다른 대단히 바람직한 태양에서, 초박층 게이트 유전체 물질을 사용한다. 본 원에서 사용한 바와 같은 초박층이란 용어는 게이트 유전체 물질을 장치안에 혼입하여 정상적인 조건하에 작업할 때, 직접 터넬링(tunneling)의 결과 벌크상의 게이트 누설 전류가 있도록 하는 총 두께를 갖는, 상기에서 정의한 게이트 유전체 물질을 의미한다. 구체적으로, SiO2의 경우, 두께는 약 4.0 nm 미만에 상응한다. 더욱 구체적으로, 초박층이란 용어는 약 3.0 nm 미만의 두께를 갖는 게이트 유전체 물질을 의미한다.
텅스텐 층(58)을 부착시킨 후, 도 2a에 도시한 MOS 웨이퍼를 당해 분야에 숙련가들에게 잘 알려진 표준 석판인쇄법을 사용하여 패턴화한다. 상기 패턴화 단계는 CVD 텅스텐 층의 표면위에 포토레지스트를 위치시키는 단계; 상기 포토레지스트를 현상하는 단계; 및 상기 포토레지스트를 함유하지 않는 상기 텅스텐 층의 면적을 에칭 기술에 의해 제거하는 단계를 포함하나 여기에 제한되지 않는다. 패턴화한 후 형성된 최종 구조물(60)을 도 2b에 나타낸다.
에칭은 당해 분야의 숙련가들에게 잘 알려진 습식 또는 건조 기술을 사용하여 수행할 수 있다. 습식 에칭을 사용할 때, 화학적 에칭제는 H2O2, 크롬산, 인산, 아세트산 등으로 구성된 군중에서 선택된다. 본 발명에 사용된 바람직한 화학적 에칭제는 H2O2이다. 화학적 에칭제 단독 또는 물과의 혼합물을 또한 고려할 수 있다.
본 발명에서 건조 화학적 에칭을 사용할 때, 반응성 이온 에칭(RIE), 이온 비임잉 에칭(IBE) 또는 레이저 애블레이션에 의해 에칭할 수 있다. 전술한 건조 에칭 기술 각각은 당해 분야의 숙련가들에게 잘 알려져있다.
본 발명은 또한 구조내에 본 발명의 방법에 의해 제작한 초박층 게이트 유전체 물질위에 적어도 하나의 중간 갭 일함수 텅스텐 게이트를 함유하는 MOS 장치에 관한 것이다. 본 발명의 방법에 따라 제조한 하나의 중간 갭 텅스텐 게이트를 함유하는 단순 MOS 장치를 도 2b에 나타낸다. 이중 게이트 MOS 장치와 같은 2개 이상의 텅스텐 게이트를 함유하는 장치를 또한 고려할 수 있다.
전계 효과 트랜지스터(FETs), 단순 캐패시터 구조물, 전계 방출 장치 및 양자 장치와 같은 기타 MOS도 또한 본 발명에서 고려할 수 있다. 상기 구조물 모두에 공통적인 사항은 이들이 본 발명의 방법에 따라 제작한 적어도 하나의 중간 갭 일함수 텅스텐 게이트 또는 텅스텐 전극을 유전체 물질위에 직접 함유한다는 것이다.
하기 실시예는 본 발명의 범위를 예시하고자 나타낸다. 실시예는 예시 목적을 위해서만 나타내기 때문에, 본원에서 구체화한 본 발명은 여기에 제한되지 않는다.
실시예 1
MOS 캐패시터를 제조하기 위해 2.8 nm 내지 7.0 nm 범위의 두께를 갖는 열에의해 성장된 이산화 실리콘 박막을 사용하여 시험 구조물을 제작했다. 100 nm의 열에 의해 성장된 전계 산화물을 사용하여 개별 캐패시터를 단리시켰다. 약 0.1 내지 0.2 ohm-cm의 저항률을 갖는 p형 및 n형 웨이퍼위에 박막을 성장시켰다.
텅스텐 필름을 블랭킷 방식으로 시험 웨이퍼위에 부착했다. 구체적으로는, 로드-럭, 스테인레스 강 반응기에서 기본 압력 약 10-9토르를 사용하여 텅스텐 부착을 수행했다. 쏘스 기체로 텡스텐 헥사카보닐, W(CO)6을 사용하고, 스테인레스 강 밸브를 거쳐 반응기로 방출시키고, 구리 관을 거쳐 샘플위로 향하도록 했다. 샘플을 흑연 샘플 홀더 카트릿지위에 도입하고, 차례로 반응 챔버안에 위치한 히터 어셈블리안에 도입했다. 약 500℃의 온도에서 부착을 수행했다. 시스템에서 성장 속도는 전형적으로 약 1.5 nm/분이었으며, 대략적으로 온도 의존성이어서, 이동에 의해 제한되는 성장 레짐(regime)을 표시하는 것이다.
텅스텐 필름을 부착시킨 후, 표준 석판인쇄 기술을 사용하여 장치를 패턴화했다. H2O2을 사용하여 각 장치위의 텅스텐 필름을 습식 에칭했다. 이렇게하여 약 10-6내지 약 10-2cm2범위의 면적을 갖는 캐패시터 구조물을 제조했다.
상기에서 제조한 캐패시터를 고주파 및 준-정전(quasi-static) 캐패시턴스-전압(C-V) 및 전류-전압 기술을 이용하여 시험했다. 도 3 및 4는 두께 약 3.0 내지 7.0 nm의 캐패시터를 갖는, 텅스텐 게이트 산화물과 함께 제조한 텅스텐 게이트 캐패시터 구조물에 대한 전형적인 C-V 데이터를 나타낸다. p형 및 n형 실리콘 웨이퍼 모두를 함유하는 장치에 대한 데이터를 나타낸다. 점선 및 실선은 450℃에서 약 30 분간 질소중 10% H2에서 수행한, 표준 포스트 금속 게이트를 부착시키는 형성 기체 어니일링(FGA) 단계 이전 및 이후의 C-V 데이터를 나타낸다. 도 5 및 6은 각각 가공했을 때 및 FGA 구조물에 대한 C-V 특징을 나타낸다.
C-V 데이터에 대한 분석은 FGA에 적용된 샘플에 대해 낮은 1011cm-2ev-1에서 중간 상태 밀도를 나타낸다. 편평한 띠 전압은 n형 및 p형 기판에서 각각 약 0.3 및 -0.3 볼트이다. 이것은 본질적으로 금속 게이트의 페르미 준위가 실리콘 중간 갭에 매우 밀접하게 된다는 것을 입증한다. 또한, 도 3 및 4의 y 축 주위에서 C-V 곡선이 평행하므로써 이것이 입증된다. 기판은 n형 및 p형 기판 모두에서 대략 동일한 도핑 농도를 갖기 때문에, 전압 축 주위에서 완전한 대칭을 나타내는 중간 갭 금속 일함수 게이트가 예상될 것이다.
도 5 및 6에서 나타낸 바와 같이, 전술한 캐패시터 구조물로부터의 전류-전압은 텅스텐 게이트 및 실리콘 기판의 상대적인 페르미 준위와 일치하는 누설 전류를 나타낸다.
이들 데이터는 텅스텐 게이트 캐패시터가 도 5에 나타낸 표준 폴리실리콘 기제 캐패시터에 의해 나타난 것과 같이, 낮은 누설 전류를 나타냄을 입증한다. (유효한 비교를 위해, 누설 전류를 실제 게이트 유전체 전압 강하의 함수, Vox=Vgate-VFB로 비교했다.) 이러한 결과는 두꺼운, 즉 7.0 nm의 게이트 유전체 뿐 아니라 초박층, 즉 3.0 nm의 유전체 필름에서 얻을 수 있음에 주목한다. 다른 기술자들이 본 발명과 다른 기술에 의해 텅스텐 게이트를 제조하는 이전의 시도에 의해 7.0 nm의 두꺼운 레짐의 필름에 있어서 조차도 이러한 조건을 이룩할 수 없었다.
본 발명을 바람직한 태양과 관련하여 특별히 도시하고 기술했지만, 당해 분야의 숙련가들은 본 발명의 진의 및 범위로부터 벗어나지 않고 본 발명에 대한 상기 및 기타의 변화를 이룩할 수 있다고 생각될 것이다.
본 발명의 방법에 따라 제조한 적어도 하나의 중간 갭 일함수 텅스텐 게이트를 포함하는 FETs와 같은 MOS 장치는 현재의 기술에 따라 제조한 선행 장치에 필적할 만한 게이트 누설을 나타내며, 이들은 금속-게이트 일함수에 대해 이론적인 값을 나타낸다.

Claims (26)

  1. (a) 반도체 기판위에 위치한 게이트 유전체 물질위에 쏘스 물질로 W(CO)6을 사용하여 텅스텐(W) 층을 화학적 증착(CVD)에 의해 부착시키는 단계; 및
    (b) 석판인쇄 기술을 이용하여 (a) 단계에서 형성된 구조물을 패턴화하여 상기 유전체 물질위에 상기 중간 갭 일함수 텅스텐 게이트를 함유하는 금속 산화물 반도체 장치(MOS)를 제조하는 단계를 포함하는 금속 산화물 반도체(MOS) 적용에 사용하기 위한 중간 갭 일함수 텅스텐 게이트의 제작 방법.
  2. 제 1 항에 있어서,
    상기 게이트 유전체 물질이 약 4.0 nm 미만의 두께를 갖는 초박층 게이트 유전체 물질인 방법.
  3. 제 2 항에 있어서,
    상기 초박층 게이트 유전체 물질이 약 3 nm 미만의 두께를 갖는 방법.
  4. 제 3 항에 있어서,
    상기 초박층 게이트 유전체 물질이 SiO2, 질화된 SiO2, Si3N4, 금속 산화물 및 이들의 혼합물로 구성된 군중에서 선택되는 방법.
  5. 제 4 항에 있어서,
    상기 초박층 게이트 유전체 물질이 SiO2인 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판이 적어도 하나의 쏘스 영역 및 적어도 하나의 드레인 영역을 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 반도체 기판이 p형 또는 n형인 방법.
  8. 제 7 항에 있어서,
    상기 반도체 기판이 실리콘, SiGe 또는 GnAs를 포함하는 기판인 방법.
  9. 제 8 항에 있어서,
    상기 반도체 샘플이 실리콘을 포함하는 방법.
  10. 제 1 항에 있어서,
    상기 CVD 단계를 약 250℃ 내지 약 500℃의 온도에서 수행하는 방법.
  11. 제 10 항에 있어서,
    상기 CVD 단계를 약 275℃ 내지 약 600℃의 온도에서 수행하는 방법.
  12. 제 1 항에 있어서,
    상기 CVD 단계를 약 1 x 10-6토르 내지 약 3 x 10-4토르의 압력하에 수행하는 방법.
  13. 제 12 항에 있어서,
    상기 CVD 단계를 약 1 x 10-4토르 내지 약 2 x 10-4토르의 압력하에 수행하는 방법.
  14. 제 1 항에 있어서,
    상기 CVD 단계에 의해 약 3.5 nm 내지 약 200 nm의 두께를 가진 상기 텅스텐 층을 생성하는 방법.
  15. 제 14 항에 있어서,
    상기 텅스텐 두께가 약 50 nm 내지 약 100 nm인 방법.
  16. 제 1 항에 있어서,
    상기 패턴화 단계가 상기 텅스텐 층의 예정된 면적위에 적어도 하나의 포토레지스트를 위치시키는 단계; 상기 포토레지스트를 현상하는 단계; 및 상기 포토레지스트를 함유하지 않는 상기 텅스텐 층의 면적을 에칭시키는 단계를 포함하는 방법.
  17. 제 16 항에 있어서,
    상기 에칭 단계가 습식 에칭 또는 건조 에칭을 포함하는 방법.
  18. 제 17 항에 있어서,
    상기 습식 에칭을 H2O2, 인산, 크롬산, 질산 및 이들의 혼합물로 구성된 군중에서 선택된 화학적 에칭제를 사용하여 수행하는 방법.
  19. 제 18 항에 있어서,
    상기 화학적 에칭제가 H2O2인 방법.
  20. 제 17 항에 있어서,
    상기 건조 에칭이 반응성 이온 에칭(Reactive Ion Etching, RIE), 이온 비임잉 에칭(Ion Beaming Etching, IBE) 및 레이저 애블레이션(Laser Ablation)을 포함하는 방법.
  21. 제 1 항에 있어서,
    MOS 웨이퍼를 제공하는 단계를 또한 포함하고, 상기 웨이퍼가 기판안에 적어도 하나의 쏘스 및 드레인 영역을 갖는 p형 또는 n형 반도체 기판과 상기 기판위에 위치한 유전체 물질을 함유하는 방법.
  22. (a) 쏘스 물질로 W(CO)6을 사용하여 텅스텐(W) 층을 화학적 증착(CVD)을 포함하는 단계에 의해 유전체 물질위에 부착시키는 단계; 및
    (b) 상기 텅스텐 층을 패턴화하여 상기 유전체 물질위에 상기 텅스텐 전극를 형성하는 단계를 포함하는 텅스텐 전극의 제작 방법.
  23. 청구항 1의 방법으로 제조한 중간 갭 일함수 텅스텐 게이트 적어도 하나를 게이트 유전체 물질위에 포함하는 MOS 장치.
  24. 제 23 항에 있어서,
    상기 게이트 유전체 물질이 4.0 nm 미만의 두께를 갖는 초박층 게이트 유전체 물질인 MOS 장치.
  25. 청구항 1의 방법으로 제조한 중간 갭 일함수 텅스텐 게이트 적어도 하나를 게이트 유전체 물질위에 포함하는 전계 효과 트랜지스터(FET).
  26. 제 25 항에 있어서,
    상기 게이트 유전체 물질이 4.0 nm 미만의 두께를 갖는 초박층 게이트 유전체 물질인 FET.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070749B2 (en) 2012-08-31 2015-06-30 SK Hynix Inc. Semiconductor device including fluorine-free tungsten barrier layer and method for fabricating the same

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452276B1 (en) 1998-04-30 2002-09-17 International Business Machines Corporation Ultra thin, single phase, diffusion barrier for metal conductors
US6211042B1 (en) * 1998-10-13 2001-04-03 International Business Machines Corporation Growth of epitaxial semiconductor films in presence of reactive metal
KR100296126B1 (ko) 1998-12-22 2001-08-07 박종섭 고집적 메모리 소자의 게이트전극 형성방법
KR100299386B1 (ko) 1998-12-28 2001-11-02 박종섭 반도체 소자의 게이트 전극 형성방법
JP3988342B2 (ja) 1998-12-29 2007-10-10 株式会社ハイニックスセミコンダクター 半導体素子のゲート電極形成方法
US6218298B1 (en) * 1999-05-19 2001-04-17 Infineon Technologies North America Corp. Tungsten-filled deep trenches
US6660660B2 (en) * 2000-10-10 2003-12-09 Asm International, Nv. Methods for making a dielectric stack in an integrated circuit
US6603181B2 (en) * 2001-01-16 2003-08-05 International Business Machines Corporation MOS device having a passivated semiconductor-dielectric interface
US20020190379A1 (en) * 2001-03-28 2002-12-19 Applied Materials, Inc. W-CVD with fluorine-free tungsten nucleation
US6551942B2 (en) 2001-06-15 2003-04-22 International Business Machines Corporation Methods for etching tungsten stack structures
US6607976B2 (en) 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
US20030098489A1 (en) * 2001-11-29 2003-05-29 International Business Machines Corporation High temperature processing compatible metal gate electrode for pFETS and methods for fabrication
US6770500B2 (en) * 2002-03-15 2004-08-03 International Business Machines Corporation Process of passivating a metal-gated complementary metal oxide semiconductor
US6762469B2 (en) 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US6869868B2 (en) * 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
JP4031704B2 (ja) 2002-12-18 2008-01-09 東京エレクトロン株式会社 成膜方法
TWI312536B (en) * 2003-07-23 2009-07-21 Nanya Technology Corporatio Method for fabricating semiconductor device having stack-gate structure
US6921711B2 (en) * 2003-09-09 2005-07-26 International Business Machines Corporation Method for forming metal replacement gate of high performance
US7078341B2 (en) * 2003-09-30 2006-07-18 Tokyo Electron Limited Method of depositing metal layers from metal-carbonyl precursors
US6989321B2 (en) * 2003-09-30 2006-01-24 Tokyo Electron Limited Low-pressure deposition of metal layers from metal-carbonyl precursors
US7037816B2 (en) * 2004-01-23 2006-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integration of HfO2 and RTCVD poly-silicon
JP2005217176A (ja) * 2004-01-29 2005-08-11 Tokyo Electron Ltd 半導体装置および積層膜の形成方法
JP2008515173A (ja) * 2004-08-24 2008-05-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置及びかかる半導体装置の製造方法
US20060068098A1 (en) * 2004-09-27 2006-03-30 Tokyo Electron Limited Deposition of ruthenium metal layers in a thermal chemical vapor deposition process
US20060068588A1 (en) * 2004-09-30 2006-03-30 Tokyo Electron Limited Low-pressure deposition of ruthenium and rhenium metal layers from metal carbonyl precursors
US7323403B2 (en) * 2004-11-29 2008-01-29 Texas Instruments Incroporated Multi-step process for patterning a metal gate electrode
US7674710B2 (en) * 2006-11-20 2010-03-09 Tokyo Electron Limited Method of integrating metal-containing films into semiconductor devices
JP2008147393A (ja) * 2006-12-08 2008-06-26 Toshiba Corp 半導体装置及びその製造方法
US20090087550A1 (en) * 2007-09-27 2009-04-02 Tokyo Electron Limited Sequential flow deposition of a tungsten silicide gate electrode film
CN107578994B (zh) 2011-11-23 2020-10-30 阿科恩科技公司 通过插入界面原子单层改进与iv族半导体的金属接触
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
DE112017005855T5 (de) 2016-11-18 2019-08-01 Acorn Technologies, Inc. Nanodrahttransistor mit Source und Drain induziert durch elektrische Kontakte mit negativer Schottky-Barrierenhöhe

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4392299A (en) * 1981-01-08 1983-07-12 Rca Corporation Method of manufacturing low resistance gates and interconnections
US4451503A (en) * 1982-06-30 1984-05-29 International Business Machines Corporation Photo deposition of metals with far UV radiation
JPS59132136A (ja) * 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
US4817557A (en) * 1983-05-23 1989-04-04 Anicon, Inc. Process and apparatus for low pressure chemical vapor deposition of refractory metal
US4619840A (en) * 1983-05-23 1986-10-28 Thermco Systems, Inc. Process and apparatus for low pressure chemical vapor deposition of refractory metal
JPS61217576A (ja) * 1985-03-20 1986-09-27 Hitachi Ltd タングステン薄膜の形成方法
US4811066A (en) * 1987-10-19 1989-03-07 Motorola, Inc. Compact multi-state ROM cell
US5212400A (en) * 1988-02-18 1993-05-18 International Business Machines Corporation Method of depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby
US5164805A (en) * 1988-08-22 1992-11-17 Massachusetts Institute Of Technology Near-intrinsic thin-film SOI FETS
US5061647A (en) * 1990-10-12 1991-10-29 Motorola, Inc. ITLDD transistor having variable work function and method for fabricating the same
US5565247A (en) * 1991-08-30 1996-10-15 Canon Kabushiki Kaisha Process for forming a functional deposited film
EP0575688B1 (en) * 1992-06-26 1998-05-27 STMicroelectronics S.r.l. Programming of LDD-ROM cells
JP2643833B2 (ja) * 1994-05-30 1997-08-20 日本電気株式会社 半導体記憶装置及びその製造方法
JP2901493B2 (ja) * 1994-06-27 1999-06-07 日本電気株式会社 半導体記憶装置及びその製造方法
US5539230A (en) * 1995-03-16 1996-07-23 International Business Machines Corporation Chimney capacitor
JPH09107036A (ja) * 1995-08-09 1997-04-22 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070749B2 (en) 2012-08-31 2015-06-30 SK Hynix Inc. Semiconductor device including fluorine-free tungsten barrier layer and method for fabricating the same

Also Published As

Publication number Publication date
JPH10135452A (ja) 1998-05-22
SG53082A1 (en) 1998-09-28
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US5789312A (en) 1998-08-04
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US6091122A (en) 2000-07-18

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