JPH10143353A - データ変換装置 - Google Patents
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- JPH10143353A JPH10143353A JP8318629A JP31862996A JPH10143353A JP H10143353 A JPH10143353 A JP H10143353A JP 8318629 A JP8318629 A JP 8318629A JP 31862996 A JP31862996 A JP 31862996A JP H10143353 A JPH10143353 A JP H10143353A
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Abstract
(57)【要約】 （修正有）
【課題】 ルックアップテーブル方式による対数変換に
おいて、回路規模が小さく、処理時間の短いデータ変換
装置を提供する。 【解決手段】入力データを格納するレジスタと、それに
対応する変換データを格納した変換テーブルとを有し、
変換テーブルの参照アドレスの所定下位ビットは入力ビ
ットデータの少なくとも一部よりなるデータ変換装置に
おいて、参照アドレスの所定下位ビットより上位のビッ
トは所定ベースアドレスによりなることを特徴とする。
また、固定小数点表現の入力ビットデータのシフト量を
求める正規化手段と、正規化後の入力ビットデータを得
るシフト手段と、それぞれの手段に対応する第１及び第
２の変換テーブルを有し、第１の変換テーブルの参照ア
ドレスの所定下位ビットはシフト量の少なくとも一部よ
りなり、上位ビットは所定の第１のベースアドレスによ
りなり、かつ、第２の変換テーブルの参照アドレスの所
定下位ビットは正規化後の入力ビットデータよりなり、
上位ビットは所定の第２のベースアドレスによりなるこ
とを特徴とする。また、逆対数変換にも応用される。
おいて、回路規模が小さく、処理時間の短いデータ変換
装置を提供する。 【解決手段】入力データを格納するレジスタと、それに
対応する変換データを格納した変換テーブルとを有し、
変換テーブルの参照アドレスの所定下位ビットは入力ビ
ットデータの少なくとも一部よりなるデータ変換装置に
おいて、参照アドレスの所定下位ビットより上位のビッ
トは所定ベースアドレスによりなることを特徴とする。
また、固定小数点表現の入力ビットデータのシフト量を
求める正規化手段と、正規化後の入力ビットデータを得
るシフト手段と、それぞれの手段に対応する第１及び第
２の変換テーブルを有し、第１の変換テーブルの参照ア
ドレスの所定下位ビットはシフト量の少なくとも一部よ
りなり、上位ビットは所定の第１のベースアドレスによ
りなり、かつ、第２の変換テーブルの参照アドレスの所
定下位ビットは正規化後の入力ビットデータよりなり、
上位ビットは所定の第２のベースアドレスによりなるこ
とを特徴とする。また、逆対数変換にも応用される。
Description
【０００１】
【発明の属する技術分野】本発明は、データ変換装置に
関わる。
関わる。
【０００２】
【従来の技術】近年、音響再生の分野でＤＳＰ（Ｄｉｇ
ｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を用い
て種々の音声信号処理を行う装置が増加している。例え
ば、映画サウンド等におけるサラウンド再生では、音の
方向を示す数値として信号の対数値の差が用いられてい
る。また、対数変換に限らず、入力信号を処理して出力
を得る場合に、複雑な処理を行うと、演算処理に時間が
かかるため、予め処理結果を記憶させたメモリを用いる
ルックアップテーブル方式がよく使われる。また、対数
を求める手法の一つとして、テーラー展開などの演算に
より求める方法がある。また、演算回路の回路規模を小
さくするとともに、演算時間の短縮のために、予め対数
演算結果のテーブルを構成し、このテーブルを参照する
ことにより、対数値を求める手法もある。
ｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を用い
て種々の音声信号処理を行う装置が増加している。例え
ば、映画サウンド等におけるサラウンド再生では、音の
方向を示す数値として信号の対数値の差が用いられてい
る。また、対数変換に限らず、入力信号を処理して出力
を得る場合に、複雑な処理を行うと、演算処理に時間が
かかるため、予め処理結果を記憶させたメモリを用いる
ルックアップテーブル方式がよく使われる。また、対数
を求める手法の一つとして、テーラー展開などの演算に
より求める方法がある。また、演算回路の回路規模を小
さくするとともに、演算時間の短縮のために、予め対数
演算結果のテーブルを構成し、このテーブルを参照する
ことにより、対数値を求める手法もある。
【０００３】従来のルックアップテーブル方式による対
数変換法を図３を用いて説明する。図３において、１０
はバス、１１，１２，１６，及び１７はバッファメモ
リ、１３及び１８は乗算器、１４及び１９は算術論理ユ
ニット（ＡＬＵ）、１５及び２０はアキュムレータ、２
４は対数値に変換する入力データを格納する信号データ
メモリである。
数変換法を図３を用いて説明する。図３において、１０
はバス、１１，１２，１６，及び１７はバッファメモ
リ、１３及び１８は乗算器、１４及び１９は算術論理ユ
ニット（ＡＬＵ）、１５及び２０はアキュムレータ、２
４は対数値に変換する入力データを格納する信号データ
メモリである。
【０００４】また、２１は特定数値の範囲内のデータ値
に対する０次以外の高次係数が格納される高次係数メモ
リ、２２は特定数値の範囲内のデータ値に対する０次の
係数に、入力データのケタ移動に対応して補正した係数
値が格納される０次係数メモリ、２３は入力データを特
定数値の範囲内に入るようケタ移動するケタ移動回路、
２４は信号データを格納する信号データメモリ、２５は
ケタ移動回路２３によってケタ移動されたケタ移動数に
対応した０次係数を読み出すためのアドレスを発生する
アドレス指定回路である。
に対する０次以外の高次係数が格納される高次係数メモ
リ、２２は特定数値の範囲内のデータ値に対する０次の
係数に、入力データのケタ移動に対応して補正した係数
値が格納される０次係数メモリ、２３は入力データを特
定数値の範囲内に入るようケタ移動するケタ移動回路、
２４は信号データを格納する信号データメモリ、２５は
ケタ移動回路２３によってケタ移動されたケタ移動数に
対応した０次係数を読み出すためのアドレスを発生する
アドレス指定回路である。
【０００５】アドレス指定回路２４はケタ移動回路２３
でケタ移動されたケタ数に対応する０次係数が格納され
ている０次係数メモリ２２のアドレスを指定する信号を
送出する。次に、各動作は全て図示しないシーケンスコ
ントローラによって行われる。
でケタ移動されたケタ数に対応する０次係数が格納され
ている０次係数メモリ２２のアドレスを指定する信号を
送出する。次に、各動作は全て図示しないシーケンスコ
ントローラによって行われる。
【０００６】０次係数メモリ２２及び高次係数メモリ２
１の係数データは対数変換処理の動作開始前に格納さ
れ、演算動作が開始されると、先ず、第１ステップにお
いては、信号データメモリ２４から信号データｘが読み
出されてバッファメモリ１２，１６及び１７に供給され
る。一方、バッファメモリ１１には高次係数メモリ２１
から係数データｃ1 が読み出されて供給される。よっ
て、乗算器１３は信号データｘと係数データｃ1 との値
を乗算する。乗算器１３による乗算結果の値ｃ1 ｘは第
１ステップより１ステップ後の第２ステップにおいてＡ
ＬＵ１４を介してアキュムレータ１５に供給されて保持
される。また、乗算器１８は信号データｘを掛け合って
二乗計算を行う。乗算器１８による乗算結果の値ｘ2 は
第２ステップにおいてバッファメモリ１２及び１７に供
給される。
１の係数データは対数変換処理の動作開始前に格納さ
れ、演算動作が開始されると、先ず、第１ステップにお
いては、信号データメモリ２４から信号データｘが読み
出されてバッファメモリ１２，１６及び１７に供給され
る。一方、バッファメモリ１１には高次係数メモリ２１
から係数データｃ1 が読み出されて供給される。よっ
て、乗算器１３は信号データｘと係数データｃ1 との値
を乗算する。乗算器１３による乗算結果の値ｃ1 ｘは第
１ステップより１ステップ後の第２ステップにおいてＡ
ＬＵ１４を介してアキュムレータ１５に供給されて保持
される。また、乗算器１８は信号データｘを掛け合って
二乗計算を行う。乗算器１８による乗算結果の値ｘ2 は
第２ステップにおいてバッファメモリ１２及び１７に供
給される。
【０００７】この第２ステップにおいてバッファメモリ
１１には高次係数メモリ２１から係数データｃ2 が読み
出されて供給される。よって、乗算器１３はｘ2 と係数
データｃ2 とを乗算する。乗算器１３による乗算結果の
値ｃ2 ｘ2 はＡＬＵ１４の他方の第１の入力に供給され
る。この供給に同期してアキュムレータ１５に保持され
ているデータ値ｃ1 ｘがＡＬＵ１４の一方の入力に供給
される。よって、第３ステップにおいてＡＬＵ１４はｃ
1 ｘ＋ｃ2 ｘ2 の累算を行い、この累算結果の値はアキ
ュムレータ１５に保持される。また、乗算器１８はバッ
ファメモリ１６に保持された信号データｘとバッファメ
モリ１７に保持された信号データｘ2 とを掛け合う。乗
算器１８による乗算結果の値ｘ3 は第３ステップにおい
てバッファメモリ１２及び１７に供給される。
１１には高次係数メモリ２１から係数データｃ2 が読み
出されて供給される。よって、乗算器１３はｘ2 と係数
データｃ2 とを乗算する。乗算器１３による乗算結果の
値ｃ2 ｘ2 はＡＬＵ１４の他方の第１の入力に供給され
る。この供給に同期してアキュムレータ１５に保持され
ているデータ値ｃ1 ｘがＡＬＵ１４の一方の入力に供給
される。よって、第３ステップにおいてＡＬＵ１４はｃ
1 ｘ＋ｃ2 ｘ2 の累算を行い、この累算結果の値はアキ
ュムレータ１５に保持される。また、乗算器１８はバッ
ファメモリ１６に保持された信号データｘとバッファメ
モリ１７に保持された信号データｘ2 とを掛け合う。乗
算器１８による乗算結果の値ｘ3 は第３ステップにおい
てバッファメモリ１２及び１７に供給される。
【０００８】第３ステップにおいてバッファメモリ１１
には高次係数メモリ２１から係数データｃ3 が読み出さ
れて供給される。よって、乗算器１３はｘ3 と係数デー
タｃ3 ｘ3 はＡＬＵ１４の他方の第１の入力に供給され
る。この供給に同期してアキュムレータ１５に保持され
ている累算データ値ｃ1 ｘ＋ｃ2 ｘ2 がＡＬＵ１４の一
方の入力に供給される。よって、第４ステップにおいて
ＡＬＵ１４はｃ1 ｘ＋ｃ2 ｘ2 ＋ｃ3 ｘ3 の累算を行
い、この累算結果の値はアキュムレータ１５に保持され
る。また、乗算器１８はバッファメモリ１６に保持され
た信号データｘ3 とを掛け合う。乗算器１８による乗算
結果の値ｘ4 は第４ステップにおいてバッファメモリ１
２及び１７に供給される。
には高次係数メモリ２１から係数データｃ3 が読み出さ
れて供給される。よって、乗算器１３はｘ3 と係数デー
タｃ3 ｘ3 はＡＬＵ１４の他方の第１の入力に供給され
る。この供給に同期してアキュムレータ１５に保持され
ている累算データ値ｃ1 ｘ＋ｃ2 ｘ2 がＡＬＵ１４の一
方の入力に供給される。よって、第４ステップにおいて
ＡＬＵ１４はｃ1 ｘ＋ｃ2 ｘ2 ＋ｃ3 ｘ3 の累算を行
い、この累算結果の値はアキュムレータ１５に保持され
る。また、乗算器１８はバッファメモリ１６に保持され
た信号データｘ3 とを掛け合う。乗算器１８による乗算
結果の値ｘ4 は第４ステップにおいてバッファメモリ１
２及び１７に供給される。
【０００９】このような動作をｎ回繰り返すことにより
１次よりｎ次までの総和が算出されるのである。この総
和がアキュムレータ１５に保持された後のステップにお
いて０次係数メモリ２２から係数データｃ0 が読み出さ
れてＡＬＵの他方の第２の入力に供給される。この供給
に同期してアキュムレータ１５に保持されている１次よ
りｎ次までの累算データ値がＡＬＵ１４の一方の入力に
供給される。よって、ＡＬＵ１４は０次と１次よりｎ次
までの累算データ値の累算を行い、この累算結果の値、
すなわち対数変換された値はアキュムレータ１５に保持
される。
１次よりｎ次までの総和が算出されるのである。この総
和がアキュムレータ１５に保持された後のステップにお
いて０次係数メモリ２２から係数データｃ0 が読み出さ
れてＡＬＵの他方の第２の入力に供給される。この供給
に同期してアキュムレータ１５に保持されている１次よ
りｎ次までの累算データ値がＡＬＵ１４の一方の入力に
供給される。よって、ＡＬＵ１４は０次と１次よりｎ次
までの累算データ値の累算を行い、この累算結果の値、
すなわち対数変換された値はアキュムレータ１５に保持
される。
【００１０】
【発明が解決しようとする課題】上述したように、従来
のルックアップテーブル方式によるデータ変換では、ア
ドレスの算出を加算により求めていたため、加算による
処理時間が必要となり、ソフトウエアで他の処理に使用
できる時間が減少しプログラムの制約となる等の問題が
あった。そこで、本発明は、上述したような問題に鑑
み、回路規模が小さく、処理時間の短いデータ変換装置
を提供することを目的とするものである。
のルックアップテーブル方式によるデータ変換では、ア
ドレスの算出を加算により求めていたため、加算による
処理時間が必要となり、ソフトウエアで他の処理に使用
できる時間が減少しプログラムの制約となる等の問題が
あった。そこで、本発明は、上述したような問題に鑑
み、回路規模が小さく、処理時間の短いデータ変換装置
を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明のデータ変換装置は、入力ビ
ットデータを格納するレジスタと、入力ビットデータに
対応する変換データを格納した変換テーブルとを有し、
変換テーブルの参照アドレスの所定下位ビットは入力ビ
ットデータの少なくとも一部よりなり、参照アドレスの
所定下位ビットより大きい上位ビットは所定ベースアド
レスによりなることを特徴とする。請求項２に記載の発
明の対数変換装置からなるデータ変換装置は、固定小数
点表現の入力ビットデータを所定範囲の値に正規化する
ために必要なシフト量を求める正規化手段と、入力ビッ
トデータをシフト量分シフトさせ、正規化後の入力ビッ
トデータを得るシフト手段と、シフト量に対応する第１
の変換データを格納した第１の変換テーブルと、正規化
後の入力ビットデータに対応する第２の変換データを格
納した第２の変換テーブルと、第１の変換データと第２
の変換データを演算して対数変換値を得る演算手段とを
有し、第１の変換テーブルの参照アドレスの所定下位ビ
ットはシフト量の少なくとも一部よりなり、第１の変換
テーブルの参照アドレスの所定下位ビットより大きい上
位ビットは所定の第１のベースアドレスによりなり、か
つ、第２の変換テーブルの参照アドレスの所定下位ビッ
トは正規化後の入力ビットデータの正規化桁の次下位ビ
ットを少なくとも含み、正規化後の入力ビットデータか
ら取り出した連続したビットデータよりなり、第２の変
換テーブルの参照アドレスの所定下位ビットより大きい
上位ビットは所定の第２のベースアドレスによりなるこ
とを特徴とする。請求項３に記載の発明は、固定小数点
表現の入力ビットデータを逆対数変換する逆対数変換装
置からなるデータ変換装置において、変換データを格納
した変換テーブルと、入力ビットデータの一部の値を反
転することにより、変換データの逆正規化シフト量を求
める逆正規化手段と、変換データを逆正規化シフト量分
シフトさせて逆対数変換値を得るシフト手段とを有し、
変換テーブルの参照アドレスの所定下位ビットは入力ビ
ットデータの少なくとも一部よりなり、所定下位ビット
より大きい上位ビットは所定のベースアドレスによりな
ることを特徴とする逆対数変換装置からなるデータ変換
装置。
に、請求項１に記載の発明のデータ変換装置は、入力ビ
ットデータを格納するレジスタと、入力ビットデータに
対応する変換データを格納した変換テーブルとを有し、
変換テーブルの参照アドレスの所定下位ビットは入力ビ
ットデータの少なくとも一部よりなり、参照アドレスの
所定下位ビットより大きい上位ビットは所定ベースアド
レスによりなることを特徴とする。請求項２に記載の発
明の対数変換装置からなるデータ変換装置は、固定小数
点表現の入力ビットデータを所定範囲の値に正規化する
ために必要なシフト量を求める正規化手段と、入力ビッ
トデータをシフト量分シフトさせ、正規化後の入力ビッ
トデータを得るシフト手段と、シフト量に対応する第１
の変換データを格納した第１の変換テーブルと、正規化
後の入力ビットデータに対応する第２の変換データを格
納した第２の変換テーブルと、第１の変換データと第２
の変換データを演算して対数変換値を得る演算手段とを
有し、第１の変換テーブルの参照アドレスの所定下位ビ
ットはシフト量の少なくとも一部よりなり、第１の変換
テーブルの参照アドレスの所定下位ビットより大きい上
位ビットは所定の第１のベースアドレスによりなり、か
つ、第２の変換テーブルの参照アドレスの所定下位ビッ
トは正規化後の入力ビットデータの正規化桁の次下位ビ
ットを少なくとも含み、正規化後の入力ビットデータか
ら取り出した連続したビットデータよりなり、第２の変
換テーブルの参照アドレスの所定下位ビットより大きい
上位ビットは所定の第２のベースアドレスによりなるこ
とを特徴とする。請求項３に記載の発明は、固定小数点
表現の入力ビットデータを逆対数変換する逆対数変換装
置からなるデータ変換装置において、変換データを格納
した変換テーブルと、入力ビットデータの一部の値を反
転することにより、変換データの逆正規化シフト量を求
める逆正規化手段と、変換データを逆正規化シフト量分
シフトさせて逆対数変換値を得るシフト手段とを有し、
変換テーブルの参照アドレスの所定下位ビットは入力ビ
ットデータの少なくとも一部よりなり、所定下位ビット
より大きい上位ビットは所定のベースアドレスによりな
ることを特徴とする逆対数変換装置からなるデータ変換
装置。
【００１２】
【作用】本発明では、上述したようにルックアップテー
ブル方式によるデータ変換において、ルックアップテー
ブルのアドレスを求める際に、上位アドレスと下位アド
レスを単に組み合わせるだけで求められるように構成し
たので、アドレスを求めるためのソフトウエアによるプ
ログラムを必要とせず、また新たな回路も必要とせず単
純に配線上の処理のみで構成できる。
ブル方式によるデータ変換において、ルックアップテー
ブルのアドレスを求める際に、上位アドレスと下位アド
レスを単に組み合わせるだけで求められるように構成し
たので、アドレスを求めるためのソフトウエアによるプ
ログラムを必要とせず、また新たな回路も必要とせず単
純に配線上の処理のみで構成できる。
【００１３】
【発明の実施の形態】本発明はＤＳＰ、マイコン等デジ
タル演算器において通常ソフトウエアによって実現して
いる対数変換を、一部簡単なハードウエアで補助するこ
とによって、高速に精度良く行うためのものである。
タル演算器において通常ソフトウエアによって実現して
いる対数変換を、一部簡単なハードウエアで補助するこ
とによって、高速に精度良く行うためのものである。
【００１４】一般に、入力データｘの対数変換値ｙは次
式により表される。 ｙ ＝ ａ ＋ ｂ・ｌｏｇ2 ｘ （１） ここで、ａ，ｂ は定数、ｘ は入力データ、ｙ は求
めたい出力データである。なお、ｘ は ２-(N+1) ≦
ｘ ＜ １．０ の範囲に制限されているものとす
る。また、入力データｘは、 ｘ ＝ ｔ・２-n （２） で表され、ｎ＝０，１，２，・・・Ｎ、０．５≦ｔ＜
１．０とすると、（１）式は ｙ ＝ ａ − ｂ・ｎ ＋ ｂ・ｌｏｇ2 ｔ （３） ＝ ｐ（ｔ） ＋ ｑ（ｎ） ｐ（ｔ） ＝ ｂ・ｌｏｇ2 ｔ （４） ｑ（ｎ） ＝ ａ − ｂ・ｎ （５） で示される。
式により表される。 ｙ ＝ ａ ＋ ｂ・ｌｏｇ2 ｘ （１） ここで、ａ，ｂ は定数、ｘ は入力データ、ｙ は求
めたい出力データである。なお、ｘ は ２-(N+1) ≦
ｘ ＜ １．０ の範囲に制限されているものとす
る。また、入力データｘは、 ｘ ＝ ｔ・２-n （２） で表され、ｎ＝０，１，２，・・・Ｎ、０．５≦ｔ＜
１．０とすると、（１）式は ｙ ＝ ａ − ｂ・ｎ ＋ ｂ・ｌｏｇ2 ｔ （３） ＝ ｐ（ｔ） ＋ ｑ（ｎ） ｐ（ｔ） ＝ ｂ・ｌｏｇ2 ｔ （４） ｑ（ｎ） ＝ ａ − ｂ・ｎ （５） で示される。
【００１５】本発明は、ｘを入力すると、ｐ（ｔ）及び
ｑ（ｎ）の格納されたテーブルデータメモリアドレスを
出力する手法である。図１は、本発明の対数変換の構成
を示しており、同図において、数値処理のデータは、ｋ
ビット符号付き固定小数点の２進数で構成され、最上位
ビットは符号を示し、次のビットが「１」であれば、１
０進数の０．５、さらに次のビットが「１」であれば、
１０進数の０．２５、順に０．１２５，０．０６２５・
・・を示す。また、テーブルデータメモリ１１３のアド
レス空間はｍビットで構成されている。テーブルデータ
メモリ１１３は、第１、第２のテーブルに分けられてお
り、第１のテーブルには、０．５から１．０の区間を２
(m-i) 等分に分割した、入力ｔに対するｐ（ｔ）及び、
第２のテーブルにはｎ＝０，１，・・・，２(m-j) に対
するｑ（ｎ）を格納するようにしておく。
ｑ（ｎ）の格納されたテーブルデータメモリアドレスを
出力する手法である。図１は、本発明の対数変換の構成
を示しており、同図において、数値処理のデータは、ｋ
ビット符号付き固定小数点の２進数で構成され、最上位
ビットは符号を示し、次のビットが「１」であれば、１
０進数の０．５、さらに次のビットが「１」であれば、
１０進数の０．２５、順に０．１２５，０．０６２５・
・・を示す。また、テーブルデータメモリ１１３のアド
レス空間はｍビットで構成されている。テーブルデータ
メモリ１１３は、第１、第２のテーブルに分けられてお
り、第１のテーブルには、０．５から１．０の区間を２
(m-i) 等分に分割した、入力ｔに対するｐ（ｔ）及び、
第２のテーブルにはｎ＝０，１，・・・，２(m-j) に対
するｑ（ｎ）を格納するようにしておく。
【００１６】ｐ（ｔ）のテーブルデータメモリアドレス
の上位ｉビットは、所定のｐ（ｔ）ベースアドレスαに
より構成する。そして、ｐ（ｔ）ベースアドレスαは対
数テーブル上位アドレスレジスタ１０５に格納してお
く。また、ｐ（０）のテーブルデータメモリアドレスの
下位ｍ−ｉビットは０としておく。ｐ（１）のテーブル
データメモリアドレスの下位ｍ−ｉビットは００１ｂ
（十進数表現での１）、同様にｐ（２）は０１０ｂ（十
進数表現での２）、ｐ（３）は０１１ｂ（十進数表現で
の３）、・・・と順にｐ（ｔ）のテーブルデータメモリ
アドレスの下位ｍ−ｉビットは十進数表現でのｔと設定
する。また、ｑ（ｎ）も同様に、ｑ（ｎ）のテーブルデ
ータメモリアドレスの上位ｊビットは、所定のｑ（ｎ）
ベースアドレスβにより構成する。そして、ｑ（ｎ）ベ
ースアドレスβは逆正規化テーブル上位アドレスレジス
タ１０６に格納しておく。また、ｑ（０）のテーブルデ
ータメモリアドレスの下位ｍ−ｊビットは０としてお
く。ｑ（１）のテーブルデータメモリアドレスの下位ｍ
−ｊビットは００１ｂ（十進数表現での１）、同様にｑ
（２）は０１０ｂ（十進数表現での２）、ｑ（３）は０
１１ｂ（十進数表現での３）、・・・と順にｑ（ｎ）の
テーブルデータメモリアドレスの下位ｍ−ｊビットは十
進数表現でのｎと設定する。
の上位ｉビットは、所定のｐ（ｔ）ベースアドレスαに
より構成する。そして、ｐ（ｔ）ベースアドレスαは対
数テーブル上位アドレスレジスタ１０５に格納してお
く。また、ｐ（０）のテーブルデータメモリアドレスの
下位ｍ−ｉビットは０としておく。ｐ（１）のテーブル
データメモリアドレスの下位ｍ−ｉビットは００１ｂ
（十進数表現での１）、同様にｐ（２）は０１０ｂ（十
進数表現での２）、ｐ（３）は０１１ｂ（十進数表現で
の３）、・・・と順にｐ（ｔ）のテーブルデータメモリ
アドレスの下位ｍ−ｉビットは十進数表現でのｔと設定
する。また、ｑ（ｎ）も同様に、ｑ（ｎ）のテーブルデ
ータメモリアドレスの上位ｊビットは、所定のｑ（ｎ）
ベースアドレスβにより構成する。そして、ｑ（ｎ）ベ
ースアドレスβは逆正規化テーブル上位アドレスレジス
タ１０６に格納しておく。また、ｑ（０）のテーブルデ
ータメモリアドレスの下位ｍ−ｊビットは０としてお
く。ｑ（１）のテーブルデータメモリアドレスの下位ｍ
−ｊビットは００１ｂ（十進数表現での１）、同様にｑ
（２）は０１０ｂ（十進数表現での２）、ｑ（３）は０
１１ｂ（十進数表現での３）、・・・と順にｑ（ｎ）の
テーブルデータメモリアドレスの下位ｍ−ｊビットは十
進数表現でのｎと設定する。
【００１７】対数変換を行う入力データｘは、入力レジ
スタ１０４に格納される。次に入力レジスタ１０４の内
容は正規化器１０９に入力される。正規化器１０９は入
力データｘを所定の範囲の値に正規化するための左シフ
ト量を求めるものである。例えば、正規化器１０９の正
規化の範囲は、０．５以上１．０未満とする。具体的に
は、最上位ビットの次のビットが１かどうかを検出し、
最上位ビットの次のビットが１となるような左シフト量
を求めるものである。
スタ１０４に格納される。次に入力レジスタ１０４の内
容は正規化器１０９に入力される。正規化器１０９は入
力データｘを所定の範囲の値に正規化するための左シフ
ト量を求めるものである。例えば、正規化器１０９の正
規化の範囲は、０．５以上１．０未満とする。具体的に
は、最上位ビットの次のビットが１かどうかを検出し、
最上位ビットの次のビットが１となるような左シフト量
を求めるものである。
【００１８】例えば、入力データｘが０．０００１０１
００ｂ（ｂはバイナリ２進数であることを示す）とする
と、これは最上位ビットから見て５ビット目に初めて１
が現れる。従って、３ビット左シフトすることで正規化
されるので、正規化器１０９の出力は３となる。正規化
シフト量は、入力データｘに対するｎである。次に、算
術左シフタ１０７で、正規化器１０９で求めた正規化シ
フト量の分だけ、入力データｘを左シフトし、入力デー
タｘを正規化する。この値がｘに対するｔに相当する。
上述の例では入力データｘである０．０００１０１００
ｂを３ビット左シフトさせるため、正規化後の入力ビッ
トデータであるｔは０．１０１００ｂとなる。
００ｂ（ｂはバイナリ２進数であることを示す）とする
と、これは最上位ビットから見て５ビット目に初めて１
が現れる。従って、３ビット左シフトすることで正規化
されるので、正規化器１０９の出力は３となる。正規化
シフト量は、入力データｘに対するｎである。次に、算
術左シフタ１０７で、正規化器１０９で求めた正規化シ
フト量の分だけ、入力データｘを左シフトし、入力デー
タｘを正規化する。この値がｘに対するｔに相当する。
上述の例では入力データｘである０．０００１０１００
ｂを３ビット左シフトさせるため、正規化後の入力ビッ
トデータであるｔは０．１０１００ｂとなる。
【００１９】次に、ｔの最上位ビットから３番目のビッ
トからｍ−ｉビットを取り出し、これを対数変換テーブ
ルアドレスレジスタ１１１の下位ｍ−ｉビットとする。
対数変換テーブルアドレスレジスタ１１１の上位ｉビッ
トは、対数テーブル上位アドレスレジスタ１０５の値と
する。例えば、先述のｔ＝０．１０１００ｂの最上位ビ
ットは符号ビットであり、その次の２番目のビット（な
お、正規化された桁、例えば本実施例での最上位ビット
の次の下位ビットを正規化桁と称する）は正規化されて
いるため必ず「１」であるので、正規化桁の次下位ビッ
トである上位から３番目のビットからテーブルアドレス
の一部として用いる。そして、ｍ−ｉビットが３ビット
である場合は０１０ｂのビットが取り出されることとな
る。また、ｐ（ｔ）ベースアドレスαが１００ｂである
と、対数変換テーブルアドレスは１０００１０ｂとな
る。そして、この対数変換テーブルアドレスによりテー
ブルデータメモリ１１３を参照してｐ（ｔ）の値を得
る。
トからｍ−ｉビットを取り出し、これを対数変換テーブ
ルアドレスレジスタ１１１の下位ｍ−ｉビットとする。
対数変換テーブルアドレスレジスタ１１１の上位ｉビッ
トは、対数テーブル上位アドレスレジスタ１０５の値と
する。例えば、先述のｔ＝０．１０１００ｂの最上位ビ
ットは符号ビットであり、その次の２番目のビット（な
お、正規化された桁、例えば本実施例での最上位ビット
の次の下位ビットを正規化桁と称する）は正規化されて
いるため必ず「１」であるので、正規化桁の次下位ビッ
トである上位から３番目のビットからテーブルアドレス
の一部として用いる。そして、ｍ−ｉビットが３ビット
である場合は０１０ｂのビットが取り出されることとな
る。また、ｐ（ｔ）ベースアドレスαが１００ｂである
と、対数変換テーブルアドレスは１０００１０ｂとな
る。そして、この対数変換テーブルアドレスによりテー
ブルデータメモリ１１３を参照してｐ（ｔ）の値を得
る。
【００２０】同様に、正規化シフト量の値を逆正規化テ
ーブルアドレスレジスタ１１２の下位ｍ−ｊビットとす
る。逆正規化テーブルアドレスレジスタ１１２の上位ｊ
ビットは逆正規化テーブル上位アドレスレジスタ１０６
の値とする。例えば、先述の正規化シフト量は３（０１
１ｂ）であり、ｍ−ｊビットが３ビットであると、逆正
規化テーブルアドレスの下位ｍ−ｊビットは０１１ｂと
なる。また、ｑ（ｎ）ベースアドレスβが１１１ｂであ
ると、逆正規化テーブルアドレスは１１１０１１ｂとな
る。そして、この逆正規化テーブルアドレスによりテー
ブルデータメモリを参照してｑ（ｎ）の値を得る。
ーブルアドレスレジスタ１１２の下位ｍ−ｊビットとす
る。逆正規化テーブルアドレスレジスタ１１２の上位ｊ
ビットは逆正規化テーブル上位アドレスレジスタ１０６
の値とする。例えば、先述の正規化シフト量は３（０１
１ｂ）であり、ｍ−ｊビットが３ビットであると、逆正
規化テーブルアドレスの下位ｍ−ｊビットは０１１ｂと
なる。また、ｑ（ｎ）ベースアドレスβが１１１ｂであ
ると、逆正規化テーブルアドレスは１１１０１１ｂとな
る。そして、この逆正規化テーブルアドレスによりテー
ブルデータメモリを参照してｑ（ｎ）の値を得る。
【００２１】対数変換テーブルアドレスレジスタ１１１
の示すアドレスと、逆正規化テーブルアドレスレジスタ
１１２の示すアドレスによってテーブルデータメモリ１
１３から抽出したデータｐ（ｔ）とｑ（ｎ）を図示しな
い演算手段により加算することで、入力データｘの対数
変換値が求められる。なお、本実施例では、対数変換テ
ーブルアドレスの下位ｍ−ｊビットとして、ｔの正規化
桁の次下位ビットから３ビット取り出して使用した。し
かし、正規化桁の次下位ビットを含む連続したビット列
であれば、サインビットや、正規化桁を含むように構成
することも可能である。
の示すアドレスと、逆正規化テーブルアドレスレジスタ
１１２の示すアドレスによってテーブルデータメモリ１
１３から抽出したデータｐ（ｔ）とｑ（ｎ）を図示しな
い演算手段により加算することで、入力データｘの対数
変換値が求められる。なお、本実施例では、対数変換テ
ーブルアドレスの下位ｍ−ｊビットとして、ｔの正規化
桁の次下位ビットから３ビット取り出して使用した。し
かし、正規化桁の次下位ビットを含む連続したビット列
であれば、サインビットや、正規化桁を含むように構成
することも可能である。
【００２２】このような構成により、正規化後の入力デ
ータであるｔの所定ビットと対数テーブル上位アドレス
値とを結合して対数変換テーブルアドレスを求める際に
算術加算を必要とせず単に両アドレスを対数変換テーブ
ルアドレスレジスタ１１１で組み合わせるだけでアドレ
スを得ることができる。このため、ハードウエアの規模
拡大を抑制することができる。逆正規化アドレス算出に
ついても同様である。また、高次のべき級数演算を行わ
ずに対数変換を行えるので実行スピードがアップする。
ータであるｔの所定ビットと対数テーブル上位アドレス
値とを結合して対数変換テーブルアドレスを求める際に
算術加算を必要とせず単に両アドレスを対数変換テーブ
ルアドレスレジスタ１１１で組み合わせるだけでアドレ
スを得ることができる。このため、ハードウエアの規模
拡大を抑制することができる。逆正規化アドレス算出に
ついても同様である。また、高次のべき級数演算を行わ
ずに対数変換を行えるので実行スピードがアップする。
【００２３】次に逆対数変換について図２を参照して説
明する。図２は、逆対数変換の構成を示す図である。入
力データｘを ｘ（０．０≦ｘ＜１．０），Ｎ＝２l ，
ｌを整数として、逆対数変換は、 ｙ ＝ ２-N(1-x) （６） で示される。また、 ｘ＝n/Ｎ ＋ ｔ （７） と表す。このとき、n ＝０，１・・・，Ｎ−１、０≦ｔ
＜１／Ｎ である。これによりｙは、以下に示すように
表される。 ｙ ＝ （２N t ／２）・２(1-(N-n)) ＝ Ｐ（ｔ）・２Q(n) （８） Ｐ（ｔ） ＝ ２N t ／２ （９） Ｑ（ｎ） ＝ １−（Ｎ−n ） （１０） ここで、０≦ｔ＜１／Ｎ であるので、０．５≦Ｐ
（ｔ）＜１．０となる。また、０≦n ≦Ｎ−１ である
ので、−Ｎ＋１≦Ｑ（ｎ）≦０ となり、２Q(n)は算術
右シフトで表される。本発明はｘを入力しＰ（ｔ）を求
めるためのテーブルアドレスとＱ（ｎ）を出力するとい
うものである。
明する。図２は、逆対数変換の構成を示す図である。入
力データｘを ｘ（０．０≦ｘ＜１．０），Ｎ＝２l ，
ｌを整数として、逆対数変換は、 ｙ ＝ ２-N(1-x) （６） で示される。また、 ｘ＝n/Ｎ ＋ ｔ （７） と表す。このとき、n ＝０，１・・・，Ｎ−１、０≦ｔ
＜１／Ｎ である。これによりｙは、以下に示すように
表される。 ｙ ＝ （２N t ／２）・２(1-(N-n)) ＝ Ｐ（ｔ）・２Q(n) （８） Ｐ（ｔ） ＝ ２N t ／２ （９） Ｑ（ｎ） ＝ １−（Ｎ−n ） （１０） ここで、０≦ｔ＜１／Ｎ であるので、０．５≦Ｐ
（ｔ）＜１．０となる。また、０≦n ≦Ｎ−１ である
ので、−Ｎ＋１≦Ｑ（ｎ）≦０ となり、２Q(n)は算術
右シフトで表される。本発明はｘを入力しＰ（ｔ）を求
めるためのテーブルアドレスとＱ（ｎ）を出力するとい
うものである。
【００２４】図２において、数値処理のデータはｋビッ
ト符号付き固定小数点、テーブルデータのアドレス空間
はｍビットで構成されている。テーブルデータメモリ２
０５には、０．５から１．０の区間を２(m-i) 等分に分
割した入力ｔに対するＰ（ｔ）を格納しておく。Ｐ
（ｔ）のテーブルデータメモリアドレスの上位ｍ−ｉビ
ットは、所定のＰ（ｔ）ベースアドレスγにより構成す
る。そして、Ｐ（ｔ）ベースアドレスγは逆対数テーブ
ル上位アドレスレジスタ２０２に格納しておく。また、
Ｐ（０）のテーブルデータメモリアドレスの下位ｉビッ
トは０としておく。さらに、Ｐ（１）のテーブルデータ
メモリアドレスの下位ｉビットは００１ｂ（十進数表現
での１）としておく。同様にＰ（２）は０１０ｂ（十進
数表現での２）、Ｐ（３）は０１１ｂ（十進数表現での
３）、・・・と順に、Ｐ（ｔ）のテーブルデータメモリ
アドレスの下位ｉビットは十進数表現でのｔと設定す
る。
ト符号付き固定小数点、テーブルデータのアドレス空間
はｍビットで構成されている。テーブルデータメモリ２
０５には、０．５から１．０の区間を２(m-i) 等分に分
割した入力ｔに対するＰ（ｔ）を格納しておく。Ｐ
（ｔ）のテーブルデータメモリアドレスの上位ｍ−ｉビ
ットは、所定のＰ（ｔ）ベースアドレスγにより構成す
る。そして、Ｐ（ｔ）ベースアドレスγは逆対数テーブ
ル上位アドレスレジスタ２０２に格納しておく。また、
Ｐ（０）のテーブルデータメモリアドレスの下位ｉビッ
トは０としておく。さらに、Ｐ（１）のテーブルデータ
メモリアドレスの下位ｉビットは００１ｂ（十進数表現
での１）としておく。同様にＰ（２）は０１０ｂ（十進
数表現での２）、Ｐ（３）は０１１ｂ（十進数表現での
３）、・・・と順に、Ｐ（ｔ）のテーブルデータメモリ
アドレスの下位ｉビットは十進数表現でのｔと設定す
る。
【００２５】まず、入力データｘを入力レジスタ２０１
に格納する。入力データｘは正の整数であるので最上位
のサインビットは必ず０となる。サインビットの次のビ
ットから上位ｌビットを抽出する、これがｎに相当す
る。この全ビットを反転することにより、逆正規化のた
めの右シフト量−Ｑ（ｎ）が求められる。例えば、入力
データｘを０．０１１０１００１０１１ｂ、ｌ＝４とす
ると、入力データｘのサインビットの次のビットである
２ビット目から４ビット分、すなわち０１１０ｂが全ビ
ット反転器２０６により全ビット反転され１００１ｂ
（十進数表現では９）となる。この値が−Ｑ（ｎ）とな
り逆正規化シフト量格納レジスタ２０３に格納される。
に格納する。入力データｘは正の整数であるので最上位
のサインビットは必ず０となる。サインビットの次のビ
ットから上位ｌビットを抽出する、これがｎに相当す
る。この全ビットを反転することにより、逆正規化のた
めの右シフト量−Ｑ（ｎ）が求められる。例えば、入力
データｘを０．０１１０１００１０１１ｂ、ｌ＝４とす
ると、入力データｘのサインビットの次のビットである
２ビット目から４ビット分、すなわち０１１０ｂが全ビ
ット反転器２０６により全ビット反転され１００１ｂ
（十進数表現では９）となる。この値が−Ｑ（ｎ）とな
り逆正規化シフト量格納レジスタ２０３に格納される。
【００２６】また、テーブルデータメモリアドレスの下
位ｉビットを３とすると、上述のように入力データｘの
最上位ビットはサインビットであり、その次のビットか
らｌビット（例えば４ビット）は全ビット反転器２０６
に出力しているため、その次のビット、すなわち最上位
ビットから見て６ビット目から８ビット目までの３ビッ
ト、１００ｂがテーブルデータメモリアドレスの下位３
ビットとなる。そのため、１００ｂは逆対数テーブルア
ドレスレジスタ２０４の下位３ビットに格納される。そ
して、Ｐ（ｔ）のテーブルデータメモリアドレスの上位
ｍ−ｉビットは、所定のＰ（ｔ）ベースアドレスγによ
り構成する。そのため、逆対数テーブル上位アドレスレ
ジスタ２０２に格納されているｍ−ｉビットのＰ（ｔ）
ベースアドレスγが、逆対数テーブルアドレスレジスタ
２０４に出力される。そして、逆対数テーブルアドレス
レジスタ２０４では、Ｐ（ｔ）ベースアドレスγと、入
力レジスタ２０１からのｉビットを結合して、テーブル
データメモリ２０５のアドレスを得る。例えば、ｍを７
とするとＰ（ｔ）ベースアドレスγは４ビット（ｍ−ｉ
ビット）であり、その値を１００１ｂとすると、テーブ
ルデータメモリ２０５のアドレスは１００１１００ｂと
なる。このアドレスに対応する値をテーブルデータメモ
リ２０５から読みだす。この値がＰ（ｔ）となる。そし
て、図示しないシフト手段によりこのＰ（ｔ）を、逆正
規化シフト量格納レジスタ２０３に格納されている−Ｑ
（ｎ）だけ、算術右シフトすることにより逆対数変換値
ｙを得る。これで、入力データｘに対する逆対数変換値
ｙが得られることとなる。
位ｉビットを３とすると、上述のように入力データｘの
最上位ビットはサインビットであり、その次のビットか
らｌビット（例えば４ビット）は全ビット反転器２０６
に出力しているため、その次のビット、すなわち最上位
ビットから見て６ビット目から８ビット目までの３ビッ
ト、１００ｂがテーブルデータメモリアドレスの下位３
ビットとなる。そのため、１００ｂは逆対数テーブルア
ドレスレジスタ２０４の下位３ビットに格納される。そ
して、Ｐ（ｔ）のテーブルデータメモリアドレスの上位
ｍ−ｉビットは、所定のＰ（ｔ）ベースアドレスγによ
り構成する。そのため、逆対数テーブル上位アドレスレ
ジスタ２０２に格納されているｍ−ｉビットのＰ（ｔ）
ベースアドレスγが、逆対数テーブルアドレスレジスタ
２０４に出力される。そして、逆対数テーブルアドレス
レジスタ２０４では、Ｐ（ｔ）ベースアドレスγと、入
力レジスタ２０１からのｉビットを結合して、テーブル
データメモリ２０５のアドレスを得る。例えば、ｍを７
とするとＰ（ｔ）ベースアドレスγは４ビット（ｍ−ｉ
ビット）であり、その値を１００１ｂとすると、テーブ
ルデータメモリ２０５のアドレスは１００１１００ｂと
なる。このアドレスに対応する値をテーブルデータメモ
リ２０５から読みだす。この値がＰ（ｔ）となる。そし
て、図示しないシフト手段によりこのＰ（ｔ）を、逆正
規化シフト量格納レジスタ２０３に格納されている−Ｑ
（ｎ）だけ、算術右シフトすることにより逆対数変換値
ｙを得る。これで、入力データｘに対する逆対数変換値
ｙが得られることとなる。
【００２７】このような構成により、逆対数変換テーブ
ルアドレスを求める際に加算を必要とせず、前述した対
数変換と同様に単にアドレスの結合だけで必要なアドレ
スを得ることができる。これにより、ハードウエアの規
模拡大を抑制することができる。
ルアドレスを求める際に加算を必要とせず、前述した対
数変換と同様に単にアドレスの結合だけで必要なアドレ
スを得ることができる。これにより、ハードウエアの規
模拡大を抑制することができる。
【００２８】
【発明の効果】以上説明したように、対数変換に必要な
データを抽出するためのテーブルアドレスを単純な構成
で求めることができる。対数変換テーブルアドレスレジ
スタの示すアドレスから抽出したデータと、逆正規化テ
ーブルアドレスレジスタの示すアドレスから抽出したデ
ータとを加算することで、入力データｘの対数変換値が
求められる。正規化シフト量と対数テーブル上位アドレ
ス値とを結合して対数変換テーブルアドレスを求める際
に加算を必要としない。このため、ハードウエアの規模
拡大を抑制することができる。逆正規化アドレス算出に
ついても同様である。また、高次のべき級数演算を行わ
ずに対数変換を行えるので実行スピードがアップする。
データを抽出するためのテーブルアドレスを単純な構成
で求めることができる。対数変換テーブルアドレスレジ
スタの示すアドレスから抽出したデータと、逆正規化テ
ーブルアドレスレジスタの示すアドレスから抽出したデ
ータとを加算することで、入力データｘの対数変換値が
求められる。正規化シフト量と対数テーブル上位アドレ
ス値とを結合して対数変換テーブルアドレスを求める際
に加算を必要としない。このため、ハードウエアの規模
拡大を抑制することができる。逆正規化アドレス算出に
ついても同様である。また、高次のべき級数演算を行わ
ずに対数変換を行えるので実行スピードがアップする。
【図１】本発明の実施の形態の対数変換の構成を示すブ
ロック図である。
ロック図である。
【図２】本発明の実施の形態の逆対数変換の構成を示す
図である。
図である。
【図３】従来のルックアップテーブル方式の対数変換の
構成を示す図である。
構成を示す図である。
１０ ・・・・ バス １１，１２，１６，１７ ・・・・ バッファメモリ １３，１８ ・・・・ 乗算器 １４，１９ ・・・・ 算術論理ユニット １５，２０ ・・・・ アキュムレータ ２１ ・・・・ 高次係数メモリ ２２ ・・・・ ０次係数メモリ ２３ ・・・・ ケタ移動回路 ２４ ・・・・ 信号データメモリ ２５ ・・・・ アドレス指定回路 １０４ ・・・・ 入力レジスタ １０５ ・・・・ 対数テーブル上位アドレスレジスタ １０６ ・・・・ 逆正規化テーブル上位アドレスレジ
スタ １０７ ・・・・ 算術左シフタ １０９ ・・・・ 正規化器 １１０ ・・・・ 正規化シフト量 １１１ ・・・・ 対数変換テーブルアドレスレジスタ １１２ ・・・・ 逆正規化テーブルアドレスレジスタ １１３ ・・・・ テーブルデータメモリ ２０１ ・・・・ 入力レジスタ ２０２ ・・・・ 逆対数テーブル上位アドレスレジス
タ ２０３ ・・・・ 逆正規化シフト量格納レジスタ ２０４ ・・・・ 逆対数変換テーブルアドレスレジス
タ ２０５ ・・・・ テーブルデータメモリ ２０６ ・・・・ 全ビット反転器
スタ １０７ ・・・・ 算術左シフタ １０９ ・・・・ 正規化器 １１０ ・・・・ 正規化シフト量 １１１ ・・・・ 対数変換テーブルアドレスレジスタ １１２ ・・・・ 逆正規化テーブルアドレスレジスタ １１３ ・・・・ テーブルデータメモリ ２０１ ・・・・ 入力レジスタ ２０２ ・・・・ 逆対数テーブル上位アドレスレジス
タ ２０３ ・・・・ 逆正規化シフト量格納レジスタ ２０４ ・・・・ 逆対数変換テーブルアドレスレジス
タ ２０５ ・・・・ テーブルデータメモリ ２０６ ・・・・ 全ビット反転器
Claims (3)
- 【請求項１】 入力ビットデータを格納するレジスタ
と、 前記入力ビットデータに対応する変換データを格納した
変換テーブルとを有し、 前記変換テーブルの参照アドレスの所定下位ビットは前
記入力ビットデータの少なくとも一部よりなり、 前記参照アドレスの前記所定下位ビットより大きい上位
ビットは所定ベースアドレスによりなることを特徴とす
るデータ変換装置。 - 【請求項２】 固定小数点表現の入力ビットデータを所
定範囲の値に正規化するために必要なシフト量を求める
正規化手段と、 前記入力ビットデータを前記シフト量分シフトさせ、正
規化後の入力ビットデータを得るシフト手段と、 前記シフト量に対応する第１の変換データを格納した第
１の変換テーブルと、前記正規化後の入力ビットデータ
に対応する第２の変換データを格納した第２の変換テー
ブルと、 前記第１の変換データと前記第２の変換データを演算し
て対数変換値を得る演算手段とを有し、 前記第１の変換テーブルの参照アドレスの所定下位ビッ
トは前記シフト量の少なくとも一部よりなり、前記第１
の変換テーブルの参照アドレスの前記所定下位ビットよ
り大きい上位ビットは所定の第１のベースアドレスによ
りなり、 かつ、前記第２の変換テーブルの参照アドレスの所定下
位ビットは前記正規化後の入力ビットデータの正規化桁
の次下位ビットを少なくとも含み、 前記正規化後の入力ビットデータから取り出した連続し
たビットデータよりなり、前記第２の変換テーブルの参
照アドレスの前記所定下位ビットより大きい上位ビット
は所定の第２のベースアドレスによりなることを特徴と
する対数変換装置からなるデータ変換装置。 - 【請求項３】 固定小数点表現の入力ビットデータを逆
対数変換する逆対数変換装置において、 変換データを格納した変換テーブルと、 前記入力ビットデータの一部の値を反転することによ
り、前記変換データの逆正規化シフト量を求める逆正規
化手段と、 前記変換データを前記逆正規化シフト量分シフトさせて
逆対数変換値を得るシフト手段とを有し、 前記変換テーブルの参照アドレスの所定下位ビットは前
記入力ビットデータの少なくとも一部よりなり、前記所
定下位ビットより大きい上位ビットは所定のベースアド
レスによりなることを特徴とする逆対数変換装置からな
るデータ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31862996A JP3538512B2 (ja) | 1996-11-14 | 1996-11-14 | データ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31862996A JP3538512B2 (ja) | 1996-11-14 | 1996-11-14 | データ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10143353A true JPH10143353A (ja) | 1998-05-29 |
| JP3538512B2 JP3538512B2 (ja) | 2004-06-14 |
Family
ID=18101278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31862996A Expired - Lifetime JP3538512B2 (ja) | 1996-11-14 | 1996-11-14 | データ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3538512B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079310A (ja) * | 2004-09-09 | 2006-03-23 | Matsushita Electric Ind Co Ltd | メモリ、及びメモリを備えたプロセッサ |
| JP2020170190A (ja) * | 2014-07-28 | 2020-10-15 | フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン | オーディオ信号内の雑音を推定するための方法、雑音推定器、オーディオ符号化器、オーディオ復号器、およびオーディオ信号を送信するためのシステム |
| CN113961169A (zh) * | 2021-10-20 | 2022-01-21 | 北京升哲科技有限公司 | 数据处理方法、装置、电子设备及存储介质 |
-
1996
- 1996-11-14 JP JP31862996A patent/JP3538512B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079310A (ja) * | 2004-09-09 | 2006-03-23 | Matsushita Electric Ind Co Ltd | メモリ、及びメモリを備えたプロセッサ |
| JP2020170190A (ja) * | 2014-07-28 | 2020-10-15 | フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン | オーディオ信号内の雑音を推定するための方法、雑音推定器、オーディオ符号化器、オーディオ復号器、およびオーディオ信号を送信するためのシステム |
| US11335355B2 (en) | 2014-07-28 | 2022-05-17 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Estimating noise of an audio signal in the log2-domain |
| CN113961169A (zh) * | 2021-10-20 | 2022-01-21 | 北京升哲科技有限公司 | 数据处理方法、装置、电子设备及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3538512B2 (ja) | 2004-06-14 |
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