JPH10144624A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10144624A JPH10144624A JP31276396A JP31276396A JPH10144624A JP H10144624 A JPH10144624 A JP H10144624A JP 31276396 A JP31276396 A JP 31276396A JP 31276396 A JP31276396 A JP 31276396A JP H10144624 A JPH10144624 A JP H10144624A
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Abstract
(57)【要約】
【課題】 耐熱性の優れた低抵抗なシリサイド層を備え
た半導体装置の製造方法を提供できるようにする。 【解決手段】 ゲート電極４が形成された半導体基板１
上に、チタン膜６を形成する第一の工程と、前記チタン
膜６上に窒化チタン膜７を、３００〜５００℃の温度に
て形成する第二の工程と、前記チタン膜６と多結晶シリ
コン４及び半導体基板１とを反応させて、前記ゲート電
極４上、及び前記半導体基板１上の拡散層形成領域ＤＦ
にチタンシリサイド層８を形成する第三の工程とを備
え、シリサイド化のための高温熱処理時に均一なＴｉＮ
／Ｔｉ界面を維持することができるようにして、高温で
も凝集がなく、抵抗の低いシリサイド層を形成できるよ
うにする。
た半導体装置の製造方法を提供できるようにする。 【解決手段】 ゲート電極４が形成された半導体基板１
上に、チタン膜６を形成する第一の工程と、前記チタン
膜６上に窒化チタン膜７を、３００〜５００℃の温度に
て形成する第二の工程と、前記チタン膜６と多結晶シリ
コン４及び半導体基板１とを反応させて、前記ゲート電
極４上、及び前記半導体基板１上の拡散層形成領域ＤＦ
にチタンシリサイド層８を形成する第三の工程とを備
え、シリサイド化のための高温熱処理時に均一なＴｉＮ
／Ｔｉ界面を維持することができるようにして、高温で
も凝集がなく、抵抗の低いシリサイド層を形成できるよ
うにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に、シリサイド層を備えた半導体装置の
製造方法に関する。
法に係わり、特に、シリサイド層を備えた半導体装置の
製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの集積度を上げるためには、素子
の微細化を行わなければならない。この微細化は、平面
的な方向の寸法を縮小するだけでなく、深さ方向の寸法
を縮小することも必要となる。このようにするために
は、ソース／ドレイン領域の不純物拡散層の接合深さを
浅くする必要があるが、半導体基板内の拡散層の厚さを
薄くすると、不純物拡散層の抵抗が高くなり、半導体装
置の動作速度が低下するという問題が生じる。
の微細化を行わなければならない。この微細化は、平面
的な方向の寸法を縮小するだけでなく、深さ方向の寸法
を縮小することも必要となる。このようにするために
は、ソース／ドレイン領域の不純物拡散層の接合深さを
浅くする必要があるが、半導体基板内の拡散層の厚さを
薄くすると、不純物拡散層の抵抗が高くなり、半導体装
置の動作速度が低下するという問題が生じる。
【０００３】これに対しては、不純物拡散層の表層に低
抵抗のシリサイド層を形成し、ソース／ドレイン抵抗を
下げる構造が有効である。このシリサイド層を形成する
方法としては、従来より、シリコン基板表面に金属膜を
堆積し、これに熱処理を加えることにより、シリコンと
金属とを反応させ、ソース／ドレイン領域をシリサイド
化させる方法が用いられてきた。
抵抗のシリサイド層を形成し、ソース／ドレイン抵抗を
下げる構造が有効である。このシリサイド層を形成する
方法としては、従来より、シリコン基板表面に金属膜を
堆積し、これに熱処理を加えることにより、シリコンと
金属とを反応させ、ソース／ドレイン領域をシリサイド
化させる方法が用いられてきた。
【０００４】特に、近年はゲート電極に使用している多
結晶シリコン膜も合わせてシリサイド化し、配線抵抗を
下げるようにする、所謂サリサイドプロセスが行われて
おり、１９９４年の応用物理学会春季講演会３０ａ−Ｚ
Ｈ−４にこのような方法が記載されている。このサリサ
イドプロセスを、図１を用いて説明する。
結晶シリコン膜も合わせてシリサイド化し、配線抵抗を
下げるようにする、所謂サリサイドプロセスが行われて
おり、１９９４年の応用物理学会春季講演会３０ａ−Ｚ
Ｈ−４にこのような方法が記載されている。このサリサ
イドプロセスを、図１を用いて説明する。
【０００５】先ず、半導体基板１に素子分離用絶縁膜２
及び熱酸化膜３を形成後、多結晶シリコン膜４を堆積
し、この多結晶シリコン膜４をゲート電極形状に加工す
る（図１ａ）。その後、酸化膜によりゲート側壁５を形
成する（図１ｂ）。
及び熱酸化膜３を形成後、多結晶シリコン膜４を堆積
し、この多結晶シリコン膜４をゲート電極形状に加工す
る（図１ａ）。その後、酸化膜によりゲート側壁５を形
成する（図１ｂ）。
【０００６】その後、半導体基板１の全面にスパッタ法
により、真空度１〜１０ｍＴｏｒｒ程度、Ａｒ雰囲気、
半導体基板１の温度２００℃以下の条件にて、チタン膜
６を堆積する。次に、半導体基板１の温度は特に変更せ
ず、真空度は１〜１０ｍＴｏｒｒ程度で、Ｎ2 をスパッ
タ室（図示せず）に導入して反応性スパッタ法によりＴ
ｉＮ膜７を堆積させる（図１ｃ）。
により、真空度１〜１０ｍＴｏｒｒ程度、Ａｒ雰囲気、
半導体基板１の温度２００℃以下の条件にて、チタン膜
６を堆積する。次に、半導体基板１の温度は特に変更せ
ず、真空度は１〜１０ｍＴｏｒｒ程度で、Ｎ2 をスパッ
タ室（図示せず）に導入して反応性スパッタ法によりＴ
ｉＮ膜７を堆積させる（図１ｃ）。
【０００７】その後、大気圧、Ｎ2 雰囲気内で７００〜
９００℃、１０〜６０ｓｅｃの熱処理を行い、半導体基
板１と多結晶シリコン４の表面にＴｉＳｉ2 シリサイド
層８を形成する（図ｄ）。
９００℃、１０〜６０ｓｅｃの熱処理を行い、半導体基
板１と多結晶シリコン４の表面にＴｉＳｉ2 シリサイド
層８を形成する（図ｄ）。
【０００８】次いで、未反応のＴｉＮ，Ｔｉ膜を硫酸と
過酸化水素、又は塩酸と過酸化水素の混合溶液を用いて
除去する。上記の従来の方法において、微細化に伴うシ
リサイド層の薄膜化により、高温処理時にシリサイドが
凝集して抵抗が上昇するという問題を回避するために、
ＴｉＮ膜７をキャップ膜として堆積して、ＴｉＳｉ2 シ
リサイド層８を形成するための熱処理をすることで、形
成されるシリサイド層８に応力をかけ、シリサイドの凝
集を抑制していた。
過酸化水素、又は塩酸と過酸化水素の混合溶液を用いて
除去する。上記の従来の方法において、微細化に伴うシ
リサイド層の薄膜化により、高温処理時にシリサイドが
凝集して抵抗が上昇するという問題を回避するために、
ＴｉＮ膜７をキャップ膜として堆積して、ＴｉＳｉ2 シ
リサイド層８を形成するための熱処理をすることで、形
成されるシリサイド層８に応力をかけ、シリサイドの凝
集を抑制していた。
【０００９】
【発明が解決しようとする課題】しかし、前記方法にお
いて、図１（ｃ）の工程でＴｉＮ膜７を形成する際に、
いわゆる反応性スパッタ法を用いた場合、サリサイド構
造を構成するシリサイド層８を形成するために、半導体
基板１の温度を７００〜９００℃の高温にすると、やは
りシリサイドが凝集して抵抗が上昇してしまうという問
題が生じる。
いて、図１（ｃ）の工程でＴｉＮ膜７を形成する際に、
いわゆる反応性スパッタ法を用いた場合、サリサイド構
造を構成するシリサイド層８を形成するために、半導体
基板１の温度を７００〜９００℃の高温にすると、やは
りシリサイドが凝集して抵抗が上昇してしまうという問
題が生じる。
【００１０】これは、前記シリサイド層８を形成するた
めの熱処理時に、ＴｉＮ膜７／Ｔｉ膜６の界面に残留す
る未反応の窒素が下地Ｔｉ膜６と反応して新たにＴｉＮ
膜が生じ、このＴｉＮ膜とシリサイド層８のＴｉＳｉ2
の結晶とが混合して、ＴｉＮ膜７／シリサイド層８の界
面の平坦性が劣化して、ＴｉＮ膜７が凝集防止のための
均一なキャップ層とならなくなるためである。
めの熱処理時に、ＴｉＮ膜７／Ｔｉ膜６の界面に残留す
る未反応の窒素が下地Ｔｉ膜６と反応して新たにＴｉＮ
膜が生じ、このＴｉＮ膜とシリサイド層８のＴｉＳｉ2
の結晶とが混合して、ＴｉＮ膜７／シリサイド層８の界
面の平坦性が劣化して、ＴｉＮ膜７が凝集防止のための
均一なキャップ層とならなくなるためである。
【００１１】この対策として、ＴｉＮ化合物ターゲット
を利用することにより、Ｎ2 ガスの導入を不要として、
未反応窒素の残留を生じさせない化合物スパッタ法が提
案されている。しかし、この方法では新たにＴｉＮター
ゲットを用意し、専用のスパッタチャンバーを設けなけ
ればならない問題があった。
を利用することにより、Ｎ2 ガスの導入を不要として、
未反応窒素の残留を生じさせない化合物スパッタ法が提
案されている。しかし、この方法では新たにＴｉＮター
ゲットを用意し、専用のスパッタチャンバーを設けなけ
ればならない問題があった。
【００１２】本発明は前述の問題点にかんがみ、反応性
スパッタ法を用いながらも、耐熱性が優れ、かつ低抵抗
なシリサイド層を簡単に形成できるようにすることを目
的とする。
スパッタ法を用いながらも、耐熱性が優れ、かつ低抵抗
なシリサイド層を簡単に形成できるようにすることを目
的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート電極が形成された半導体基板上に、チ
タン膜を形成する第一の工程と、前記チタン膜上に窒化
チタン膜を形成する第二の工程であって、前記第一の工
程における前記チタン膜を形成する際の温度よりも高
く、かつ、前記チタン膜と前記窒化チタン膜とが反応し
ない所定の温度にて、前記窒化チタン膜を形成する第二
の工程と、前記第二の工程後、前記ゲート電極上、及び
前記半導体基板上の拡散層形成領域にチタンシリサイド
層を形成する第三の工程とを備えることを特徴としてい
る。
造方法は、ゲート電極が形成された半導体基板上に、チ
タン膜を形成する第一の工程と、前記チタン膜上に窒化
チタン膜を形成する第二の工程であって、前記第一の工
程における前記チタン膜を形成する際の温度よりも高
く、かつ、前記チタン膜と前記窒化チタン膜とが反応し
ない所定の温度にて、前記窒化チタン膜を形成する第二
の工程と、前記第二の工程後、前記ゲート電極上、及び
前記半導体基板上の拡散層形成領域にチタンシリサイド
層を形成する第三の工程とを備えることを特徴としてい
る。
【００１４】また、本発明の他の特徴とするところは、
ゲート電極が形成された半導体基板上に、チタン膜を形
成する第一の工程と、前記チタン膜上に窒化チタン膜を
形成する第二の工程と、前記第二の工程後、前記第二の
工程における前記窒化チタン膜を形成する際の気圧より
も陰圧の所定の気圧で、かつ、前記第二の工程における
前記窒化チタン膜を形成する際の温度よりも高く、か
つ、前記チタン膜と前記窒化チタン膜とが反応しない所
定の温度にて、前記半導体基板を熱処理する第三の工程
と、前記第三の工程後、前記ゲート電極上、及び前記半
導体基板上の拡散層形成領域にチタンシリサイド層を形
成する第四の工程とを備えることを特徴としている。
ゲート電極が形成された半導体基板上に、チタン膜を形
成する第一の工程と、前記チタン膜上に窒化チタン膜を
形成する第二の工程と、前記第二の工程後、前記第二の
工程における前記窒化チタン膜を形成する際の気圧より
も陰圧の所定の気圧で、かつ、前記第二の工程における
前記窒化チタン膜を形成する際の温度よりも高く、か
つ、前記チタン膜と前記窒化チタン膜とが反応しない所
定の温度にて、前記半導体基板を熱処理する第三の工程
と、前記第三の工程後、前記ゲート電極上、及び前記半
導体基板上の拡散層形成領域にチタンシリサイド層を形
成する第四の工程とを備えることを特徴としている。
【００１５】また、本発明のその他の特徴とするところ
は、請求項１または２の何れか１項に記載の半導体装置
の製造方法において、前記所定の温度は、３００〜５０
０℃の範囲のいずれかの温度であることを特徴としてい
る。
は、請求項１または２の何れか１項に記載の半導体装置
の製造方法において、前記所定の温度は、３００〜５０
０℃の範囲のいずれかの温度であることを特徴としてい
る。
【００１６】また、本発明のその他の特徴とするところ
は、請求項２に記載の半導体装置の製造方法において、
前記所定の気圧は、１Ｅ〜５Ｔｏｒｒ以下であることを
特徴としている。
は、請求項２に記載の半導体装置の製造方法において、
前記所定の気圧は、１Ｅ〜５Ｔｏｒｒ以下であることを
特徴としている。
【００１７】また、本発明のその他の特徴とするところ
は、請求項１に記載の半導体装置の製造方法において、
前記第一の工程前、あるいは前記第三の工程後に、前記
拡散層形成領域に拡散層を形成することを特徴としてい
る。
は、請求項１に記載の半導体装置の製造方法において、
前記第一の工程前、あるいは前記第三の工程後に、前記
拡散層形成領域に拡散層を形成することを特徴としてい
る。
【００１８】また、本発明のその他の特徴とするところ
は、請求項２に記載の半導体装置の製造方法において、
前記第一の工程前、あるいは前記第三の工程後に、前記
拡散層形成領域に拡散層を形成することを特徴としてい
る。
は、請求項２に記載の半導体装置の製造方法において、
前記第一の工程前、あるいは前記第三の工程後に、前記
拡散層形成領域に拡散層を形成することを特徴としてい
る。
【００１９】
【作用】本発明によれば、反応性スパッタにてＴｉＮ膜
を形成する際に、基板温度を上昇させることにより、Ｔ
ｉ膜表面の未反応窒素の脱離を行い、シリサイド化のた
めの高温熱処理時に均一なＴｉＮ／Ｔｉ界面を維持する
ことが可能となり、高温でも凝集がなく、抵抗の低いシ
リサイド層を得ることができる。
を形成する際に、基板温度を上昇させることにより、Ｔ
ｉ膜表面の未反応窒素の脱離を行い、シリサイド化のた
めの高温熱処理時に均一なＴｉＮ／Ｔｉ界面を維持する
ことが可能となり、高温でも凝集がなく、抵抗の低いシ
リサイド層を得ることができる。
【００２０】また、本発明の他の特徴によれば、ＴｉＮ
膜を堆積後、真空中で低温熱処理を実施することによ
り、ＴｉＮ／Ｔｉ界面に残存する未反応Ｎを外方に拡散
させて除去し、高温熱処理時の界面の均一性の劣化を防
止することが可能となり、高温でも凝集がなく、抵抗の
低いシリサイド層を得ることができるようになる。
膜を堆積後、真空中で低温熱処理を実施することによ
り、ＴｉＮ／Ｔｉ界面に残存する未反応Ｎを外方に拡散
させて除去し、高温熱処理時の界面の均一性の劣化を防
止することが可能となり、高温でも凝集がなく、抵抗の
低いシリサイド層を得ることができるようになる。
【００２１】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の第１の実施形態を図１を参照しながら説明する。
先ず、図１（ａ）に示すように、半導体基板１上に素子
分離用酸化膜２を形成する。次いで、厚さ５〜２０ｎｍ
程度の酸化膜３を熱酸化法により形成し、前記酸化膜３
上に公知の化学気相成長法（ＣＶＤ法）により、厚さ１
００〜３００ｎｍの多結晶シリコン膜４を堆積させる。
方法の第１の実施形態を図１を参照しながら説明する。
先ず、図１（ａ）に示すように、半導体基板１上に素子
分離用酸化膜２を形成する。次いで、厚さ５〜２０ｎｍ
程度の酸化膜３を熱酸化法により形成し、前記酸化膜３
上に公知の化学気相成長法（ＣＶＤ法）により、厚さ１
００〜３００ｎｍの多結晶シリコン膜４を堆積させる。
【００２２】次いで、図１（ｂ）に示すように、公知の
パターニング技術により多結晶シリコン膜４をゲート電
極形状に加工する。
パターニング技術により多結晶シリコン膜４をゲート電
極形状に加工する。
【００２３】次に、公知のＣＶＤ法により厚さ１００〜
３００ｎｍの酸化膜５を堆積して、公知のエッチング技
術により半導体基板１の全面をエッチバックすることに
より、酸化膜５をゲート電極の側壁形状に加工する。
３００ｎｍの酸化膜５を堆積して、公知のエッチング技
術により半導体基板１の全面をエッチバックすることに
より、酸化膜５をゲート電極の側壁形状に加工する。
【００２４】次に、図１（ｃ）に示すように、希フッ酸
系溶液により半導体基板１および多結晶シリコン膜４の
表面の自然酸化膜（不図示）を除去した後、スパッタ法
により半導体基板１の表面に高融点金属であるＴｉ膜６
を堆積する。スパッタ条件は、真空度は１〜１０ｍＴｏ
ｒｒ程度、Ａｒ雰囲気、基板温度は２００℃以下、膜厚
は２０〜１００ｎｍ程度である。
系溶液により半導体基板１および多結晶シリコン膜４の
表面の自然酸化膜（不図示）を除去した後、スパッタ法
により半導体基板１の表面に高融点金属であるＴｉ膜６
を堆積する。スパッタ条件は、真空度は１〜１０ｍＴｏ
ｒｒ程度、Ａｒ雰囲気、基板温度は２００℃以下、膜厚
は２０〜１００ｎｍ程度である。
【００２５】次いで、半導体基板１を３００〜５００℃
程度に加熱し、真空度は１〜１０ｍＴｏｒｒ程度で、Ｎ
2 をスパッタ室（図示せず）に導入して反応性スパッタ
法により高融点金属窒化膜であるＴｉＮ膜７を２０〜１
００ｎｍ程度堆積させる。
程度に加熱し、真空度は１〜１０ｍＴｏｒｒ程度で、Ｎ
2 をスパッタ室（図示せず）に導入して反応性スパッタ
法により高融点金属窒化膜であるＴｉＮ膜７を２０〜１
００ｎｍ程度堆積させる。
【００２６】その後、図１（ｄ）に示すように、大気圧
及びＮ2 雰囲気内で７００〜９００℃、１０〜６０ｓｅ
ｃの熱処理を行い、半導体基板１の拡散層形成領域ＤＦ
と多結晶シリコン４の表面にＴｉＳｉシリサイド層８を
形成する。次いで、未反応のＴｉＮ，Ｔｉ膜を硫酸と過
酸化水素、又は塩酸と過酸化水素の混合溶液を用いて除
去する。
及びＮ2 雰囲気内で７００〜９００℃、１０〜６０ｓｅ
ｃの熱処理を行い、半導体基板１の拡散層形成領域ＤＦ
と多結晶シリコン４の表面にＴｉＳｉシリサイド層８を
形成する。次いで、未反応のＴｉＮ，Ｔｉ膜を硫酸と過
酸化水素、又は塩酸と過酸化水素の混合溶液を用いて除
去する。
【００２７】この第一の実施形態においては、ＴｉＮ膜
７を形成する際に、半導体基板１を３００〜５００℃程
度に加熱することにより、Ｔｉ膜６表面の未反応窒素が
脱離する。これにより、高温でも凝集がなく、抵抗の低
いシリサイド層を得ることができ、半導体装置の動作速
度を低下させることなく集積度を向上させることができ
る。
７を形成する際に、半導体基板１を３００〜５００℃程
度に加熱することにより、Ｔｉ膜６表面の未反応窒素が
脱離する。これにより、高温でも凝集がなく、抵抗の低
いシリサイド層を得ることができ、半導体装置の動作速
度を低下させることなく集積度を向上させることができ
る。
【００２８】次に、本発明の半導体装置の製造方法の第
二の実施形態を以下に説明する。Ｔｉ膜６を堆積する工
程までは、第一の実施形態と同様に行う。次いで、真空
度を１〜１０ｍＴｏｒｒ程度に維持したまま、Ｎ2 をス
パッタ室に導入して反応性スパッタ法により高融点金属
窒化膜であるＴｉＮ膜７を２０〜１００ｎｍ程度堆積さ
せ、図１（ｃ）に示す構造となる。
二の実施形態を以下に説明する。Ｔｉ膜６を堆積する工
程までは、第一の実施形態と同様に行う。次いで、真空
度を１〜１０ｍＴｏｒｒ程度に維持したまま、Ｎ2 をス
パッタ室に導入して反応性スパッタ法により高融点金属
窒化膜であるＴｉＮ膜７を２０〜１００ｎｍ程度堆積さ
せ、図１（ｃ）に示す構造となる。
【００２９】その後、図１（ｄ）に示すように、真空を
破らずにガスの供給を止め、１Ｅ−５Ｔｏｒｒ以下の真
空中にて３００〜５００℃程度、３０〜３００ＳＥＣの
熱処理を行う。この真空中の熱処理により、ＴｉＮ膜７
／Ｔｉ膜６の界面に残存する未反応Ｎを外方に拡散させ
て除去する。
破らずにガスの供給を止め、１Ｅ−５Ｔｏｒｒ以下の真
空中にて３００〜５００℃程度、３０〜３００ＳＥＣの
熱処理を行う。この真空中の熱処理により、ＴｉＮ膜７
／Ｔｉ膜６の界面に残存する未反応Ｎを外方に拡散させ
て除去する。
【００３０】次いで、大気圧及びＮ2 雰囲気内で７００
〜９００℃、１０〜６０ｓｅｃの熱処理を行い、半導体
基板１の拡散層形成領域ＤＦと多結晶シリコン４の表面
にＴｉＳｉシリサイド層８を形成する。
〜９００℃、１０〜６０ｓｅｃの熱処理を行い、半導体
基板１の拡散層形成領域ＤＦと多結晶シリコン４の表面
にＴｉＳｉシリサイド層８を形成する。
【００３１】なお、第一および第二の実施形態におい
て、ゲート電極４を形成後で、かつＴｉ膜６形成前に、
拡散層形成領域ＤＦに、公知のイオン注入法弐よりソー
ス／ドレイン領域を形成するか、あるいはシリサイド層
８を形成後、拡散層形成領域ＤＦにソース／ドレイン領
域を形成する。
て、ゲート電極４を形成後で、かつＴｉ膜６形成前に、
拡散層形成領域ＤＦに、公知のイオン注入法弐よりソー
ス／ドレイン領域を形成するか、あるいはシリサイド層
８を形成後、拡散層形成領域ＤＦにソース／ドレイン領
域を形成する。
【００３２】
【発明の効果】本発明は前述したように、本発明によれ
ば、反応性スパッタにてＴｉＮ膜を形成する際に、基板
温度を上昇させることにより、Ｔｉ膜表面の未反応窒素
の脱離を行い、シリサイド化のための高温熱処理時に均
一なＴｉＮ／Ｔｉ界面を維持することが可能となり、高
温でも凝集がなく、抵抗の低いシリサイド層を得ること
ができる。これにより、半導体装置の動作速度を低下さ
せることなく集積度を向上させることができる。
ば、反応性スパッタにてＴｉＮ膜を形成する際に、基板
温度を上昇させることにより、Ｔｉ膜表面の未反応窒素
の脱離を行い、シリサイド化のための高温熱処理時に均
一なＴｉＮ／Ｔｉ界面を維持することが可能となり、高
温でも凝集がなく、抵抗の低いシリサイド層を得ること
ができる。これにより、半導体装置の動作速度を低下さ
せることなく集積度を向上させることができる。
【００３３】また、本発明の他の特徴によれば、ＴｉＮ
膜を堆積後、真空中で低温熱処理を実施することによ
り、ＴｉＮ／Ｔｉ界面に残存する未反応Ｎを外方に拡散
させて除去し、高温熱処理時の界面の均一性の劣化を防
止することが可能となり、高温でも凝集がなく、抵抗の
低いシリサイド層を得ることができる。
膜を堆積後、真空中で低温熱処理を実施することによ
り、ＴｉＮ／Ｔｉ界面に残存する未反応Ｎを外方に拡散
させて除去し、高温熱処理時の界面の均一性の劣化を防
止することが可能となり、高温でも凝集がなく、抵抗の
低いシリサイド層を得ることができる。
【図１】本発明の半導体装置の製造方法を説明するため
の工程別断面図である。
の工程別断面図である。
１ 半導体基板 ２ 素子分離用熱酸化膜 ３ 熱酸化膜 ４ 多結晶シリコン膜（ゲート電極） ５ 酸化膜 ６ 高融点金属膜 ７ 高融点金属窒化膜 ８ シリサイド層 ＤＦ 拡散層形成領域
Claims (6)
- 【請求項１】 ゲート電極が形成された半導体基板上に
チタン膜を形成する第一の工程と、 前記チタン膜上に窒化チタン膜を形成する工程であっ
て、前記第一の工程における前記チタン膜を形成する際
の温度よりも高く、かつ、前記チタン膜と前記窒化チタ
ン膜とが反応しない所定の温度にて前記窒化チタン膜を
形成する第二の工程と、 前記第二の工程後、前記ゲート電極上、及び前記半導体
基板上の拡散層形成領域にチタンシリサイド層を形成す
る第三の工程とを備えることを特徴とする半導体装置の
製造方法。 - 【請求項２】 ゲート電極が形成された半導体基板上に
チタン膜を形成する第一の工程と、 前記チタン膜上に窒化チタン膜を形成する第二の工程
と、 前記第二の工程後、前記第二の工程における前記窒化チ
タン膜を形成する際の気圧よりも陰圧の所定の気圧で、
かつ、前記第二の工程における前記窒化チタン膜を形成
する際の温度よりも高く、かつ、前記チタン膜と前記窒
化チタン膜とが反応しない所定の温度にて前記半導体基
板を熱処理する第三の工程と、 前記第三の工程後、前記ゲート電極上、及び前記半導体
基板上の拡散層形成領域にチタンシリサイド層を形成す
る第四の工程とを備えることを特徴とする半導体装置の
製造方法。 - 【請求項３】 請求項１または２の何れか１項に記載の
半導体装置の製造方法において、 前記所定の温度は、３００〜５００℃の範囲のいずれか
の温度であることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２に記載の半導体装置の製造方法
において、 前記所定の気圧は、１Ｅ〜５Ｔｏｒｒ以下であることを
特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１に記載の半導体装置の製造方法
において、 前記第一の工程前、あるいは前記第三の工程後に、前記
拡散層形成領域に拡散層を形成することを特徴とする半
導体装置の製造方法。 - 【請求項６】 請求項２に記載の半導体装置の製造方法
において、 前記第一の工程前、あるいは前記第三の工程後に、前記
拡散層形成領域に拡散層を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31276396A JPH10144624A (ja) | 1996-11-08 | 1996-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31276396A JPH10144624A (ja) | 1996-11-08 | 1996-11-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144624A true JPH10144624A (ja) | 1998-05-29 |
Family
ID=18033135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31276396A Withdrawn JPH10144624A (ja) | 1996-11-08 | 1996-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618895B1 (ko) | 2005-04-27 | 2006-09-01 | 삼성전자주식회사 | 폴리메탈 게이트 전극을 가지는 반도체 소자 및 그 제조방법 |
-
1996
- 1996-11-08 JP JP31276396A patent/JPH10144624A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618895B1 (ko) | 2005-04-27 | 2006-09-01 | 삼성전자주식회사 | 폴리메탈 게이트 전극을 가지는 반도체 소자 및 그 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |