JPH11289087A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11289087A JPH11289087A JP10301107A JP30110798A JPH11289087A JP H11289087 A JPH11289087 A JP H11289087A JP 10301107 A JP10301107 A JP 10301107A JP 30110798 A JP30110798 A JP 30110798A JP H11289087 A JPH11289087 A JP H11289087A
- Authority
- JP
- Japan
- Prior art keywords
- metal silicide
- polycrystalline
- layer
- forming
- tisix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】多結晶Ｓｉ上にＴｉＳｉｘを堆積した後の高温
工程による反転現象の発生を抑制することを特徴とす
る。 【解決手段】多結晶Ｓｉ層１２上に１回目のＴｉＳｉｘ
層１４を堆積し、真空雰囲気中でＳｉ基板をアニールし
てＴｉＳｉｘ層１４を結晶化させ、ＴｉＳｉｘ層１４上
に第２回目のＴｉＳｉｘ層１５を形成する。
工程による反転現象の発生を抑制することを特徴とす
る。 【解決手段】多結晶Ｓｉ層１２上に１回目のＴｉＳｉｘ
層１４を堆積し、真空雰囲気中でＳｉ基板をアニールし
てＴｉＳｉｘ層１４を結晶化させ、ＴｉＳｉｘ層１４上
に第２回目のＴｉＳｉｘ層１５を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ゲート電極が多
結晶Ｓｉと金属シリサイドの２層からなる導電体層で構
成された半導体装置及びその製造方法に関する。
結晶Ｓｉと金属シリサイドの２層からなる導電体層で構
成された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体装置では多結晶Ｓｉゲー
ト電極や多結晶Ｓｉ配線の低抵抗化を図るために、多結
晶Ｓｉ上にＴｉＳｉｘなどの金属シリサイドを設けるよ
うにしている。このような構造は、ゲート酸化膜を形成
した後に多結晶ＳｉとＴｉＳｉｘを順次堆積することに
より得られる。
ト電極や多結晶Ｓｉ配線の低抵抗化を図るために、多結
晶Ｓｉ上にＴｉＳｉｘなどの金属シリサイドを設けるよ
うにしている。このような構造は、ゲート酸化膜を形成
した後に多結晶ＳｉとＴｉＳｉｘを順次堆積することに
より得られる。
【０００３】ところで、ＴｉＳｉｘと多結晶Ｓｉの積層
構造は高温の下では安定でないことが知られている。そ
の理由は、ＴｉＳｉｘのグレインの成長時に、多結晶Ｓ
ｉの下にＴｉＳｉｘのグレインが形成されたり、ＴｉＳ
ｉｘグレインが分断したりするからである。このような
現象を一般に反転現象（inversion ）と称している。も
し、この反転現象がゲート電極に発生すると、ゲート電
極のシート抵抗が非常に高くなり、かつゲート酸化膜の
完全性が低下する。
構造は高温の下では安定でないことが知られている。そ
の理由は、ＴｉＳｉｘのグレインの成長時に、多結晶Ｓ
ｉの下にＴｉＳｉｘのグレインが形成されたり、ＴｉＳ
ｉｘグレインが分断したりするからである。このような
現象を一般に反転現象（inversion ）と称している。も
し、この反転現象がゲート電極に発生すると、ゲート電
極のシート抵抗が非常に高くなり、かつゲート酸化膜の
完全性が低下する。
【０００４】以下、この反転現象について図８を用いて
説明する。まず、図８（ａ）に示すように、例えば３０
０℃以下の温度で、ＤＣスパッタリング法により、多結
晶Ｓｉ層３１上にＴｉＳｉｘ層３２を形成する。このと
き、形成されるＴｉＳｉｘ層３２はアモルファス状態で
ある。その後、ＬＰ−ＣＶＤ（減圧ＣＶＤ）による図示
しないＳｉＮ層の堆積又はゲート電極のサイドウォール
酸化工程における高温工程でＴｉＳｉｘ層３２が結晶化
される。この結晶化及びグレイン成長後に、図８（ｂ）
に示すように、ＴｉＳｉｘ層３２のグレインは多結晶Ｓ
ｉ層３１の下に入り込み、かつＴｉＳｉｘ層３２は非連
続性となる。このような高温工程の後の反転現象によ
り、ＴｉＳｉｘ層のシート抵抗の大きなばらつきが観測
された。
説明する。まず、図８（ａ）に示すように、例えば３０
０℃以下の温度で、ＤＣスパッタリング法により、多結
晶Ｓｉ層３１上にＴｉＳｉｘ層３２を形成する。このと
き、形成されるＴｉＳｉｘ層３２はアモルファス状態で
ある。その後、ＬＰ−ＣＶＤ（減圧ＣＶＤ）による図示
しないＳｉＮ層の堆積又はゲート電極のサイドウォール
酸化工程における高温工程でＴｉＳｉｘ層３２が結晶化
される。この結晶化及びグレイン成長後に、図８（ｂ）
に示すように、ＴｉＳｉｘ層３２のグレインは多結晶Ｓ
ｉ層３１の下に入り込み、かつＴｉＳｉｘ層３２は非連
続性となる。このような高温工程の後の反転現象によ
り、ＴｉＳｉｘ層のシート抵抗の大きなばらつきが観測
された。
【０００５】図９は従来方法により、ゲート酸化膜上に
多結晶ＳｉとＴｉＳｉｘからなるゲート電極を形成する
際の途中の状態を一部断面で示す斜視図である。図にお
いて、Ｓｉ基板４０上のゲート酸化膜４１上には多結晶
Ｓｉ層４２が形成されており、この多結晶Ｓｉ層４２上
にはＴｉＳｉｘ層４３が形成されており、さらにＴｉＳ
ｉｘ層４３上にはＬＰ−ＣＶＤ ＳｉＮ層４４が形成さ
れている。
多結晶ＳｉとＴｉＳｉｘからなるゲート電極を形成する
際の途中の状態を一部断面で示す斜視図である。図にお
いて、Ｓｉ基板４０上のゲート酸化膜４１上には多結晶
Ｓｉ層４２が形成されており、この多結晶Ｓｉ層４２上
にはＴｉＳｉｘ層４３が形成されており、さらにＴｉＳ
ｉｘ層４３上にはＬＰ−ＣＶＤ ＳｉＮ層４４が形成さ
れている。
【０００６】先に説明したように、上記ＳｉＮ層４４を
形成する際の高温工程の際にＴｉＳｉｘ層４３が結晶化
されるが、この高温工程で前記反転現象が生じた状態が
図９に示されている。図中、破線で囲んだ領域４５は、
ＴｉＳｉｘとゲート酸化膜とが反応した反応部を示して
いる。
形成する際の高温工程の際にＴｉＳｉｘ層４３が結晶化
されるが、この高温工程で前記反転現象が生じた状態が
図９に示されている。図中、破線で囲んだ領域４５は、
ＴｉＳｉｘとゲート酸化膜とが反応した反応部を示して
いる。
【０００７】図９中のＳｉＮ層４４はその後、パターニ
ングされて、上記ＴｉＳｉｘ層４３及び多結晶Ｓｉ層４
２を選択エッチングしてゲート電極をパターニング形成
する際の耐エッチングマスクとして使用されるが、前記
反転現象が生じた結果、以下のような不都合が発生す
る。
ングされて、上記ＴｉＳｉｘ層４３及び多結晶Ｓｉ層４
２を選択エッチングしてゲート電極をパターニング形成
する際の耐エッチングマスクとして使用されるが、前記
反転現象が生じた結果、以下のような不都合が発生す
る。
【０００８】図１０は、ＲＩＥによってゲート電極をパ
ターニング形成した後の状態を一部断面で示す斜視図で
ある。上記反転現象が生じた結果、ＴｉＳｉｘ層４３が
ゲート酸化膜４１と反応して前記反応部４５が形成さ
れ、ＲＩＥ時にこの反応部４５がエッチングされること
によりエッチングピットと称される欠陥４６がゲート酸
化膜４１に発生している。このようなエッチングピット
の発生によりゲート酸化膜４１の耐圧特性といった完全
性が低下する。
ターニング形成した後の状態を一部断面で示す斜視図で
ある。上記反転現象が生じた結果、ＴｉＳｉｘ層４３が
ゲート酸化膜４１と反応して前記反応部４５が形成さ
れ、ＲＩＥ時にこの反応部４５がエッチングされること
によりエッチングピットと称される欠陥４６がゲート酸
化膜４１に発生している。このようなエッチングピット
の発生によりゲート酸化膜４１の耐圧特性といった完全
性が低下する。
【０００９】
【発明が解決しようとする課題】このように従来では、
ＴｉＳｉｘと多結晶Ｓｉの積層構造を形成する際に高温
工程による反転現象が生じ、良好な電気的特性を持つ半
導体装置を製造することができないという問題点があっ
た。
ＴｉＳｉｘと多結晶Ｓｉの積層構造を形成する際に高温
工程による反転現象が生じ、良好な電気的特性を持つ半
導体装置を製造することができないという問題点があっ
た。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的はＴｉＳｉｘなどの金属シ
リサイドと多結晶Ｓｉの積層構造を形成する際に高温工
程による反転現象が生じることなく、もって良好な電気
的特性を持つ半導体装置及びその製造方法を提供するこ
とにある。
されたものであり、その目的はＴｉＳｉｘなどの金属シ
リサイドと多結晶Ｓｉの積層構造を形成する際に高温工
程による反転現象が生じることなく、もって良好な電気
的特性を持つ半導体装置及びその製造方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、多結晶Ｓｉが形成された半導体基板を用意
し、上記多結晶Ｓｉ上に第１の金属シリサイドを形成
し、非酸化性雰囲気中で上記基板をアニールして上記第
１の金属シリサイドを結晶化させ、上記第１の金属シリ
サイド上に第２の金属シリサイドを形成している。
製造方法は、多結晶Ｓｉが形成された半導体基板を用意
し、上記多結晶Ｓｉ上に第１の金属シリサイドを形成
し、非酸化性雰囲気中で上記基板をアニールして上記第
１の金属シリサイドを結晶化させ、上記第１の金属シリ
サイド上に第２の金属シリサイドを形成している。
【００１２】この発明の半導体装置の製造方法は、多結
晶Ｓｉが形成された半導体基板を用意し、非酸化性雰囲
気中で上記多結晶Ｓｉ上に第１の金属シリサイドを形成
すると同時に上記基板をアニールして第１の金属シリサ
イドを結晶化させ、上記第１の金属シリサイド上に第２
の金属シリサイドを形成している。
晶Ｓｉが形成された半導体基板を用意し、非酸化性雰囲
気中で上記多結晶Ｓｉ上に第１の金属シリサイドを形成
すると同時に上記基板をアニールして第１の金属シリサ
イドを結晶化させ、上記第１の金属シリサイド上に第２
の金属シリサイドを形成している。
【００１３】この発明の半導体装置の製造方法は、Ｓｉ
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化
膜上に多結晶Ｓｉを形成し、上記多結晶Ｓｉ上に第１の
金属シリサイドを形成し、非酸化性雰囲気中で上記基板
をアニールして上記第１の金属シリサイドを結晶化さ
せ、上記第１の金属シリサイド上に第２の金属シリサイ
ドを形成し、上記第２の金属シリサイド上の一部にシリ
コン窒化膜を形成し、上記シリコン窒化膜をマスクに用
いて上記第２の金属シリサイド、第１の金属シリサイド
及び多結晶Ｓｉを選択的に除去してゲート電極を形成
し、上記シリコン窒化膜を残した状態で上記ゲート電極
の周囲に酸化膜を形成している。。
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化
膜上に多結晶Ｓｉを形成し、上記多結晶Ｓｉ上に第１の
金属シリサイドを形成し、非酸化性雰囲気中で上記基板
をアニールして上記第１の金属シリサイドを結晶化さ
せ、上記第１の金属シリサイド上に第２の金属シリサイ
ドを形成し、上記第２の金属シリサイド上の一部にシリ
コン窒化膜を形成し、上記シリコン窒化膜をマスクに用
いて上記第２の金属シリサイド、第１の金属シリサイド
及び多結晶Ｓｉを選択的に除去してゲート電極を形成
し、上記シリコン窒化膜を残した状態で上記ゲート電極
の周囲に酸化膜を形成している。。
【００１４】この発明の半導体装置の製造方法は、Ｓｉ
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化
膜上に多結晶Ｓｉを形成し、非酸化性雰囲気中で上記多
結晶Ｓｉ上に第１の金属シリサイドを形成すると同時に
上記基板をアニールして第１の金属シリサイドを結晶化
させ、上記第１の金属シリサイド上に第２の金属シリサ
イドを形成し、上記第２の金属シリサイド上の一部にシ
リコン窒化膜を形成し、上記シリコン窒化膜をマスクに
用いて上記第２の金属シリサイド、第１の金属シリサイ
ド及び多結晶Ｓｉを選択的に除去してゲート電極を形成
し、上記シリコン窒化膜を残した状態で上記ゲート電極
の周囲に酸化膜を形成している。
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化
膜上に多結晶Ｓｉを形成し、非酸化性雰囲気中で上記多
結晶Ｓｉ上に第１の金属シリサイドを形成すると同時に
上記基板をアニールして第１の金属シリサイドを結晶化
させ、上記第１の金属シリサイド上に第２の金属シリサ
イドを形成し、上記第２の金属シリサイド上の一部にシ
リコン窒化膜を形成し、上記シリコン窒化膜をマスクに
用いて上記第２の金属シリサイド、第１の金属シリサイ
ド及び多結晶Ｓｉを選択的に除去してゲート電極を形成
し、上記シリコン窒化膜を残した状態で上記ゲート電極
の周囲に酸化膜を形成している。
【００１５】この発明の半導体装置は、シリコン半導体
基板と、上記シリコン半導体基板上に設けられたゲート
酸化膜と、上記ゲート酸化膜上に設けられ、多結晶Ｓ
ｉ、第１の金属シリサイド及び第２の金属シリサイドか
らなるゲート電極と、上記ゲート電極上に設けられたシ
リコン窒化膜とを具備している。
基板と、上記シリコン半導体基板上に設けられたゲート
酸化膜と、上記ゲート酸化膜上に設けられ、多結晶Ｓ
ｉ、第１の金属シリサイド及び第２の金属シリサイドか
らなるゲート電極と、上記ゲート電極上に設けられたシ
リコン窒化膜とを具備している。
【００１６】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１、図２及び図３はこの
発明をＭＯＳ型半導体装置に実施した場合の製造工程を
順次示す断面図である。まず、図１（ａ）に示すよう
に、所定の不純物を含むＳｉ半導体基板１１上にゲート
酸化膜１２を形成する。さらにこのゲート酸化膜１２上
に、不純物を含んだ多結晶Ｓｉ層１３を形成する。この
多結晶Ｓｉ層１３は、最初はアンドープの状態で多結晶
Ｓｉを堆積した後に不純物、例えばリン（Ｐ）をイオン
注入法によって導入することで形成するようにしてもよ
いし、あるいは多結晶Ｓｉの堆積と同時に不純物を拡散
させるいわゆるＩｎ−Ｓｉｔｕドープ法で形成するよう
にしてもよい。
実施の形態により説明する。図１、図２及び図３はこの
発明をＭＯＳ型半導体装置に実施した場合の製造工程を
順次示す断面図である。まず、図１（ａ）に示すよう
に、所定の不純物を含むＳｉ半導体基板１１上にゲート
酸化膜１２を形成する。さらにこのゲート酸化膜１２上
に、不純物を含んだ多結晶Ｓｉ層１３を形成する。この
多結晶Ｓｉ層１３は、最初はアンドープの状態で多結晶
Ｓｉを堆積した後に不純物、例えばリン（Ｐ）をイオン
注入法によって導入することで形成するようにしてもよ
いし、あるいは多結晶Ｓｉの堆積と同時に不純物を拡散
させるいわゆるＩｎ−Ｓｉｔｕドープ法で形成するよう
にしてもよい。
【００１７】次に、多結晶Ｓｉ層１３表面上の自然酸化
膜をＨＦ溶液で除去した後に、図１（ｂ）に示すよう
に、多結晶Ｓｉ層１３上に１回目のＴｉＳｉｘ層１４を
７０ｎｍ以下、好ましくは５ｎｍ〜３０ｎｍの範囲の膜
厚でスパッタ形成する。
膜をＨＦ溶液で除去した後に、図１（ｂ）に示すよう
に、多結晶Ｓｉ層１３上に１回目のＴｉＳｉｘ層１４を
７０ｎｍ以下、好ましくは５ｎｍ〜３０ｎｍの範囲の膜
厚でスパッタ形成する。
【００１８】次に、１回目のスパッタ形成の際に使用さ
れた真空チャンバの真空抜を破ることなく、実質的な真
空雰囲気中で、４００℃以上のＴｉＳｉｘ層１４の結晶
化温度、好ましくは５００℃で１〜５分間、アニールを
行う。なお、このアニールは、ＴｉＳｉｘ層１４表面を
酸化しないような非酸化性雰囲気中で行えばよく、上記
のような真空雰囲気中の他にアルゴン（Ａｒ）又は窒素
ガス（Ｎ２）を含む雰囲気中、あるいはフォーミングガ
ス（ＦＧ）雰囲気中で行うこともできる。
れた真空チャンバの真空抜を破ることなく、実質的な真
空雰囲気中で、４００℃以上のＴｉＳｉｘ層１４の結晶
化温度、好ましくは５００℃で１〜５分間、アニールを
行う。なお、このアニールは、ＴｉＳｉｘ層１４表面を
酸化しないような非酸化性雰囲気中で行えばよく、上記
のような真空雰囲気中の他にアルゴン（Ａｒ）又は窒素
ガス（Ｎ２）を含む雰囲気中、あるいはフォーミングガ
ス（ＦＧ）雰囲気中で行うこともできる。
【００１９】スパッタ形成直後のＴｉＳｉｘ層１４はア
モルファス状態であるが、このアニールにより、ＴｉＳ
ｉｘ層１４はＣ４９と称される構造に結晶化され、図１
（ｃ）に示すように、多結晶Ｓｉ層１３とＴｉＳｉｘ層
１４の界面が熱的に安定した状態にされる。
モルファス状態であるが、このアニールにより、ＴｉＳ
ｉｘ層１４はＣ４９と称される構造に結晶化され、図１
（ｃ）に示すように、多結晶Ｓｉ層１３とＴｉＳｉｘ層
１４の界面が熱的に安定した状態にされる。
【００２０】次に、図２（ａ）に示すように、１回目の
スパッタで使用したものと同じスパッタ装置を用いて、
ＴｉＳｉｘ層１４上に２回目のＴｉＳｉｘ層１５を５０
ｎｍ〜１００ｎｍの範囲の膜厚でスパッタ形成する。
スパッタで使用したものと同じスパッタ装置を用いて、
ＴｉＳｉｘ層１４上に２回目のＴｉＳｉｘ層１５を５０
ｎｍ〜１００ｎｍの範囲の膜厚でスパッタ形成する。
【００２１】次に、図２（ｂ）に示すように、ＬＰ−Ｃ
ＶＤ法により全面にＳｉＮ膜１６を堆積する。このとき
の堆積温度は７００℃〜８００℃である。続いて、図２
（ｃ）に示すように、リソグラフィーとＲＩＥにより、
上記ＳｉＮ膜１６の一部をＴｉＳｉｘ層１５上に選択的
に残す。この残されたＳｉＮ膜１６は、この後、ＴｉＳ
ｉｘ層と多結晶Ｓｉ層のエッチング工程の際に耐エッチ
ングマスクとして使用される。
ＶＤ法により全面にＳｉＮ膜１６を堆積する。このとき
の堆積温度は７００℃〜８００℃である。続いて、図２
（ｃ）に示すように、リソグラフィーとＲＩＥにより、
上記ＳｉＮ膜１６の一部をＴｉＳｉｘ層１５上に選択的
に残す。この残されたＳｉＮ膜１６は、この後、ＴｉＳ
ｉｘ層と多結晶Ｓｉ層のエッチング工程の際に耐エッチ
ングマスクとして使用される。
【００２２】次に、図３（ａ）に示すように、上記Ｓｉ
Ｎ膜１６を耐エッチングマスクとして使用したＲＩＥに
より、ＴｉＳｉｘ層１５、ＴｉＳｉｘ層１４及び多結晶
Ｓｉ層１３を選択的に除去してゲート電極をパターニン
グ形成する。
Ｎ膜１６を耐エッチングマスクとして使用したＲＩＥに
より、ＴｉＳｉｘ層１５、ＴｉＳｉｘ層１４及び多結晶
Ｓｉ層１３を選択的に除去してゲート電極をパターニン
グ形成する。
【００２３】次に、図３（ｂ）に示すように、ゲート電
極をパターニングする際のＲＩＥによって生じた基板１
１表面のダメージを取り除く目的で全面を酸化して薄い
後酸化膜１７をゲート電極の周囲及び基板表面上に形成
し、続いて、パターニング後のゲート電極をマスクに用
いて、前記Ｓｉ半導体基板１１に含まれている不純物と
は導電型が反対の不純物をイオン注入し、さらに７５０
℃のＬＰ−ＣＶＤ法により全面にＳｉＮ膜１８を堆積す
る。この工程により、イオン注入された不純物が基板１
１内に拡散されてソース／ドレイン拡散領域１９が形成
される。
極をパターニングする際のＲＩＥによって生じた基板１
１表面のダメージを取り除く目的で全面を酸化して薄い
後酸化膜１７をゲート電極の周囲及び基板表面上に形成
し、続いて、パターニング後のゲート電極をマスクに用
いて、前記Ｓｉ半導体基板１１に含まれている不純物と
は導電型が反対の不純物をイオン注入し、さらに７５０
℃のＬＰ−ＣＶＤ法により全面にＳｉＮ膜１８を堆積す
る。この工程により、イオン注入された不純物が基板１
１内に拡散されてソース／ドレイン拡散領域１９が形成
される。
【００２４】次に、図３（ｃ）に示すように、全面にＰ
ＳＧ（リンガラス）やＢＰＳＧ（ボロン−リンガラス）
などからなる層間絶縁膜２０を堆積し、さらにＬＰ−Ｃ
ＶＤ法により全面にＳｉＮ膜２１を堆積する。続いて、
ＰＥＰ工程により、このＳｉＮ膜２１の一部を層間絶縁
膜２０上に選択的に残し、この残されたＳｉＮ膜２１を
耐エッチングマスクとして使用したＲＩＥにより層間絶
縁膜２０をエッチング除去して、上記ソース／ドレイン
拡散領域１９の一方の表面に通じるコンタクトホール２
２を開口する。この後の工程は図示しないが、全面に電
極材料となる導電体、例えばアルミニウムを堆積し、こ
れを上記コンタクトホール２２内及びその周辺に選択的
に残し、その他の部分を除去することにより、ソース／
ドレイン電極を形成する。
ＳＧ（リンガラス）やＢＰＳＧ（ボロン−リンガラス）
などからなる層間絶縁膜２０を堆積し、さらにＬＰ−Ｃ
ＶＤ法により全面にＳｉＮ膜２１を堆積する。続いて、
ＰＥＰ工程により、このＳｉＮ膜２１の一部を層間絶縁
膜２０上に選択的に残し、この残されたＳｉＮ膜２１を
耐エッチングマスクとして使用したＲＩＥにより層間絶
縁膜２０をエッチング除去して、上記ソース／ドレイン
拡散領域１９の一方の表面に通じるコンタクトホール２
２を開口する。この後の工程は図示しないが、全面に電
極材料となる導電体、例えばアルミニウムを堆積し、こ
れを上記コンタクトホール２２内及びその周辺に選択的
に残し、その他の部分を除去することにより、ソース／
ドレイン電極を形成する。
【００２５】上記のような製造方法によれば、多結晶Ｓ
ｉ層１３上に１回目のＴｉＳｉｘ層１４を形成した後に
アニールを行い、その後、２回目のＴｉＳｉｘ層１５を
形成して必要な膜厚のＴｉＳｉｘ層を形成している。こ
のように、１回目のＴｉＳｉｘ層１４の形成後にアニー
ルを行うと、ＴｉＳｉｘ層１４が結晶化されて、多結晶
Ｓｉ層１３とＴｉＳｉｘ層１４の界面が熱的に安定した
状態となる。従って、この後のＬＰ−ＣＶＤ法によるＳ
ｉＮ膜１６の形成などのような高温工程が行われたとし
ても、従来のように、多結晶Ｓｉの下にＴｉＳｉｘのグ
レインが形成される反転現象が起こりにくくなる。
ｉ層１３上に１回目のＴｉＳｉｘ層１４を形成した後に
アニールを行い、その後、２回目のＴｉＳｉｘ層１５を
形成して必要な膜厚のＴｉＳｉｘ層を形成している。こ
のように、１回目のＴｉＳｉｘ層１４の形成後にアニー
ルを行うと、ＴｉＳｉｘ層１４が結晶化されて、多結晶
Ｓｉ層１３とＴｉＳｉｘ層１４の界面が熱的に安定した
状態となる。従って、この後のＬＰ−ＣＶＤ法によるＳ
ｉＮ膜１６の形成などのような高温工程が行われたとし
ても、従来のように、多結晶Ｓｉの下にＴｉＳｉｘのグ
レインが形成される反転現象が起こりにくくなる。
【００２６】図４は、上記実施の形態において、１回目
のスパッタでＴｉＳｉｘ層１４を３０ｎｍの膜厚に形成
し、次に５００℃でアニールした後に２回目のスパッタ
でＴｉＳｉｘ層１５を７０ｎｍの膜厚に形成した後、加
速条件として通常より高温の１０５０℃でアニールした
ＴｉＳｉｘ層１５表面を光学顕微鏡で拡大した状態を示
している。図示のように表面に多結晶Ｓｉからなるグレ
インが生じている反転現象を呈している箇所は極めて少
ない。
のスパッタでＴｉＳｉｘ層１４を３０ｎｍの膜厚に形成
し、次に５００℃でアニールした後に２回目のスパッタ
でＴｉＳｉｘ層１５を７０ｎｍの膜厚に形成した後、加
速条件として通常より高温の１０５０℃でアニールした
ＴｉＳｉｘ層１５表面を光学顕微鏡で拡大した状態を示
している。図示のように表面に多結晶Ｓｉからなるグレ
インが生じている反転現象を呈している箇所は極めて少
ない。
【００２７】これに対して、図５は従来方法により、１
回のスパッタでＴｉＳｉｘ層を１００ｎｍの膜厚に形成
した後、１０５０℃でアニールしたＴｉＳｉｘ層表面を
光学顕微鏡で拡大した状態を示している。図示のように
表面には反転現象を呈している箇所が多数発生してい
る。
回のスパッタでＴｉＳｉｘ層を１００ｎｍの膜厚に形成
した後、１０５０℃でアニールしたＴｉＳｉｘ層表面を
光学顕微鏡で拡大した状態を示している。図示のように
表面には反転現象を呈している箇所が多数発生してい
る。
【００２８】図６は、上記実施の形態において図４の場
合と同様の条件で形成したＴｉＳｉｘ層１５表面を走査
型電子顕微鏡（ＳＥＭ）で観察した電子顕微鏡写真であ
り、図７は、従来方法において図５の場合と同様の条件
で形成したＴｉＳｉｘ層表面の走査型電子顕微鏡写真で
ある。この図６及び図７からもわかるように、この発明
の方が、加速条件である高温熱処理を行なった後でも反
転現象を呈している箇所が極めて少なくなっている。
合と同様の条件で形成したＴｉＳｉｘ層１５表面を走査
型電子顕微鏡（ＳＥＭ）で観察した電子顕微鏡写真であ
り、図７は、従来方法において図５の場合と同様の条件
で形成したＴｉＳｉｘ層表面の走査型電子顕微鏡写真で
ある。この図６及び図７からもわかるように、この発明
の方が、加速条件である高温熱処理を行なった後でも反
転現象を呈している箇所が極めて少なくなっている。
【００２９】このように、本発明では反転現象の発生を
抑制することができるので、ゲート電極のシート抵抗を
十分に低くすることができると共にゲート酸化膜の完全
性の低下も防止することができる。
抑制することができるので、ゲート電極のシート抵抗を
十分に低くすることができると共にゲート酸化膜の完全
性の低下も防止することができる。
【００３０】また、図３（ａ）に示すように、ＳｉＮ膜
２１を耐エッチングマスクとして使用したＲＩＥにより
層間絶縁膜２０をエッチング除去してコンタクトホール
２２を開口する際に、ゲート電極の上部には図２（ｃ）
の工程で使用されたＳｉＮ膜１６及びＳｉＮ膜１８がそ
のまま残っている。このＳｉＮ膜１６及びＳｉＮ膜１８
は層間絶縁膜２０をエッチングする際にエッチングブロ
ックとして作用するので、コンタクトホール２２を開口
する際にマスクずれが発生して、図３（ｃ）に示すよう
にコンタクトホール２２の開口箇所がゲート電極側にず
れたとしても、その下部のＴｉＳｉｘ層１５はエッチン
グされない。また、ゲート電極側壁には後酸化膜１７と
ＳｉＮ膜１８の一部が残っている。すなわち、これらよ
りゲート電極と先のソース／ドレイン電極との間を離す
必要のないボーダーレスコンタクトが実現できる。
２１を耐エッチングマスクとして使用したＲＩＥにより
層間絶縁膜２０をエッチング除去してコンタクトホール
２２を開口する際に、ゲート電極の上部には図２（ｃ）
の工程で使用されたＳｉＮ膜１６及びＳｉＮ膜１８がそ
のまま残っている。このＳｉＮ膜１６及びＳｉＮ膜１８
は層間絶縁膜２０をエッチングする際にエッチングブロ
ックとして作用するので、コンタクトホール２２を開口
する際にマスクずれが発生して、図３（ｃ）に示すよう
にコンタクトホール２２の開口箇所がゲート電極側にず
れたとしても、その下部のＴｉＳｉｘ層１５はエッチン
グされない。また、ゲート電極側壁には後酸化膜１７と
ＳｉＮ膜１８の一部が残っている。すなわち、これらよ
りゲート電極と先のソース／ドレイン電極との間を離す
必要のないボーダーレスコンタクトが実現できる。
【００３１】なお、この発明は上記実施の形態に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。例えば上記実施の形態では、１回目のＴｉＳ
ｉｘ層のスパッタ形成後にアニールを行う場合について
説明したが、これは１回目のスパッタ形成の際に温度を
ＴｉＳｉｘの結晶化温度である５００℃に設定するよう
にしてもよい。この場合、２回目のＴｉＳｉｘ層のスパ
ッタ形成の際は温度を４００℃以下に設定する。
れるものではなく種々の変形が可能であることはいうま
でもない。例えば上記実施の形態では、１回目のＴｉＳ
ｉｘ層のスパッタ形成後にアニールを行う場合について
説明したが、これは１回目のスパッタ形成の際に温度を
ＴｉＳｉｘの結晶化温度である５００℃に設定するよう
にしてもよい。この場合、２回目のＴｉＳｉｘ層のスパ
ッタ形成の際は温度を４００℃以下に設定する。
【００３２】また上記実施の形態ではこの発明をゲート
電極の形成に実施した場合について説明したが、これは
多結晶Ｓｉ上やＳｉ基板の拡散領域上のサリサイドの形
成にも実施することができる。
電極の形成に実施した場合について説明したが、これは
多結晶Ｓｉ上やＳｉ基板の拡散領域上のサリサイドの形
成にも実施することができる。
【００３３】さらに上記実施の形態では多結晶Ｓｉ層上
にＴｉＳｉｘ層を形成する場合について説明したが、こ
れはＴｉＳｉｘ層の他にＮｉＳｉｘ層、ＣｏＳｉｘ層、
純Ｔｉまたは純Ｃｏ層を形成するようにしてもよい。
にＴｉＳｉｘ層を形成する場合について説明したが、こ
れはＴｉＳｉｘ層の他にＮｉＳｉｘ層、ＣｏＳｉｘ層、
純Ｔｉまたは純Ｃｏ層を形成するようにしてもよい。
【００３４】
【発明の効果】以上説明したようにこの発明によれば、
ＴｉＳｉｘなどの金属シリサイドと多結晶Ｓｉの積層構
造を形成する際に高温工程による反転現象が生じること
なく、もって良好な電気的特性を持つ半導体装置及びそ
の製造方法を提供することができる。
ＴｉＳｉｘなどの金属シリサイドと多結晶Ｓｉの積層構
造を形成する際に高温工程による反転現象が生じること
なく、もって良好な電気的特性を持つ半導体装置及びそ
の製造方法を提供することができる。
【図１】この発明の一実施の形態によるＭＯＳ型半導体
装置の製造工程を順次示す断面図。
装置の製造工程を順次示す断面図。
【図２】図１に続く製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】上記実施の形態において２回目のＴｉＳｉｘ層
を形成してアニールした後のＴｉＳｉｘ層表面を光学顕
微鏡で拡大した状態を示す図。
を形成してアニールした後のＴｉＳｉｘ層表面を光学顕
微鏡で拡大した状態を示す図。
【図５】従来方法によりＴｉＳｉｘ層を形成してアニー
ルした後のＴｉＳｉｘ層表面を光学顕微鏡で拡大した状
態を示す図。
ルした後のＴｉＳｉｘ層表面を光学顕微鏡で拡大した状
態を示す図。
【図６】上記実施の形態において図４の場合と同様の条
件で形成したＴｉＳｉｘ層表面を走査型電子顕微鏡で観
察した電子顕微鏡写真。
件で形成したＴｉＳｉｘ層表面を走査型電子顕微鏡で観
察した電子顕微鏡写真。
【図７】従来方法において図５の場合と同様の条件で形
成したＴｉＳｉｘ層表面の電子顕微鏡写真。
成したＴｉＳｉｘ層表面の電子顕微鏡写真。
【図８】反転現象が発生するメカニズムを説明するため
の断面図。
の断面図。
【図９】従来方法によりゲート酸化膜上に多結晶Ｓｉと
ＴｉＳｉｘからなるゲート電極を形成する際の途中の状
態を一部断面で示す斜視図。
ＴｉＳｉｘからなるゲート電極を形成する際の途中の状
態を一部断面で示す斜視図。
【図１０】従来方法においてＲＩＥでゲート電極をパタ
ーニング形成した後の状態を一部断面で示す斜視図。
ーニング形成した後の状態を一部断面で示す斜視図。
１１…Ｓｉ半導体基板、 １２…ゲート酸化膜、 １３…多結晶Ｓｉ層、 １４…１回目のＴｉＳｉｘ層、 １５…２回目のＴｉＳｉｘ層、 １６…ＳｉＮ膜、 １７…後酸化膜、 １８…ＳｉＮ膜、 １９…ソース／ドレイン拡散領域、 ２０…層間絶縁膜、 ２１…ＳｉＮ膜、 ２２…コンタクトホール。
Claims (5)
- 【請求項１】 多結晶Ｓｉが形成された半導体基板を用
意し、 上記多結晶Ｓｉ上に第１の金属シリサイドを形成し、 非酸化性雰囲気中で上記基板をアニールして上記第１の
金属シリサイドを結晶化させ、 上記第１の金属シリサイド上に第２の金属シリサイドを
形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 多結晶Ｓｉが形成された半導体基板を用
意し、 非酸化性雰囲気中で上記多結晶Ｓｉ上に第１の金属シリ
サイドを形成すると同時に上記基板をアニールして第１
の金属シリサイドを結晶化させ、 上記第１の金属シリサイド上に第２の金属シリサイドを
形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 Ｓｉ半導体基板上にゲート酸化膜を形成
し、 上記ゲート酸化膜上に多結晶Ｓｉを形成し、 上記多結晶Ｓｉ上に第１の金属シリサイドを形成し、 非酸化性雰囲気中で上記基板をアニールして上記第１の
金属シリサイドを結晶化させ、 上記第１の金属シリサイド上に第２の金属シリサイドを
形成し、 上記第２の金属シリサイド上の一部にシリコン窒化膜を
形成し、 上記シリコン窒化膜をマスクに用いて上記第２の金属シ
リサイド、第１の金属シリサイド及び多結晶Ｓｉを選択
的に除去してゲート電極を形成し、 上記シリコン窒化膜を残した状態で上記ゲート電極の周
囲に酸化膜を形成することを特徴とする半導体装置の製
造方法。 - 【請求項４】 Ｓｉ半導体基板上にゲート酸化膜を形成
し、 上記ゲート酸化膜上に多結晶Ｓｉを形成し、 非酸化性雰囲気中で上記多結晶Ｓｉ上に第１の金属シリ
サイドを形成すると同時に上記基板をアニールして第１
の金属シリサイドを結晶化させ、 上記第１の金属シリサイド上に第２の金属シリサイドを
形成し、 上記第２の金属シリサイド上の一部にシリコン窒化膜を
形成し、 上記シリコン窒化膜をマスクに用いて上記第２の金属シ
リサイド、第１の金属シリサイド及び多結晶Ｓｉを選択
的に除去してゲート電極を形成し、 上記シリコン窒化膜を残した状態で上記ゲート電極の周
囲に酸化膜を形成することを特徴とする半導体装置の製
造方法。 - 【請求項５】 シリコン半導体基板と、 上記シリコン半導体基板上に設けられたゲート酸化膜
と、 上記ゲート酸化膜上に設けられ、多結晶Ｓｉ、第１の金
属シリサイド及び第２の金属シリサイドからなるゲート
電極と、 上記ゲート電極上に設けられたシリコン窒化膜とを具備
したことを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US050357 | 1998-03-31 | ||
| US09/050,357 US6048791A (en) | 1998-03-31 | 1998-03-31 | Semiconductor device with electrode formed of conductive layer consisting of polysilicon layer and metal-silicide layer and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11289087A true JPH11289087A (ja) | 1999-10-19 |
| JP3486118B2 JP3486118B2 (ja) | 2004-01-13 |
Family
ID=21964797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30110798A Expired - Fee Related JP3486118B2 (ja) | 1998-03-31 | 1998-10-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6048791A (ja) |
| JP (1) | JP3486118B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630532B1 (ko) * | 2000-06-28 | 2006-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| US7534709B2 (en) | 2003-05-29 | 2009-05-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218311B1 (en) * | 1998-06-30 | 2001-04-17 | Texas Instruments Incorporated | Post-etch treatment of a semiconductor device |
| JP3892609B2 (ja) * | 1999-02-16 | 2007-03-14 | 株式会社東芝 | ホットプレートおよび半導体装置の製造方法 |
| US7575959B2 (en) | 2004-11-26 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US6955931B1 (en) * | 2005-02-10 | 2005-10-18 | Advanced Micro Devices, Inc. | Method for detecting silicide encroachment of a gate electrode in a semiconductor arrangement |
| US20060197088A1 (en) * | 2005-03-07 | 2006-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP5352081B2 (ja) * | 2006-12-20 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783248A (en) * | 1987-02-10 | 1988-11-08 | Siemens Aktiengesellschaft | Method for the production of a titanium/titanium nitride double layer |
| US4784973A (en) * | 1987-08-24 | 1988-11-15 | Inmos Corporation | Semiconductor contact silicide/nitride process with control for silicide thickness |
| JPH01298765A (ja) * | 1988-05-27 | 1989-12-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR930004295B1 (ko) * | 1988-12-24 | 1993-05-22 | 삼성전자 주식회사 | Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 |
| US5138432A (en) * | 1990-08-30 | 1992-08-11 | Cornell Research Foundation, Inc. | Selective deposition of tungsten on TiSi2 |
| DE69226987T2 (de) * | 1991-05-03 | 1999-02-18 | Sgs-Thomson Microelectronics, Inc., Carrollton, Tex. | Lokalverbindungen für integrierte Schaltungen |
| US5171412A (en) * | 1991-08-23 | 1992-12-15 | Applied Materials, Inc. | Material deposition method for integrated circuit manufacturing |
| US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
| US5275715A (en) * | 1992-01-23 | 1994-01-04 | Micron Technology Inc. | Electroplating process for enhancing the conformality of titanium and titanium nitride films in the manufacture of integrated circuits and structures produced thereby |
| US5365111A (en) * | 1992-12-23 | 1994-11-15 | Advanced Micro Devices, Inc. | Stable local interconnect/active area silicide structure for VLSI applications |
| US5378660A (en) * | 1993-02-12 | 1995-01-03 | Applied Materials, Inc. | Barrier layers and aluminum contacts |
| US5510295A (en) * | 1993-10-29 | 1996-04-23 | International Business Machines Corporation | Method for lowering the phase transformation temperature of a metal silicide |
| US5633196A (en) * | 1994-05-31 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Method of forming a barrier and landing pad structure in an integrated circuit |
| US5550079A (en) * | 1995-06-15 | 1996-08-27 | Top Team/Microelectronics Corp. | Method for fabricating silicide shunt of dual-gate CMOS device |
-
1998
- 1998-03-31 US US09/050,357 patent/US6048791A/en not_active Expired - Fee Related
- 1998-10-22 JP JP30110798A patent/JP3486118B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630532B1 (ko) * | 2000-06-28 | 2006-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| US7534709B2 (en) | 2003-05-29 | 2009-05-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6048791A (en) | 2000-04-11 |
| JP3486118B2 (ja) | 2004-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3132750B2 (ja) | 多層構造、半導体構造、半導体デバイスのコンデンサ、シリコン構造の酸化を防ぐ方法、及び、ドーパントの拡散を防ぐ方法 | |
| US6096640A (en) | Method of making a gate electrode stack with a diffusion barrier | |
| US6091152A (en) | Semiconductor device and method for fabricating the same | |
| JP2002170954A (ja) | 半導体素子のゲート電極形成方法 | |
| US6323130B1 (en) | Method for self-aligned formation of silicide contacts using metal silicon alloys for limited silicon consumption and for reduction of bridging | |
| KR20030044800A (ko) | 저저항 게이트 전극을 구비하는 반도체 장치 | |
| US20050130380A1 (en) | Semiconductor device structures including metal silicide interconnects and dielectric layers at substantially the same fabrication level | |
| JP2630292B2 (ja) | 半導体装置の製造方法 | |
| JPH10247723A (ja) | 半導体装置のキャパシタの製造方法 | |
| JP2820122B2 (ja) | 半導体装置の製造方法 | |
| JP3009979B2 (ja) | 半導体装置及びその製造方法 | |
| JP3486118B2 (ja) | 半導体装置の製造方法 | |
| JP2001156022A (ja) | 半導体装置の製造方法 | |
| US6495438B1 (en) | Titanium polycide gate electrode and method of forming a titanium polycide gate electrode of a semiconductor device | |
| JP2000183349A (ja) | シリコン製ｆｅｔの製造方法 | |
| JPH1131659A (ja) | 半導体装置の製造方法 | |
| US6432801B1 (en) | Gate electrode in a semiconductor device and method for forming thereof | |
| US6764912B1 (en) | Passivation of nitride spacer | |
| JP3185235B2 (ja) | 半導体装置の製造方法 | |
| JP3033525B2 (ja) | 半導体装置の製造方法 | |
| US6545328B1 (en) | Semiconductor device | |
| KR100525087B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JP2827962B2 (ja) | 半導体装置の製造方法 | |
| US20050130418A1 (en) | Semiconductor device and manufacturing method therefor | |
| JPH05166752A (ja) | チタンシリサイド層の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121024 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |