JPH10144871A - Ｃｍｏｓ半導体装置 - Google Patents

Ｃｍｏｓ半導体装置

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JPH10144871A
JPH10144871A JP9203590A JP20359097A JPH10144871A JP H10144871 A JPH10144871 A JP H10144871A JP 9203590 A JP9203590 A JP 9203590A JP 20359097 A JP20359097 A JP 20359097A JP H10144871 A JPH10144871 A JP H10144871A
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layer
substrate
capacitor
conductive layer
conductive
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Danilo Re
ダニーロ・レ
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Abstract

(57)【要約】 【課題】 アナログ応用に適したＣＭＯＳ半導体装置を
提供する。 【解決手段】 ウエル（２）を有する半導体基板（１）
の表面上にフィールド酸化膜（４）が形成されており、
その上に第１導電層（６）と第２導電層（８）との間に
誘電体層（７）がサンドイッチされたキャパシタが形成
されている。誘導体層（７）はテトラエチルオルトケイ
酸塩の酸化物から構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ技術で、
より詳細には集積キャパシタを有するＣＭＯＳ半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】公知のように近年では、ＣＭＯＳ技術、
特に多結晶シリコンゲート（ＣＭＯＳシリコンゲート）
を用いるＣＭＯＳ技術は著しく進歩し、高集積レベルお
よび低電力消費を確保し、ＶＬＳＩ発生の複雑なディジ
タル回路の製造においてますます一般的になってきた。
【０００３】より最近では、ＣＭＯＳ技術のこれらの有
利な特徴は、アナログ応用のための多くの装置の製造に
も役立つことが見い出された。
【０００４】事実この方法の優れた制御は、この種類の
装置の必要条件に適した集積コンポーネントの精度およ
び再生産性を得るのを可能にする。
【０００５】かなりの精度が必要とされる構成要素の１
つはキャパシタである。その主な必要条件は、小寸法、
正確な容量値、低電流損失および最も重要な低電圧係数
（すなわち、電極に与えられた電圧に従った低百分率容
量の変化）である。多くの設計では、この最後のパラメ
ータに必要とされる最大値はおよそ２０ｐｐｍ／ボルト
である。
【０００６】キャパシタの製造は、以下の必要条件をさ
らに満たさなければならない。それは、他の集積構成要
素（トランジスタ、抵抗器など）にいかなる修正をも引
き起こさずに現在の製造方法内で実現可能でなければな
らず、現在開発されている、より高度の方法で集積度に
制限を引き起こしてはならず（すなわち、設計公差にい
かなる影響をも及ぼしてはならない）、かつ最小の起こ
り得る価格の増加を伴わなければならない。
【０００７】ＣＭＯＳ型シリコンゲート回路内で集積さ
れることができるキャパシタは、以下の３つの方法の１
つに従って現在製造されている。
【０００８】第１の方法に従えば、ＭＯＳ型キャパシタ
は、ＣＭＯＳ製造方法において二次製品として得られ
る。特に、キャパシタの一方の電極はシリコンサブスト
レートによって形成され、かつ他方は、ＣＭＯＳ装置の
ゲート領域を生じるのにもまた使用される多結晶シリコ
ンの層によって形成される。ここで、誘電体がゲート酸
化物層によって形成される。この型のキャパシタは、残
余の方法に当然影響を及ぼさない。なぜならば、その実
行はＣＭＯＳ方法の正常な流れに対して真性（ｉｎｔｒ
ｉｎｓｉｃ）であるからである。しかしながら、この型
のキャパシタの問題は、それが高電圧係数を有し、その
ためそれは精密アナログ回路においてキャパシタとして
全く使用不可能であるという事実にある。
【０００９】第２の方法は、より低い電極がサブストレ
ート内で多量にドープされた領域によって形成されると
いう違いはあるが、前の方法と同様にキャパシタを製造
する。この第２の解決法は、公知のＣＭＯＳ方法に関し
て付加的なマスクを必要とするが、しかしその方法に他
のいかなる影響をも及ぼさない。さらに、このようなキ
ャパシタの製造費はあまり高くない。しかしながら、３
００ｐｐｍ／ボルトより上の値が得られるので、電圧係
数はアナログ応用によって必要とされるレベルに常に適
当であるとは限らない。したがって、それは常に応用可
能であるとは限らない。
【００１０】第３の可能性は、その電極が熱酸化によっ
て得られた酸化物層によって分離された多結晶シリコン
の２つの層によって形成され、かつ誘電体を形成する、
キャパシタを製造することである。広範囲で用いられる
この型のキャパシタは、精度、電圧係数、相対的単一性
および低製造費に関して必要な条件を満たすが、しかし
それは不利な点を全く有しないわけではない。事実、典
型的なシリコンゲートＣＭＯＳ方法では、すべての熱処
理が適切に寸法的に規定され、かつドーピング種（ｓｐ
ｅｃｉｅｓ）を拡散することができる温度でのステップ
のいかなる付加も、製造された装置の動作を妥協させて
もよい製造された構造において変更を生じさせることが
できる。他方では、多結晶シリコンの酸化温度は、低欠
陥酸化物を得るために１０００℃よりも（かつ典型的に
は１１００℃よりも）高くなければならない。この熱処
理は、それが行なわれたすぐ後で（すなわち、トランジ
スタの能動区域が形成された後で）、絶縁領域内に含有
されたドーピングイオン種の変位に作用し、トランジス
タが製造される区域内のその拡散を容易にする。
【００１１】この拡散の効果は、能動区域の効果的な表
面を減少させ、結果としてトランジスタ上にいわゆる
「狭まる」効果をもたらし、かつそのしきい値電圧の不
所望の増加を有することである。最小面積幾何学技術を
使用するとき、上述の現象は製造された装置の故障をも
たらすことができる。なぜならば、これらはもはやそれ
らの装置の設計書に従わないからである。
【００１２】このような効果を補償するために、その方
法全体の熱処理のパラメータを再び規定し、キャパシタ
のために付加されたそれを考慮に入れ、これは、長期間
の調整動作を必要とするほかに、最小設計公差を修正す
る必要性を伴いかつトランジスタに許容される最小幅を
増加させることが現在必要である。これは当然、方法の
集積レベルを減少させる。
【００１３】
【発明が解決しようとする課題】この状況の下で、この
発明の目的は、公知の技術の欠点を解決し、かつ特に、
その仕様書に従う、特に電圧係数に関連した仕様書に従
う電気的特性を有するキャパシタを製造することがで
き、かつそれらが集積される装置の他の構成要素に同時
に影響を及ぼさず、かつ達成可能な最小寸法により低い
電界を設けないキャパシタを有するＣＭＯＳ半導体装置
及びその製造方法を提供することである。
【００１４】この目的の範囲内で、この発明の特定的な
目的は、定められた必要条件に従う完全に制御可能な電
気的特性を有するキャパシタを有するＣＭＯＳ半導体装
置及びその製造方法を提供することである。
【００１５】この発明の少なからぬ目的は、制御可能な
結果を伴い、かつ公知の技術のそれと比較し得る価格
で、電子産業で通常使用される機械の使用を可能にする
ように、公知のおよびテストされた方法のステップをそ
れ自体含む方法を提供することである。
【００１６】この目的およびこれらの目的およびこれ以
降明らかになるであろう他の目的は、前掲の特許請求の
範囲で規定されたように、集積キャパシタを有する半導
体装置によって達成される。
【００１７】
【課題を解決するための手段】本発明によれば、（１）
第１導電型を有する半導体基板、（２）前記基板内に形
成されており前記第１導電型と反対の極性の第２導電型
の少なくとも１個のウエル、（３）前記基板表面の所定
箇所又はその上方に形成した絶縁層、（４）前記絶縁層
上に形成した第１導電層、（５）前記第１導電層上に形
成されており且つテトラエチルオルトケイ酸塩の酸化物
からなる誘電体層、（６）前記誘電体層上に形成した第
２導電層、（７）前記ウエル内に形成した第１ＭＯＳト
ランジスタ、（８）前記基板の前記ウエル及び前記絶縁
層以外の領域に形成した第２ＭＯＳトランジスタ、を有
しており、前記第１導電層と、前記誘電体層と、前記第
２導電層とがキャパシタを構成していることを特徴とす
るＣＭＯＳ半導体装置、が提供される。
【００１８】この発明のさらに他の特徴および利点は、
添付の図面の非限定的な例によってのみ示された好まし
いが、しかしそれに限られない実施例の説明から明らか
になるであろう。
【００１９】
【発明の実施の形態】この発明に従った方法は、初め
に、第１の導電型を有する半導体材料の本体またはサブ
ストレート１内で、適当なマスキング、ドーピングおよ
び拡散のステップによって、逆の導電型を有する少なく
とも１つのウエル２を製造するための従来の方法のステ
ップを含む。トランジスタを収容することができるかな
りの深さの接合を有するウエルを製造するために、前記
拡散は高温度（典型的に１２００℃）で通常実行され
る。
【００２０】次いで、不活性材料の層（典型的にシリコ
ン窒化物）が、トランジスタの能動区域を規定するよう
に、生成され、マスクされかつ形作られる。特に、絶縁
およびフィールド酸化物が与えられるべき領域を解放し
たままで、トランジスタが設けられるべき能動領域のみ
を覆うように、窒化物が形作られる。注入される領域の
それと等しい導電性を提供するように適合されたドーピ
ングイオンは、その濃度を増加させかつ絶縁領域（チャ
ネルストッパ）を形成するために、連続して２つのマス
キングステップによって引き続き注入される。
【００２１】これらのステップでは、能動区域の限界を
定める不活性材料によって覆われた様々な区域が遮蔽さ
れるように、適当なエネルギレベルで実現が実行され
る。
【００２２】次いで、フィールド酸化が行なわれ、不活
性材料を取り除いた領域内のみで、第１図の参照数字４
によって示されたシリコン酸化物層の形成がもたらさ
れ、同時にその構造内に存在するすべてのドーピングイ
オン種が拡散され、サブストレート内に絶縁領域３′が
形成され、かつウエル内に３″が形成される。この酸化
は、およそ１０００℃の温度で通常実行され、ドーピン
グ種を変位させる効果は、絶縁領域内で特に効果的であ
る。これらのドーピング剤は、ウエルを形成するそれら
と反対に、まだ熱処理を受けていない。
【００２３】不活性層の除去およびトランジスタ（層
５）のゲート酸化物を形成する次に続く熱酸化は、以下
のとおりである。この動作は、シリコンウェーハの表面
全体上の多結晶シリコンの層６の生成によって、かつこ
の層のドーピングによってさらに引き継がれる。第１図
の中間構造はこうして得られ、かつこのように完全に従
来のものである。
【００２４】これは、ゲート電極およびキャパシタの製
造を結果とする方法のステップに引き継がれる。特に、
この技術で公知のような第３の開示された方法は、トラ
ンジスタおよびキャパシタの下側電極のゲート領域を規
定するためのマスキングステップと、キャパシタの誘電
体を形成するための多結晶シリコンの表面熱酸化のステ
ップと、キャパシタの上側プレート即ち電極の限界を定
めるために、多結晶シリコンのさらに他の生成ならびに
そのドーピングおよび形成を伴うであろう。しかしなが
ら、上述のように、熱酸化ステップは、既に述べられた
負の効果をもたらすドーピングイオン種の変位をもたら
すことがある。
【００２５】この発明に従えば、第１の多結晶シリコン
層６を生成した後で、シリコン酸化物層が低温度で形成
され、ドーピング種の著しい変位を引き起こさないよう
な温度で生成することによって特に形成される。
【００２６】詳細には、この発明の好ましい実施例に従
えば、酸化シリコンは、７００℃でテトラエチルオルト
ケイ酸塩のＯ2 内での酸化によって生成される。この方
法の相対的に低い温度に起因して、キャパシタの誘電体
として都合良く作用し、その製造はその基本的な構造に
いかなる変化をも起こさない、第２図の７によって示さ
れた酸化シリコンの膜または薄い層を得ることがこのよ
うに可能である。
【００２７】こうして、この方法は、層６と同様の層８
を形成するように、多結晶シリコンおよび関連したドー
ピングの層の次に引き続く生成とともに、従来のように
継続することができ、酸化シリコンの膜または薄い層に
よって分離された多結晶シリコンの２つの層によって形
成された「挟持状のもの」を得る。
【００２８】次いで、マスキングステップが、多結晶シ
リコンの最後の層８上で、および生成された酸化膜７上
で従来のように実行され、したがって、キャパシタのプ
レートの１つを得て、かつ第１の多結晶シリコン層６の
表面を覆わない。第１の多結晶シリコン層６の次に続く
マスキングは、トランジスタのゲート電極を規定し、か
つ同時にキャパシタの第２のプレートを規定する。第２
図に示された構造がこうして得られる。
【００２９】次の方法ステップは、トランジスタのソー
スおよびドレイン接合を形成するように、多結晶シリコ
ンによって覆われない能動区域内にイオンを注入するた
めの２つ連続したマスキングステップを含む。それぞれ
ソースおよびドレイン領域９および１０を形成するよう
に、サブストレート内におよび逆にドープされたウエル
内に注入されたイオンの拡散が一度実行されると、絶縁
層が生成され、かつ適当な熱処理で再び流れるようにさ
れる。したがって、接点がマスキングステップで開けら
れ、かつ金属膜または薄い層が生成され、かつ第２のマ
スクで形作られ、したがって回路の様々な構成要素の間
に接続を得る。第３図に示された構造がこのようにして
得られる。前記図は、絶縁層１１および接続に使用され
た金属層１２を示す。
【００３０】最後に、外部の接続の接点領域がマスキン
グによって開かれる最終の保護絶縁層で、構造全体が覆
われる。
【００３１】実際に、この発明に従えば、キャパシタの
２つのプレートの間に介在する酸化物が、ドーピング種
のいかなる変位をも起こさず、またしたがって他の構造
を変更しない低温度方法によって得られる。したがっ
て、装置の他の構造のいずれをも変更させることなく、
低電圧係数を有する集積キャパシタを製造する方法は、
集積のより高いレベルが必要とされる、より高度の方法
の開発の点において特に、極めて有利である。
【００３２】この発明に従えば、低温度での酸化シリコ
ンの生成は、ＣＭＯＳ技術方法のステップのいずれの変
更をも必要としないという事実は、さらに有利であり、
かつ生成されたシリコン酸化物層の提供は、通常の製造
ステップに所要の動作を単に挿入することによって、す
べての一般に公知のＣＭＯＳ方法に付加されることがで
きる。
【００３３】Ｏ2 内でのテトラエチルオルトケイ酸塩の
酸化によって、生成物内にある、述べられた実施例は、
それが、適当な容量のキャパシタを製造するのに必要と
されかつ所要の電気的特性を有する誘電層の減少された
厚さおよび高均一性を可能にするので、特に有利である
という事実が強調される。
【００３４】低温度で酸化シリコンを形成するためのい
くつかの方法が公知であるが、しかしこれらの方法は、
他の目的のために（たとえば、最終の保護層を、２つの
金属化レベルの間に絶縁層を、多結晶シリコン層と金属
層との間に形成するために）ＣＭＯＳ方法において現在
使用されており、かつ達成し得る高度の厚さおよびその
不完全な化学量論に起因して、キャパシタの誘電層を形
成するように適合されていないという事実が、さらに強
調されなければならない。
【００３５】こうして考えられたこの発明は、すべてこ
の発明の概念の範囲内で多くの修正および変更が可能で
ある。特に、述べられた実施例は、シリコンゲートＣＭ
ＯＳ方法でこの発明を実現する１つの起こり得る態様を
単に構成するが、しかし動作の他のシーケンスが、結果
として生じる構造を得るように実行されることができる
という事実が強調される。さらに、この発明は、そのプ
レートが異なった方法で（たとえば、イオン注入のため
のドーピング剤から構成される気相によって、または他
のあまり従来のものでない方法によってでさえも）ドー
プされるキャパシタに適用することができる。
【００３６】さらに、この発明は、キャパシタのプレー
トが適当にドープされた多結晶シリコン層によって両方
とも提供されることはないが、しかしたとえば、一方で
は多結晶シリコン層によって、かつ他方では接続に使用
された金属層（典型的にはアルミニウム）によって製造
されるという変形を含む。明らかにこの解決は、例で述
べられたものから全く異なるが、しかしキャパシタの誘
電層を製造するために、低温度での酸化シリコンの生成
による形成に依然として基づいている動作のシーケンス
を伴う。この場合、誘電体が製造方法のより高度な段階
で製造され、そのため既に製造された構造への前記方法
の変更する影響がより高くなるので、上述の特徴はさら
により重要であることが自明である。
【００３７】さらに、この発明に従った方法が、ＮＭＯ
ＳおよびＰＭＯＳ技術で集積キャパシタを製造する方法
において実現可能であり、なぜならば、これらの方法
は、開示されたＣＭＯＳ方法のサブセットと考えられる
ことができるからであるという事実が強調されなければ
ならない。
【００３８】さらに、そのすべての技術的な詳細が、他
の技術的に同等のものと置き換えられてもよいことが強
調される。
【図面の簡単な説明】
【図１】 本発明の１実施例に基づくＣＭＯＳ半導体装
置を製造する方法の１段階における状態を示した部分的
概略断面図。
【図２】 本発明の１実施例に基づくＣＭＯＳ半導体装
置を製造する方法の１段階における状態を示した部分的
概略断面図。
【図３】 本発明の１実施例に基づくＣＭＯＳ半導体装
置を製造する方法の１段階における状態を示した部分的
概略断面図。
【符号の説明】
１ サブストレート（基板） ６ 導電材料の第１層 ７ 誘電材料の層 ８ 導電材料の第２層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニーロ・レ イタリア共和国、（プロビンス・オブ・ミ ラノ）、20044 ベルナレッジオ、ビア・ エミリア、４

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ＣＭＯＳ半導体装置において、 （１）第１導電型を有する半導体基板、 （２）前記基板内に形成されており前記第１導電型と反
    対の極性の第２導電型の少なくとも１個のウエル、 （３）前記基板表面の所定箇所又はその上方に形成した
    絶縁層、 （４）前記絶縁層上に形成した第１導電層、 （５）前記第１導電層上に形成されており且つテトラエ
    チルオルトケイ酸塩の酸化物からなる誘電体層、 （６）前記誘電体層上に形成した第２導電層、 （７）前記ウエル内に形成した第１ＭＯＳトランジス
    タ、 （８）前記基板の前記ウエル及び前記絶縁層以外の領域
    に形成した第２ＭＯＳトランジスタ、を有しており、前
    記第１導電層と、前記誘電体層と、前記第２導電層とが
    キャパシタを構成していることを特徴とするＣＭＯＳ半
    導体装置。
  2. 【請求項２】 請求項１において、前記第１及び第２導
    電層の各々は不純物をドープした多結晶シリコンから形
    成されていることを特徴とするＣＭＯＳ半導体装置。
  3. 【請求項３】 請求項１において、前記第１導電層は不
    純物をドープした多結晶シリコンから形成されており、
    一方前記第２導電層は金属から形成されていることを特
    徴とするＣＭＯＳ半導体装置。
  4. 【請求項４】 請求項１乃至３の内のいずれか１項にお
    いて、前記絶縁層がフィールド酸化物層を包含すること
    を特徴とするＣＭＯＳ半導体装置。
JP9203590A 1987-12-23 1997-07-29 Ｃｍｏｓ半導体装置 Pending JPH10144871A (ja)

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