JPH10144904A - 半導体装置及びその製造方法、並びに固体撮像素子及びその製造方法 - Google Patents
半導体装置及びその製造方法、並びに固体撮像素子及びその製造方法Info
- Publication number
- JPH10144904A JPH10144904A JP8296938A JP29693896A JPH10144904A JP H10144904 A JPH10144904 A JP H10144904A JP 8296938 A JP8296938 A JP 8296938A JP 29693896 A JP29693896 A JP 29693896A JP H10144904 A JPH10144904 A JP H10144904A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- bypass
- region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/80—Constructional details of image sensors
- H10F39/803—Pixels having integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01326—Aspects related to lithography, isolation or planarisation of the conductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
- H10F39/014—Manufacture or treatment of image sensors covered by group H10F39/12 of CMOS image sensors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/80—Constructional details of image sensors
- H10F39/807—Pixel isolation structures
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 トランジスタの閾値電圧Ｖthのトランジスタ
毎のバラツキを低減することにより、ゲート絶縁膜中の
固定電荷や界面準位がなく動作の安定した半導体装置及
びその製造方法を提供する。 【解決手段】 ＭＩＳトランジスタ１を含む半導体装置
において、回路動作に寄与する主たるＭＩＳトランジス
タ１のゲート電極４が、同一の電圧下で主たるＭＩＳト
ランジスタ１のゲート絶縁膜７より膜中のリーク電流が
流れやすい絶縁膜からなるバイパス膜８上にまで連続し
て形成されて成る半導体装置を構成する。
毎のバラツキを低減することにより、ゲート絶縁膜中の
固定電荷や界面準位がなく動作の安定した半導体装置及
びその製造方法を提供する。 【解決手段】 ＭＩＳトランジスタ１を含む半導体装置
において、回路動作に寄与する主たるＭＩＳトランジス
タ１のゲート電極４が、同一の電圧下で主たるＭＩＳト
ランジスタ１のゲート絶縁膜７より膜中のリーク電流が
流れやすい絶縁膜からなるバイパス膜８上にまで連続し
て形成されて成る半導体装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタ、いわゆるＭＩＳトランジスタを有し
てなる半導体装置及びその製造方法に係わる。また、本
発明は、いわゆるＭＩＳトランジスタ（以下ＭＯＳトラ
ンジスタという）を画素として成る固体撮像素子及びそ
の製造方法に係わる。
効果トランジスタ、いわゆるＭＩＳトランジスタを有し
てなる半導体装置及びその製造方法に係わる。また、本
発明は、いわゆるＭＩＳトランジスタ（以下ＭＯＳトラ
ンジスタという）を画素として成る固体撮像素子及びそ
の製造方法に係わる。
【０００２】
【従来の技術及び発明が解決しようとする課題】例えば
ＭＩＳトランジスタを有してなる半導体装置を製造する
際に、プラズマエッチング工程、イオン注入工程、レジ
ストの剥離工程等において、プラズマを用いたプロセス
が用いられている。
ＭＩＳトランジスタを有してなる半導体装置を製造する
際に、プラズマエッチング工程、イオン注入工程、レジ
ストの剥離工程等において、プラズマを用いたプロセス
が用いられている。
【０００３】そして、半導体素子の微細化に伴いプラズ
マプロセス処理におけるＭＯＳトランジスタの受けるダ
メージが増大している。プラズマを使用する工程が増加
し、またそのプラズマ密度が増加することによって、ゲ
ート電極がチャージアップし、ゲート絶縁膜中を電流が
流れ、最悪の場合にはゲート絶縁膜の破壊につながって
いる。素子の微細化に伴いゲート絶縁膜の薄膜化が進む
と、このプラズマダメージによりＭＩＳトランジスタの
閾電圧Ｖthのバラツキの増大を引き起こし、駆動電圧が
低下しそのバラツキを許容できなくなってきている。
マプロセス処理におけるＭＯＳトランジスタの受けるダ
メージが増大している。プラズマを使用する工程が増加
し、またそのプラズマ密度が増加することによって、ゲ
ート電極がチャージアップし、ゲート絶縁膜中を電流が
流れ、最悪の場合にはゲート絶縁膜の破壊につながって
いる。素子の微細化に伴いゲート絶縁膜の薄膜化が進む
と、このプラズマダメージによりＭＩＳトランジスタの
閾電圧Ｖthのバラツキの増大を引き起こし、駆動電圧が
低下しそのバラツキを許容できなくなってきている。
【０００４】このようなプラズマダメージの軽減法とし
ては、プラズマ装置の側では荷電粒子密度の低減を行っ
ている。また、素子自身の耐プラズマダメージ軽減法と
しては、次の手法がある。例としてＭＩＳトランジスタ
６１の基本パターンを図１９に示す。このＭＩＳトラン
ジスタ６１は、素子分離されたアクティブ領域６２内に
形成され、ゲート電極６４がアクティブ領域６２とその
周囲のフィールド領域６３上に亘って形成されている。
アクティブ領域６２には、図示しないがゲートを挟んで
それぞれソース及びドレインが形成され、これらソース
及びドレインは、コンタクト部６５により上層の配線等
に接続される。このような構成のＭＩＳトランジスタ６
１において、プラズマダメージを軽減するために、ゲー
ト電極６４のアクティブ領域６２上の面積Ａに対して、
アクティブ領域６２の周囲のフィールド領域６３上に乗
っているゲート電極６４の面積Ａ′をできるだけ小さく
設計する手法が用いられている。これは、ゲート電極６
４に入射した電荷は、ゲート絶縁膜のように薄いところ
を通ってシリコン基板に放電するので、アンテナとして
働くゲート電極６４の全面積をできるだけ低減しようと
いうものである。
ては、プラズマ装置の側では荷電粒子密度の低減を行っ
ている。また、素子自身の耐プラズマダメージ軽減法と
しては、次の手法がある。例としてＭＩＳトランジスタ
６１の基本パターンを図１９に示す。このＭＩＳトラン
ジスタ６１は、素子分離されたアクティブ領域６２内に
形成され、ゲート電極６４がアクティブ領域６２とその
周囲のフィールド領域６３上に亘って形成されている。
アクティブ領域６２には、図示しないがゲートを挟んで
それぞれソース及びドレインが形成され、これらソース
及びドレインは、コンタクト部６５により上層の配線等
に接続される。このような構成のＭＩＳトランジスタ６
１において、プラズマダメージを軽減するために、ゲー
ト電極６４のアクティブ領域６２上の面積Ａに対して、
アクティブ領域６２の周囲のフィールド領域６３上に乗
っているゲート電極６４の面積Ａ′をできるだけ小さく
設計する手法が用いられている。これは、ゲート電極６
４に入射した電荷は、ゲート絶縁膜のように薄いところ
を通ってシリコン基板に放電するので、アンテナとして
働くゲート電極６４の全面積をできるだけ低減しようと
いうものである。
【０００５】しかしながら、製造工程にプラズマを使用
する限り、その原理からしてゲート電極はチャージアッ
プせざるをえず、必ずゲート酸化膜をトンネル電流が流
れ、その漏れ電流とプラズマからの入射電流とがバラン
スするまで電位が上昇し、電流も流れてしまう。その結
果、ゲート絶縁膜中に固定電荷、界面準位を発生させて
しまう。また、その固定電荷や界面準位の発生の程度
も、各トランジスタ毎にばらついてしまう。
する限り、その原理からしてゲート電極はチャージアッ
プせざるをえず、必ずゲート酸化膜をトンネル電流が流
れ、その漏れ電流とプラズマからの入射電流とがバラン
スするまで電位が上昇し、電流も流れてしまう。その結
果、ゲート絶縁膜中に固定電荷、界面準位を発生させて
しまう。また、その固定電荷や界面準位の発生の程度
も、各トランジスタ毎にばらついてしまう。
【０００６】このような現象が一旦発生すると、９００
℃を越える高い温度で熱処理をしないと完全には回復し
ない。素子の微細化に伴い、熱処理プロセスの低温化が
進んでおり、プラズマダメージに起因するＶthのムラが
残存するようになってきている。
℃を越える高い温度で熱処理をしないと完全には回復し
ない。素子の微細化に伴い、熱処理プロセスの低温化が
進んでおり、プラズマダメージに起因するＶthのムラが
残存するようになってきている。
【０００７】さらに、ゲートの加工工程以降において
も、コンタクト部を介してＡｌ等による配線層を通し
て、後の平坦化工程や配線の加工工程におけるプラズマ
の入射電流が、同様にゲート絶縁膜を通して放電する傾
向にある。また、ゲート電極のポリシリコン層とその上
のパターニングのためのレジストとの間に電位差が生じ
てしまい放電することもある。
も、コンタクト部を介してＡｌ等による配線層を通し
て、後の平坦化工程や配線の加工工程におけるプラズマ
の入射電流が、同様にゲート絶縁膜を通して放電する傾
向にある。また、ゲート電極のポリシリコン層とその上
のパターニングのためのレジストとの間に電位差が生じ
てしまい放電することもある。
【０００８】以上のように、プラズマを使用して製造を
行う限り、ゲート電極のチャージアップとそれに続くゲ
ート絶縁膜から基板へのリーク電流は、これを完全に防
止することができないため、結果としてトランジスタの
Ｖthのバラツキを抑制することが非常に困難であった。
行う限り、ゲート電極のチャージアップとそれに続くゲ
ート絶縁膜から基板へのリーク電流は、これを完全に防
止することができないため、結果としてトランジスタの
Ｖthのバラツキを抑制することが非常に困難であった。
【０００９】ＭＯＳトランジスタからなるアナログ回路
や、高速で駆動する回路では、Ｖthのバラツキのために
同じ入力電圧に対する出力信号量がトランジスタ毎に異
なるため、出力信号の補正が必要になったり、伝搬遅延
がトランジスタ毎に異なっていたりするため、大きな電
圧や充分な動作マージンを持って設計する必要があり、
素子の微細化の大きな妨げとなっていた。
や、高速で駆動する回路では、Ｖthのバラツキのために
同じ入力電圧に対する出力信号量がトランジスタ毎に異
なるため、出力信号の補正が必要になったり、伝搬遅延
がトランジスタ毎に異なっていたりするため、大きな電
圧や充分な動作マージンを持って設計する必要があり、
素子の微細化の大きな妨げとなっていた。
【００１０】一方、画素にＭＯＳトランジスタを含む固
体撮像素子は、トランジスタ毎のＶthのばらつきが一般
的に存在する。ＣＭＤ（電荷変調デバイス），ＢＣＭＤ
（バルクチャネル電荷変調デバイス）の１画素１トラン
ジスタの素子はもちろん、ＡＰＳ（Active Pixel Senso
r ）と呼ばれる４トランジスタ画素の素子においても、
画像にＶthのバラツキが発生している。このＶthのバラ
ツキを補正するために、大規模の回路システムを必要と
している。そして、必ずしも充分に固定パターンノイズ
を除去できていない。
体撮像素子は、トランジスタ毎のＶthのばらつきが一般
的に存在する。ＣＭＤ（電荷変調デバイス），ＢＣＭＤ
（バルクチャネル電荷変調デバイス）の１画素１トラン
ジスタの素子はもちろん、ＡＰＳ（Active Pixel Senso
r ）と呼ばれる４トランジスタ画素の素子においても、
画像にＶthのバラツキが発生している。このＶthのバラ
ツキを補正するために、大規模の回路システムを必要と
している。そして、必ずしも充分に固定パターンノイズ
を除去できていない。
【００１１】本来、どのトランジスタのＶthも完全に一
致していればよいが、製造条件のパラメータの揺らぎや
前述のプラズマダメージを含めて各種ダメージの影響
で、ゲート絶縁膜中の固定電荷や界面準位が画素毎に異
なっている。
致していればよいが、製造条件のパラメータの揺らぎや
前述のプラズマダメージを含めて各種ダメージの影響
で、ゲート絶縁膜中の固定電荷や界面準位が画素毎に異
なっている。
【００１２】従来、このバラツキを除去する試みとして
は、プラズマプロセス中のゲート電極の帯電量を低減す
るため、製造装置上における工夫や、デバイス側として
は素子パターンの工夫が試みられてきた。その素子パタ
ーンの工夫としては、前述のＭＩＳトランジスタの場合
と同様に、トランジスタのゲート電極がフィールド部に
かかるのをできるだけ低減し、プラズマのイオンの入射
面積を低減しようとするものであった。
は、プラズマプロセス中のゲート電極の帯電量を低減す
るため、製造装置上における工夫や、デバイス側として
は素子パターンの工夫が試みられてきた。その素子パタ
ーンの工夫としては、前述のＭＩＳトランジスタの場合
と同様に、トランジスタのゲート電極がフィールド部に
かかるのをできるだけ低減し、プラズマのイオンの入射
面積を低減しようとするものであった。
【００１３】しかし、１画素１トランジスタからなる固
体撮像素子では、既にフィールド部上のゲート電極は存
在しないのに、Ｖthのムラはまだ残存している。つま
り、従来の工夫が既にされた状態でも、まだプラズマの
帯電ダメージが画質に問題を与える程度に残っているこ
とになる。そのため、従来これ以上のゲート電極の帯電
は避けられないものとされていた。それを補うために回
路的及びシステム的にゲート電極の帯電をキャンセルす
るため、素子が大きくなるとか、帯電をキャンセルする
ためのシステムが複雑かつ大規模になってしまい、素子
が高価なものとなってしまっていた。
体撮像素子では、既にフィールド部上のゲート電極は存
在しないのに、Ｖthのムラはまだ残存している。つま
り、従来の工夫が既にされた状態でも、まだプラズマの
帯電ダメージが画質に問題を与える程度に残っているこ
とになる。そのため、従来これ以上のゲート電極の帯電
は避けられないものとされていた。それを補うために回
路的及びシステム的にゲート電極の帯電をキャンセルす
るため、素子が大きくなるとか、帯電をキャンセルする
ためのシステムが複雑かつ大規模になってしまい、素子
が高価なものとなってしまっていた。
【００１４】上述した問題の解決のために、本発明にお
いては、トランジスタの閾値電圧Ｖthのトランジスタ毎
のバラツキを低減することにより、ゲート絶縁膜中の固
定電荷や界面準位がなく動作の安定した半導体装置及び
その製造方法、並びに固定パターンノイズが少なく画質
の良好な固体撮像素子及びその製造方法を提供するもの
である。
いては、トランジスタの閾値電圧Ｖthのトランジスタ毎
のバラツキを低減することにより、ゲート絶縁膜中の固
定電荷や界面準位がなく動作の安定した半導体装置及び
その製造方法、並びに固定パターンノイズが少なく画質
の良好な固体撮像素子及びその製造方法を提供するもの
である。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
回路動作に寄与する主たるＭＩＳトランジスタのゲート
電極が、同一の電圧下でそのＭＩＳトランジスタのゲー
ト絶縁膜より膜中のリーク電流が流れやすい絶縁膜から
なるバイパス膜上にまで連続して形成されて成る構成と
する。
回路動作に寄与する主たるＭＩＳトランジスタのゲート
電極が、同一の電圧下でそのＭＩＳトランジスタのゲー
ト絶縁膜より膜中のリーク電流が流れやすい絶縁膜から
なるバイパス膜上にまで連続して形成されて成る構成と
する。
【００１６】本発明の半導体装置の製造方法は、回路動
作に寄与する主たるＭＩＳトランジスタのゲート絶縁膜
より膜中のリーク電流が流れやすい絶縁膜からなるバイ
パス膜を形成し、このバイパス膜上にまで連続するゲー
ト電極を形成する工程を有し、そのバイパス膜を通して
除電しながら加工処理を行う。
作に寄与する主たるＭＩＳトランジスタのゲート絶縁膜
より膜中のリーク電流が流れやすい絶縁膜からなるバイ
パス膜を形成し、このバイパス膜上にまで連続するゲー
ト電極を形成する工程を有し、そのバイパス膜を通して
除電しながら加工処理を行う。
【００１７】本発明の固体撮像素子は、画素を構成する
ＭＯＳトランジスタのゲート電極同士を繋ぐ配線とドレ
イン領域との間に、ゲート絶縁膜より膜中のリーク電流
が流れやすい絶縁膜からなるバイパス膜を有する構成と
する。
ＭＯＳトランジスタのゲート電極同士を繋ぐ配線とドレ
イン領域との間に、ゲート絶縁膜より膜中のリーク電流
が流れやすい絶縁膜からなるバイパス膜を有する構成と
する。
【００１８】本発明の固体撮像素子の製造方法は、画素
を構成するＭＯＳトランジスタのゲート電極同士を繋ぐ
配線とドレイン領域との間の絶縁膜に、ゲート絶縁膜よ
り膜中のリーク電流が流れやすいバイパス膜を形成する
工程を有し、そのバイパス膜を通して、除電しながら加
工処理を行う。
を構成するＭＯＳトランジスタのゲート電極同士を繋ぐ
配線とドレイン領域との間の絶縁膜に、ゲート絶縁膜よ
り膜中のリーク電流が流れやすいバイパス膜を形成する
工程を有し、そのバイパス膜を通して、除電しながら加
工処理を行う。
【００１９】上述の本発明の半導体装置によれば、主た
るＭＩＳトランジスタのゲート電極が、同一の電圧下で
そのＭＩＳトランジスタのゲート絶縁膜より膜中のリー
ク電流が流れやすい絶縁膜からなるバイパス膜上にまで
連続して形成されて成ることにより、ゲート電極に入射
した荷電粒子はバイパス膜の方を通じて基板側に流れる
ため、ＭＩＳトランジスタのチャネル上のゲート絶縁膜
が帯電してＭＩＳトランジスタの特性が変化することを
抑制できる。
るＭＩＳトランジスタのゲート電極が、同一の電圧下で
そのＭＩＳトランジスタのゲート絶縁膜より膜中のリー
ク電流が流れやすい絶縁膜からなるバイパス膜上にまで
連続して形成されて成ることにより、ゲート電極に入射
した荷電粒子はバイパス膜の方を通じて基板側に流れる
ため、ＭＩＳトランジスタのチャネル上のゲート絶縁膜
が帯電してＭＩＳトランジスタの特性が変化することを
抑制できる。
【００２０】上述の本発明の半導体装置の製造方法によ
れば、バイパス膜を通して除電しながら加工処理を行う
ことにより、製造工程中にゲート電極に生じたプラズマ
等の荷電粒子をバイパス膜を通じて流して除電すること
ができる。
れば、バイパス膜を通して除電しながら加工処理を行う
ことにより、製造工程中にゲート電極に生じたプラズマ
等の荷電粒子をバイパス膜を通じて流して除電すること
ができる。
【００２１】上述の本発明の固体撮像素子によれば、Ｍ
ＯＳトランジスタのゲート電極同士を繋ぐ配線とドレイ
ン領域との間に、ゲート絶縁膜より膜中のリーク電流が
流れやすい絶縁膜からなるバイパス膜を有することによ
り、ゲート電極に入射した荷電粒子は配線下の膜中のリ
ーク電流が流れやすいバイパス膜を通じて基板側に流れ
るため、ＭＯＳトランジスタのゲート電極下のゲート絶
縁膜が帯電してＭＯＳトランジスタの特性が変化するこ
とを抑制できる。従って、各画素のＭＯＳトランジスタ
の特性を均一化し、特性のバラツキをなくすことができ
る。
ＯＳトランジスタのゲート電極同士を繋ぐ配線とドレイ
ン領域との間に、ゲート絶縁膜より膜中のリーク電流が
流れやすい絶縁膜からなるバイパス膜を有することによ
り、ゲート電極に入射した荷電粒子は配線下の膜中のリ
ーク電流が流れやすいバイパス膜を通じて基板側に流れ
るため、ＭＯＳトランジスタのゲート電極下のゲート絶
縁膜が帯電してＭＯＳトランジスタの特性が変化するこ
とを抑制できる。従って、各画素のＭＯＳトランジスタ
の特性を均一化し、特性のバラツキをなくすことができ
る。
【００２２】上述の本発明の固体撮像素子の製造方法に
よれば、バイパス膜を通して除電しながら加工処理を行
うことにより、製造工程中にゲート電極に生じたプラズ
マ等の荷電粒子をバイパス膜を通じて流して除電するこ
とができる。
よれば、バイパス膜を通して除電しながら加工処理を行
うことにより、製造工程中にゲート電極に生じたプラズ
マ等の荷電粒子をバイパス膜を通じて流して除電するこ
とができる。
【００２３】
【発明の実施の形態】本発明は、ＭＩＳトランジスタを
含む半導体装置において、回路動作に寄与する主たるＭ
ＩＳトランジスタのゲート電極が、同一の電圧下で主た
るＭＩＳトランジスタのゲート絶縁膜より膜中のリーク
電流が流れやすい絶縁膜からなるバイパス膜上にまで連
続して形成されて成る半導体装置である。
含む半導体装置において、回路動作に寄与する主たるＭ
ＩＳトランジスタのゲート電極が、同一の電圧下で主た
るＭＩＳトランジスタのゲート絶縁膜より膜中のリーク
電流が流れやすい絶縁膜からなるバイパス膜上にまで連
続して形成されて成る半導体装置である。
【００２４】また本発明は、上記半導体装置において、
バイパス膜はゲート絶縁膜と同一の材料から成り、かつ
膜厚がゲート絶縁膜より薄く形成された構成とする。
バイパス膜はゲート絶縁膜と同一の材料から成り、かつ
膜厚がゲート絶縁膜より薄く形成された構成とする。
【００２５】また本発明は、上記半導体装置において、
バイパス膜は、その膜中のリーク電流が駆動電圧下では
流れないか、又は回路動作に影響を与えない程度しか流
れないようにした構成とする。
バイパス膜は、その膜中のリーク電流が駆動電圧下では
流れないか、又は回路動作に影響を与えない程度しか流
れないようにした構成とする。
【００２６】また本発明は、上記半導体装置において、
主たるＭＩＳトランジスタのアクティブ領域と、バイパ
ス膜の領域が独立して配置されて成る構成とする。
主たるＭＩＳトランジスタのアクティブ領域と、バイパ
ス膜の領域が独立して配置されて成る構成とする。
【００２７】また本発明は、上記半導体装置において、
主たるＭＩＳトランジスタのゲート電極と金属配線層と
のコンタクト部の下に、バイパス膜の領域が設けられた
構成とする。
主たるＭＩＳトランジスタのゲート電極と金属配線層と
のコンタクト部の下に、バイパス膜の領域が設けられた
構成とする。
【００２８】また本発明は、上記半導体装置において、
主たるＭＩＳトランジスタのアクティブ領域に接して、
バイパス膜の領域が設けられた構成とする。
主たるＭＩＳトランジスタのアクティブ領域に接して、
バイパス膜の領域が設けられた構成とする。
【００２９】また本発明は、上記半導体装置において、
主たるＭＩＳトランジスタのチャネル内部にバイパス膜
の領域が設けられた構成とする。
主たるＭＩＳトランジスタのチャネル内部にバイパス膜
の領域が設けられた構成とする。
【００３０】また本発明は、上記半導体装置において、
主たるＭＩＳトランジスタのチャネルの一部を横切って
バイパス膜の領域が設けられ、バイパス膜の領域下のチ
ャネルに高濃度領域が形成された構成とする。
主たるＭＩＳトランジスタのチャネルの一部を横切って
バイパス膜の領域が設けられ、バイパス膜の領域下のチ
ャネルに高濃度領域が形成された構成とする。
【００３１】本発明は、回路動作に寄与する主たるＭＩ
Ｓトランジスタのゲート絶縁膜より膜中のリーク電流が
流れやすい絶縁膜からなるバイパス膜を形成して、バイ
パス膜上にまで連続するゲート電極を形成する工程を有
し、バイパス膜を通して除電しながら加工処理を行う半
導体装置の製造方法である。
Ｓトランジスタのゲート絶縁膜より膜中のリーク電流が
流れやすい絶縁膜からなるバイパス膜を形成して、バイ
パス膜上にまで連続するゲート電極を形成する工程を有
し、バイパス膜を通して除電しながら加工処理を行う半
導体装置の製造方法である。
【００３２】また本発明は、上記半導体装置の製造方法
において、主たるＭＩＳトランジスタのゲート絶縁膜を
形成した後、バイパス膜を形成する領域のゲート絶縁膜
を選択的にエッチングして薄くする工程を有し、その後
ゲート電極を主たるＭＩＳトランジスタの領域からバイ
パス膜上まで連続したパターンで形成する。
において、主たるＭＩＳトランジスタのゲート絶縁膜を
形成した後、バイパス膜を形成する領域のゲート絶縁膜
を選択的にエッチングして薄くする工程を有し、その後
ゲート電極を主たるＭＩＳトランジスタの領域からバイ
パス膜上まで連続したパターンで形成する。
【００３３】また本発明は、上記半導体装置の製造方法
において、主たるＭＩＳトランジスタの第１のゲート絶
縁膜を形成した後、バイパス膜を形成する領域の第１の
ゲート絶縁膜を選択的にエッチオフし、続いてバイパス
膜となる第２のゲート絶縁膜を形成する工程を有し、そ
の後ゲート電極を主たるＭＩＳトランジスタの領域から
バイパス膜上まで連続したパターンで形成する。
において、主たるＭＩＳトランジスタの第１のゲート絶
縁膜を形成した後、バイパス膜を形成する領域の第１の
ゲート絶縁膜を選択的にエッチオフし、続いてバイパス
膜となる第２のゲート絶縁膜を形成する工程を有し、そ
の後ゲート電極を主たるＭＩＳトランジスタの領域から
バイパス膜上まで連続したパターンで形成する。
【００３４】本発明は、画素が１個のＭＯＳトランジス
タからなる固体撮像素子において、画素を構成するＭＯ
Ｓトランジスタのゲート電極同士を繋ぐ配線とドレイン
領域との間に、ゲート絶縁膜より膜中のリーク電流が流
れやすい絶縁膜からなるバイパス膜を有する固体撮像素
子である。
タからなる固体撮像素子において、画素を構成するＭＯ
Ｓトランジスタのゲート電極同士を繋ぐ配線とドレイン
領域との間に、ゲート絶縁膜より膜中のリーク電流が流
れやすい絶縁膜からなるバイパス膜を有する固体撮像素
子である。
【００３５】本発明は、画素を構成するＭＯＳトランジ
スタのゲート電極同士を繋ぐ配線とドレイン領域との間
の絶縁膜に、ゲート絶縁膜より膜中のリーク電流が流れ
やすいバイパス膜を形成する工程を有し、バイパス膜を
通して、除電しながら加工処理する固体撮像素子の製造
方法である。
スタのゲート電極同士を繋ぐ配線とドレイン領域との間
の絶縁膜に、ゲート絶縁膜より膜中のリーク電流が流れ
やすいバイパス膜を形成する工程を有し、バイパス膜を
通して、除電しながら加工処理する固体撮像素子の製造
方法である。
【００３６】以下、図面を参照して本発明の半導体装置
及びその製造方法、並びに固体撮像素子及びその製造方
法の実施例を説明する。図１に本発明の半導体装置、こ
の例ではその一部のＭＩＳトランジスタを示す。この例
のＭＩＳトランジスタ１は、前述の図１９の構成と同様
に、フィールド領域３によって素子分離されたアクティ
ブ領域２内に形成され、ゲート電極４がアクティブ領域
２とその周囲のフィールド領域３上に亘って形成されて
いる。アクティブ領域２には、図２の図１のＢ−Ｂ′断
面図に示すように、その第１導電型のシリコン基板９の
主面にゲート電極４を挟んでそれぞれ第２導電型のソー
ス領域２１Ｓ及びドレイン２１Ｄが形成され、これらソ
ース領域２１Ｓ及びドレイン領域２１Ｄは、コンタクト
部５を介してソース電極２２Ｓ及びドレイン領域２２Ｄ
が接続される。７はゲート絶縁膜、１０はフィールド領
域３に形成された選択酸化によるフィールド絶縁層であ
る。
及びその製造方法、並びに固体撮像素子及びその製造方
法の実施例を説明する。図１に本発明の半導体装置、こ
の例ではその一部のＭＩＳトランジスタを示す。この例
のＭＩＳトランジスタ１は、前述の図１９の構成と同様
に、フィールド領域３によって素子分離されたアクティ
ブ領域２内に形成され、ゲート電極４がアクティブ領域
２とその周囲のフィールド領域３上に亘って形成されて
いる。アクティブ領域２には、図２の図１のＢ−Ｂ′断
面図に示すように、その第１導電型のシリコン基板９の
主面にゲート電極４を挟んでそれぞれ第２導電型のソー
ス領域２１Ｓ及びドレイン２１Ｄが形成され、これらソ
ース領域２１Ｓ及びドレイン領域２１Ｄは、コンタクト
部５を介してソース電極２２Ｓ及びドレイン領域２２Ｄ
が接続される。７はゲート絶縁膜、１０はフィールド領
域３に形成された選択酸化によるフィールド絶縁層であ
る。
【００３７】そして、本例においては、図３の図１のＡ
−Ａ′断面図に示すように、フィールド領域３内の一部
に放電用アクティブ領域６を形成し、この放電用アクテ
ィブ領域６には、ＭＩＳトランジスタ１のアクティブ領
域２のゲート絶縁膜７（厚さｔ1 ）より薄い絶縁膜より
なるバイパス膜８（厚さｔ2 ；ｔ2 ＜ｔ1 ）が形成され
ており、このバイパス膜８上に延長するようにゲート電
極４を形成して構成する。本例では、バイパス膜８はゲ
ート絶縁膜７と同一材料で形成されている。
−Ａ′断面図に示すように、フィールド領域３内の一部
に放電用アクティブ領域６を形成し、この放電用アクテ
ィブ領域６には、ＭＩＳトランジスタ１のアクティブ領
域２のゲート絶縁膜７（厚さｔ1 ）より薄い絶縁膜より
なるバイパス膜８（厚さｔ2 ；ｔ2 ＜ｔ1 ）が形成され
ており、このバイパス膜８上に延長するようにゲート電
極４を形成して構成する。本例では、バイパス膜８はゲ
ート絶縁膜７と同一材料で形成されている。
【００３８】ゲート絶縁膜７がシリコン酸化膜の場合に
は、ゲート電極４の電圧が電圧に換算して約５ＭＶ／ｃ
ｍからＦ−Ｎ電流（ファウラー−ノルドハイム電流）が
流れ始める。薄いゲート絶縁膜と厚いゲート絶縁膜での
Ｆ−Ｎ電流の対比を図４に示す。薄いゲート絶縁膜（曲
線Ｉ）では、厚いゲート絶縁膜（曲線ＩＩ）より低い電
圧で電流が流れ始める。また、同じ印加電圧に対して、
薄いゲート絶縁膜は厚いゲート絶縁膜より２桁以上大き
いトンネル電流が流れる。そして、このトンネル電流の
変化の程度は、印加電圧に対して指数関数的な変化であ
る。
は、ゲート電極４の電圧が電圧に換算して約５ＭＶ／ｃ
ｍからＦ−Ｎ電流（ファウラー−ノルドハイム電流）が
流れ始める。薄いゲート絶縁膜と厚いゲート絶縁膜での
Ｆ−Ｎ電流の対比を図４に示す。薄いゲート絶縁膜（曲
線Ｉ）では、厚いゲート絶縁膜（曲線ＩＩ）より低い電
圧で電流が流れ始める。また、同じ印加電圧に対して、
薄いゲート絶縁膜は厚いゲート絶縁膜より２桁以上大き
いトンネル電流が流れる。そして、このトンネル電流の
変化の程度は、印加電圧に対して指数関数的な変化であ
る。
【００３９】従って、ゲート電極４のチャージアップに
よりゲート絶縁膜７に電圧がかかったとき、バイパス用
に設けた薄いバイパス膜８の所から電荷がシリコン基板
９に逃げるため、ＭＩＳトランジスタ１のゲート絶縁膜
７をＦＮ電流が流れ始める電圧までゲート電極４の電位
が上昇することを防止できる。その結果、ＭＩＳトラン
ジスタ１の閾値電圧Ｖthの変動を効果的に抑制すること
が可能となる。
よりゲート絶縁膜７に電圧がかかったとき、バイパス用
に設けた薄いバイパス膜８の所から電荷がシリコン基板
９に逃げるため、ＭＩＳトランジスタ１のゲート絶縁膜
７をＦＮ電流が流れ始める電圧までゲート電極４の電位
が上昇することを防止できる。その結果、ＭＩＳトラン
ジスタ１の閾値電圧Ｖthの変動を効果的に抑制すること
が可能となる。
【００４０】バイパス膜８は薄いほど、その除電効果が
高い。プラズマイオン入射電流が多い設計条件に対して
は、バイパス膜８をより薄く形成しなければならない
が、回路動作時にはその動作のための電圧でＦＮ電流が
流れないように、バイパス膜８上の電極配線を後工程で
選択的にエッチング除去することが考えられる。ただ
し、エッチングすること自身と、さらにその後の後工程
でのチャージアップに対して、除電効果が無くなるた
め、あまり良い方法ではない。
高い。プラズマイオン入射電流が多い設計条件に対して
は、バイパス膜８をより薄く形成しなければならない
が、回路動作時にはその動作のための電圧でＦＮ電流が
流れないように、バイパス膜８上の電極配線を後工程で
選択的にエッチング除去することが考えられる。ただ
し、エッチングすること自身と、さらにその後の後工程
でのチャージアップに対して、除電効果が無くなるた
め、あまり良い方法ではない。
【００４１】実際には、トンネル電流は膜厚が薄くなる
と指数関数的に増加するから、バイパス用の膜８はトラ
ンジスタのゲート絶縁膜７より、２０〜６０％程度（数
割）薄いだけで充分であり、面積的にも小さくてよい。
バイパス膜８の膜厚の目安は、回路が駆動している状態
で、ゲート絶縁膜７に印加される電界が５ＭＶ／ｃｍを
越えない薄さの膜厚にすると最も良い。即ち、使用した
い電圧でゲート絶縁膜７に印加される電界が５ＭＶ／ｃ
ｍを越えないように膜厚を調節する。例えば、２０ｎｍ
のゲート膜で５Ｖ印加されるときのトランジスタであれ
ば、バイパス膜８の膜厚は＞１０ｎｍ、即ち１１ｎｍ程
度とすればよい。このようにすれば、回路が駆動してい
る状態で、バイパス膜８にトンネル電流が流れないので
回路動作に影響を与えることがない。
と指数関数的に増加するから、バイパス用の膜８はトラ
ンジスタのゲート絶縁膜７より、２０〜６０％程度（数
割）薄いだけで充分であり、面積的にも小さくてよい。
バイパス膜８の膜厚の目安は、回路が駆動している状態
で、ゲート絶縁膜７に印加される電界が５ＭＶ／ｃｍを
越えない薄さの膜厚にすると最も良い。即ち、使用した
い電圧でゲート絶縁膜７に印加される電界が５ＭＶ／ｃ
ｍを越えないように膜厚を調節する。例えば、２０ｎｍ
のゲート膜で５Ｖ印加されるときのトランジスタであれ
ば、バイパス膜８の膜厚は＞１０ｎｍ、即ち１１ｎｍ程
度とすればよい。このようにすれば、回路が駆動してい
る状態で、バイパス膜８にトンネル電流が流れないので
回路動作に影響を与えることがない。
【００４２】上述の実施例によれば、プラズマプロセス
によってゲート電極４がチャージアップしても、ゲート
絶縁膜７を通って流れる電流をＭＩＳトランジスタ１の
アクティブ領域２とは別の所に形成したバイパス膜８に
よりバイパスするため、ゲート部のゲート絶縁膜７中の
閾値電圧Ｖthが変動しないため、Ｖthにバラツキを生じ
ない。また界面準位も少なくすることができる。従っ
て、Ｖthが均一化されて、回路の低電圧化や薄膜化を図
ることができる。また、ＭＩＳトランジスタのＶthを設
計通りにすることが可能になる。
によってゲート電極４がチャージアップしても、ゲート
絶縁膜７を通って流れる電流をＭＩＳトランジスタ１の
アクティブ領域２とは別の所に形成したバイパス膜８に
よりバイパスするため、ゲート部のゲート絶縁膜７中の
閾値電圧Ｖthが変動しないため、Ｖthにバラツキを生じ
ない。また界面準位も少なくすることができる。従っ
て、Ｖthが均一化されて、回路の低電圧化や薄膜化を図
ることができる。また、ＭＩＳトランジスタのＶthを設
計通りにすることが可能になる。
【００４３】このとき、ゲート絶縁膜７がプロセスダメ
ージを受けていないため、その膜質が高品質であり、そ
の後のホットキャリア等による素子の劣化も少なくな
る。また、プラズマプロセスの許容範囲が拡大する。例
えばプラズマ密度を上げてエッチングレートを増加させ
る等の生産性を向上させる手段を採ることができる。
ージを受けていないため、その膜質が高品質であり、そ
の後のホットキャリア等による素子の劣化も少なくな
る。また、プラズマプロセスの許容範囲が拡大する。例
えばプラズマ密度を上げてエッチングレートを増加させ
る等の生産性を向上させる手段を採ることができる。
【００４４】上述の半導体装置の構成は、トランジスタ
が例えばｎチャネルであっても、ｐチャネルであって
も、それぞれ同様に適用することができる。
が例えばｎチャネルであっても、ｐチャネルであって
も、それぞれ同様に適用することができる。
【００４５】上述の例では、ＭＩＳトランジスタ１のア
クティブ領域２の周囲のフィールド領域３内に形成した
放電用アクティブ領域６とゲート電極４との間にバイパ
ス膜８を形成した例であったが、ゲート電極下のその他
の位置に薄いバイパス膜８を形成した場合においても、
本発明の半導体装置を適用することができる。その例を
次に示す。
クティブ領域２の周囲のフィールド領域３内に形成した
放電用アクティブ領域６とゲート電極４との間にバイパ
ス膜８を形成した例であったが、ゲート電極下のその他
の位置に薄いバイパス膜８を形成した場合においても、
本発明の半導体装置を適用することができる。その例を
次に示す。
【００４６】本例では、図５に示すように、ゲート電極
４とその後ゲート電極４に接続して上に形成するＡｌ配
線とのコンタクト部２５の位置に、薄いバイパス膜８が
形成される小さな放電用アクティブ領域６を形成し、こ
のコンタクト部２５のゲート電極４が放電用アクティブ
領域６を覆う構成とする。その他の構成は図１の実施例
と同様であるので、同一符号を付して重複説明を省略す
る。
４とその後ゲート電極４に接続して上に形成するＡｌ配
線とのコンタクト部２５の位置に、薄いバイパス膜８が
形成される小さな放電用アクティブ領域６を形成し、こ
のコンタクト部２５のゲート電極４が放電用アクティブ
領域６を覆う構成とする。その他の構成は図１の実施例
と同様であるので、同一符号を付して重複説明を省略す
る。
【００４７】本例では、特にゲート電極４とＡｌ配線と
のコンタクト部２５の引き出しのパッド等の下にバイパ
ス膜８が設けられることで、放電用アクティブ領域６及
びバイパス膜８を設けることによる面積の増加が少な
く、面積を最小にできるメリットがある。
のコンタクト部２５の引き出しのパッド等の下にバイパ
ス膜８が設けられることで、放電用アクティブ領域６及
びバイパス膜８を設けることによる面積の増加が少な
く、面積を最小にできるメリットがある。
【００４８】上述の各実施例では、トランジスタ動作す
るチャネルがあるＭＩＳトランジスタ１のアクティブ領
域２とバイパス膜８が形成される放電用アクティブ領域
６とが、素子分離のフィールド絶縁等で完全に分離して
いる。これは、同一アクティブ領域２にバイパス膜８に
よる放電用領域を設けるには、トランジスタの特性に影
響を与えないように注意する必要があり、そのため種々
の制約があり、上述の実施例のように分離した方が、面
積は取るが容易に形成できる確実な方法であるからであ
る。
るチャネルがあるＭＩＳトランジスタ１のアクティブ領
域２とバイパス膜８が形成される放電用アクティブ領域
６とが、素子分離のフィールド絶縁等で完全に分離して
いる。これは、同一アクティブ領域２にバイパス膜８に
よる放電用領域を設けるには、トランジスタの特性に影
響を与えないように注意する必要があり、そのため種々
の制約があり、上述の実施例のように分離した方が、面
積は取るが容易に形成できる確実な方法であるからであ
る。
【００４９】同一アクティブ領域内にバイパス膜８を形
成すると、上述のようにバイパス膜８による放電用領域
の形成において制約があるが、その一方で狭い面積で形
成できる利点を有する。その例を次に示す。
成すると、上述のようにバイパス膜８による放電用領域
の形成において制約があるが、その一方で狭い面積で形
成できる利点を有する。その例を次に示す。
【００５０】図６に示す実施例は、ＭＩＳトランジスタ
１のアクティブ領域２の一部をゲート電極４に沿ってＭ
ＩＳトランジスタ１のチャネルの外に広げ、このアクテ
ィブ領域２の広げた部分を放電用アクティブ領域６とし
て、その中に薄いバイパス膜８をＭＩＳトランジスタ１
のチャネルから離して形成する例である。この例は、Ｍ
ＩＳトランジスタ１のソース／ドレインの狭チャネル効
果に悪影響が無いときに有効であり、配線とのコンタク
ト部２５にまで伸びるゲート電極４の下に放電用アクテ
ィブ領域６を形成することから、この例でも狭い面積で
バイパス膜８による放電用領域を形成することができ
る。その他の構成は、前述の図１の及び図５に示した実
施例と同様であるので、同一符号を付して重複説明を省
略する。
１のアクティブ領域２の一部をゲート電極４に沿ってＭ
ＩＳトランジスタ１のチャネルの外に広げ、このアクテ
ィブ領域２の広げた部分を放電用アクティブ領域６とし
て、その中に薄いバイパス膜８をＭＩＳトランジスタ１
のチャネルから離して形成する例である。この例は、Ｍ
ＩＳトランジスタ１のソース／ドレインの狭チャネル効
果に悪影響が無いときに有効であり、配線とのコンタク
ト部２５にまで伸びるゲート電極４の下に放電用アクテ
ィブ領域６を形成することから、この例でも狭い面積で
バイパス膜８による放電用領域を形成することができ
る。その他の構成は、前述の図１の及び図５に示した実
施例と同様であるので、同一符号を付して重複説明を省
略する。
【００５１】また、図７に示す実施例は、ＭＩＳトラン
ジスタ１のチャネル内部、即ちアクティブ領域２の内部
にバイパス膜８による放電用領域６を設ける例である。
ゲート長が長くとれる場合には、他の例と比較して素子
全体の面積を最も小さくできる。
ジスタ１のチャネル内部、即ちアクティブ領域２の内部
にバイパス膜８による放電用領域６を設ける例である。
ゲート長が長くとれる場合には、他の例と比較して素子
全体の面積を最も小さくできる。
【００５２】図８に示す実施例は、図７の実施例と同様
に、該当するＭＩＳトランジスタ１のチャネルを横切っ
てバイパス膜８による放電用領域６を形成するものであ
る。この例の場合にはゲート長が短い場合でも適用でき
る。
に、該当するＭＩＳトランジスタ１のチャネルを横切っ
てバイパス膜８による放電用領域６を形成するものであ
る。この例の場合にはゲート長が短い場合でも適用でき
る。
【００５３】この場合には、バイパス膜８による放電用
領域６がＭＩＳトランジスタの特性に直接影響するため
に、バイパス膜８下にＶthを高くする等の制御用の追加
イオン注入等を行う必要がある。このため、例えば図１
１に断面図を示すように、ゲート電極４のポリシリコン
層を通じて、バイパス膜８下に高濃度、この例ではｐ型
のシリコン基板９にｐ+のイオン注入を行う。このよう
にすれば、ＭＩＳトランジスタ１の動作時において、バ
イパス膜８下が高濃度となりＶthも高くなるため、バイ
パス膜８を通じたトンネル電流が流れない。
領域６がＭＩＳトランジスタの特性に直接影響するため
に、バイパス膜８下にＶthを高くする等の制御用の追加
イオン注入等を行う必要がある。このため、例えば図１
１に断面図を示すように、ゲート電極４のポリシリコン
層を通じて、バイパス膜８下に高濃度、この例ではｐ型
のシリコン基板９にｐ+のイオン注入を行う。このよう
にすれば、ＭＩＳトランジスタ１の動作時において、バ
イパス膜８下が高濃度となりＶthも高くなるため、バイ
パス膜８を通じたトンネル電流が流れない。
【００５４】これら図７及び図８に示す例では、ＭＩＳ
トランジスタ１のアクティブ領域を形成する素子分離の
パターンは変化させないため、レイアウト設計が完了し
てしまっている回路に対しても、追加してバイパス膜８
による放電用領域６を形成することが可能である。
トランジスタ１のアクティブ領域を形成する素子分離の
パターンは変化させないため、レイアウト設計が完了し
てしまっている回路に対しても、追加してバイパス膜８
による放電用領域６を形成することが可能である。
【００５５】上述の各実施例では、酸化膜からなるゲー
ト絶縁膜の薄いところをバイパス膜８として放電用領域
６、いわゆるバイパス領域を形成したが、バイパス膜は
トランジスタのゲート膜よりもリーク電流が流れやすい
膜であればよく、例えばバイパス膜８がシリコン窒化膜
を含む膜であってもよい。
ト絶縁膜の薄いところをバイパス膜８として放電用領域
６、いわゆるバイパス領域を形成したが、バイパス膜は
トランジスタのゲート膜よりもリーク電流が流れやすい
膜であればよく、例えばバイパス膜８がシリコン窒化膜
を含む膜であってもよい。
【００５６】次に、図面を利用して、本発明による半導
体装置の製造方法、即ちＭＩＳトランジスタ１に対して
バイパス膜８を形成する方法の実施例について説明す
る。ここでは、ＭＩＳトランジスタ１のアクティブ領域
２と、放電用アクティブ領域６とが分離されて形成され
た構成を用いて説明する。尚、ＭＩＳトランジスタ１の
アクティブ領域２内にバイパス膜８による放電用領域を
形成した場合にも、同様に本発明の製造方法を適用する
ことができる。
体装置の製造方法、即ちＭＩＳトランジスタ１に対して
バイパス膜８を形成する方法の実施例について説明す
る。ここでは、ＭＩＳトランジスタ１のアクティブ領域
２と、放電用アクティブ領域６とが分離されて形成され
た構成を用いて説明する。尚、ＭＩＳトランジスタ１の
アクティブ領域２内にバイパス膜８による放電用領域を
形成した場合にも、同様に本発明の製造方法を適用する
ことができる。
【００５７】まず、図９Ａに示すように、第１導電型の
シリコン半導体による基体領域１１表面を選択酸化し
て、素子分離のためのフィールド絶縁層１０を形成した
後、フィールド絶縁層１０で囲まれたＭＩＳトランジス
タ１のアクティブ領域２と、フィールド領域３の一部、
即ち放電用領域となる部分とにゲート絶縁膜７を形成す
る。このとき、ＭＩＳトランジスタ１が所望の特性を有
するように、ＭＩＳトランジスタ１のアクティブ領域２
のチャネル上のゲート絶縁膜７の厚さを調節して形成す
る。その後、図９Ｂに示すように、表面にレジスト１２
を形成し、このレジスト１２をパターニングして、後に
放電用領域となる箇所に開口を形成する。
シリコン半導体による基体領域１１表面を選択酸化し
て、素子分離のためのフィールド絶縁層１０を形成した
後、フィールド絶縁層１０で囲まれたＭＩＳトランジス
タ１のアクティブ領域２と、フィールド領域３の一部、
即ち放電用領域となる部分とにゲート絶縁膜７を形成す
る。このとき、ＭＩＳトランジスタ１が所望の特性を有
するように、ＭＩＳトランジスタ１のアクティブ領域２
のチャネル上のゲート絶縁膜７の厚さを調節して形成す
る。その後、図９Ｂに示すように、表面にレジスト１２
を形成し、このレジスト１２をパターニングして、後に
放電用領域となる箇所に開口を形成する。
【００５８】さらに、図９Ｃに示すように、レジスト１
２の開口部から、放電用領域となる位置のゲート絶縁膜
７をウエットエッチングすることにより薄くして、この
領域にゲート絶縁膜７の膜厚ｔ1 より薄い膜厚ｔ2 （ｔ
1 ＞ｔ2 ）のバイパス膜８を形成する。次に、レジスト
１２を剥離した後、図９Ｄに示すように、全体を覆って
ゲート電極４となるポリシリコン層１３を成長させる。
２の開口部から、放電用領域となる位置のゲート絶縁膜
７をウエットエッチングすることにより薄くして、この
領域にゲート絶縁膜７の膜厚ｔ1 より薄い膜厚ｔ2 （ｔ
1 ＞ｔ2 ）のバイパス膜８を形成する。次に、レジスト
１２を剥離した後、図９Ｄに示すように、全体を覆って
ゲート電極４となるポリシリコン層１３を成長させる。
【００５９】そして、図示しないが、ポリシリコン層１
３をパターニングしてゲート電極４を形成する。このパ
ターニングの際にポリシリコン層１３に入射する荷電粒
子は、薄いバイパス膜８を通じて除電され、基体領域１
１に流れて行く。第２導電型のソース領域及びドレイン
領域は、ゲート電極４の形成前、又は形成後にイオン注
入等により基体領域１１に形成される。その後は通常と
同様の工程を経て、目的の半導体装置を製造する。
３をパターニングしてゲート電極４を形成する。このパ
ターニングの際にポリシリコン層１３に入射する荷電粒
子は、薄いバイパス膜８を通じて除電され、基体領域１
１に流れて行く。第２導電型のソース領域及びドレイン
領域は、ゲート電極４の形成前、又は形成後にイオン注
入等により基体領域１１に形成される。その後は通常と
同様の工程を経て、目的の半導体装置を製造する。
【００６０】次に、他の製造方法の実施例について説明
する。まず、図１０Ａに示すように、第１導電型のシリ
コン半導体による基体領域１１の表面に、選択酸化によ
って素子分離のためのフィールド絶縁層１０を形成した
後、フィールド絶縁層１０に囲まれたＭＩＳトランジス
タ１のアクティブ領域２と、フィールド領域３の一部、
即ち放電用領域となる部分とに熱酸化等により第１のゲ
ート絶縁膜１４を薄く形成する。次に、図１０Ｂに示す
ように、表面にレジスト１２を形成した後に、このレジ
スト１２をリソグラフィーでパターン化して放電用領域
となる部分に開口を形成し、この開口から放電用領域と
なる位置の第１のゲート絶縁膜１４をエッチオフして、
完全に除去又は大部分を除去する。
する。まず、図１０Ａに示すように、第１導電型のシリ
コン半導体による基体領域１１の表面に、選択酸化によ
って素子分離のためのフィールド絶縁層１０を形成した
後、フィールド絶縁層１０に囲まれたＭＩＳトランジス
タ１のアクティブ領域２と、フィールド領域３の一部、
即ち放電用領域となる部分とに熱酸化等により第１のゲ
ート絶縁膜１４を薄く形成する。次に、図１０Ｂに示す
ように、表面にレジスト１２を形成した後に、このレジ
スト１２をリソグラフィーでパターン化して放電用領域
となる部分に開口を形成し、この開口から放電用領域と
なる位置の第１のゲート絶縁膜１４をエッチオフして、
完全に除去又は大部分を除去する。
【００６１】レジスト１２を剥離した後、図１０Ｃに示
すように、表面を覆って比較的薄い第２のゲート絶縁膜
１５を形成する。第２のゲート絶縁膜１５により、放電
用領域に薄いバイパス膜８が形成される。アクティブ領
域２のゲート絶縁膜７は、第１のゲート絶縁膜１４と第
２のゲート絶縁膜１５の積層膜によって形成される。次
に、図１０Ｄに示すように、表面を覆ってゲート電極４
となるポリシリコン層１３を成長させる。
すように、表面を覆って比較的薄い第２のゲート絶縁膜
１５を形成する。第２のゲート絶縁膜１５により、放電
用領域に薄いバイパス膜８が形成される。アクティブ領
域２のゲート絶縁膜７は、第１のゲート絶縁膜１４と第
２のゲート絶縁膜１５の積層膜によって形成される。次
に、図１０Ｄに示すように、表面を覆ってゲート電極４
となるポリシリコン層１３を成長させる。
【００６２】そして、図示しないがポリシリコン層１３
をパターニングしてゲート電極４を形成する。この製造
方法の場合も、先の例と同様に、ポリシリコン層１３に
入射した荷電粒子の除電がなされる。第２導電型のソー
ス領域及びドレイン領域は、ゲート電極４の形成前、又
は形成後にイオン注入などにより、基体領域１１に形成
される。その後は通常と同様の工程を経て、目的の半導
体装置を製造する。
をパターニングしてゲート電極４を形成する。この製造
方法の場合も、先の例と同様に、ポリシリコン層１３に
入射した荷電粒子の除電がなされる。第２導電型のソー
ス領域及びドレイン領域は、ゲート電極４の形成前、又
は形成後にイオン注入などにより、基体領域１１に形成
される。その後は通常と同様の工程を経て、目的の半導
体装置を製造する。
【００６３】この製造方法では、ＭＩＳトランジスタ１
のチャネル上のゲート絶縁膜７の厚さが、第１のゲート
絶縁膜１４及び第２のゲート絶縁膜１５の膜厚の合計と
なるため、それぞれの絶縁膜１４及び１５の厚さの配分
や形成条件を調節して製造を行う必要がある。
のチャネル上のゲート絶縁膜７の厚さが、第１のゲート
絶縁膜１４及び第２のゲート絶縁膜１５の膜厚の合計と
なるため、それぞれの絶縁膜１４及び１５の厚さの配分
や形成条件を調節して製造を行う必要がある。
【００６４】次に、図面を用いて、本発明の固体撮像素
子及びその製造方法の実施例について説明する。本発明
の固体撮像素子は、画素が１個のＭＯＳトランジスタか
らなる構成である。本発明の実施例の説明に先立ち、画
素が１個のＭＯＳトランジスタからなる固体撮像素子の
一例として、図１２に示す増幅型固体撮像素子、特にそ
の画素構造について説明する。図１２は、代表的な増幅
型固体撮像素子の１画素分の一部断面とする斜視図であ
り、配線を省略して示している。この増幅型固体撮像素
子３１においては、第１導電型例えばｐ型のシリコン半
導体基板３２上に第２導電型即ちｎ型の半導体層（即ち
オーバーフローバリア層）３３及びｐ型ウエル領域３４
が形成され、このｐ型ウエル領域３４上にＳｉＯ2 等に
よるゲート絶縁膜３５を介して光Ｌを透過しうるリング
状のゲート電極３６が形成され、ｐ型ウエル領域３４内
のリング状のゲート電極３６で囲まれた内部領域にｎ型
のソース領域３７が形成され、ゲート電極３６の外周領
域に他の画素と共通のｎ型のドレイン領域３８が形成さ
れ、ここに１画素となるＭＯＳトランジスタ（以下、画
素ＭＯＳトランジスタと称する）３９が構成される。リ
ング状のゲート電極３６は、光Ｌをできるだけ吸収しな
いように薄いか、透明の材料が選ばれ、本例では薄膜の
多結晶シリコンが用いられる。
子及びその製造方法の実施例について説明する。本発明
の固体撮像素子は、画素が１個のＭＯＳトランジスタか
らなる構成である。本発明の実施例の説明に先立ち、画
素が１個のＭＯＳトランジスタからなる固体撮像素子の
一例として、図１２に示す増幅型固体撮像素子、特にそ
の画素構造について説明する。図１２は、代表的な増幅
型固体撮像素子の１画素分の一部断面とする斜視図であ
り、配線を省略して示している。この増幅型固体撮像素
子３１においては、第１導電型例えばｐ型のシリコン半
導体基板３２上に第２導電型即ちｎ型の半導体層（即ち
オーバーフローバリア層）３３及びｐ型ウエル領域３４
が形成され、このｐ型ウエル領域３４上にＳｉＯ2 等に
よるゲート絶縁膜３５を介して光Ｌを透過しうるリング
状のゲート電極３６が形成され、ｐ型ウエル領域３４内
のリング状のゲート電極３６で囲まれた内部領域にｎ型
のソース領域３７が形成され、ゲート電極３６の外周領
域に他の画素と共通のｎ型のドレイン領域３８が形成さ
れ、ここに１画素となるＭＯＳトランジスタ（以下、画
素ＭＯＳトランジスタと称する）３９が構成される。リ
ング状のゲート電極３６は、光Ｌをできるだけ吸収しな
いように薄いか、透明の材料が選ばれ、本例では薄膜の
多結晶シリコンが用いられる。
【００６５】ゲート電極３６を通過して入射した光Ｌ
は、シリコン基板内で光電変換し、オーバーフローバリ
ア層３３より浅い位置で発生した正孔ｈがゲート電極３
６下のｐ型ウエル領域３４、即ち電荷蓄積領域３４ａに
蓄積される。蓄積後、信号の読み出しは、ゲート電極３
６をオンにしてチャネル部６０を流れる電子電流Ｉｄを
ソースから外部に読み出す。このときの電子電流Ｉｄは
電荷蓄積領域３４ａに蓄積された電荷（正孔）ｈに応じ
て変調される。このような画素ＭＯＳトランジスタ３９
を多数２次元配列又は１次元配列し、画素毎に蓄積され
た電荷量に応じて変化する出力電流を得ることで、２次
元又は１次元の画像信号が得られる。
は、シリコン基板内で光電変換し、オーバーフローバリ
ア層３３より浅い位置で発生した正孔ｈがゲート電極３
６下のｐ型ウエル領域３４、即ち電荷蓄積領域３４ａに
蓄積される。蓄積後、信号の読み出しは、ゲート電極３
６をオンにしてチャネル部６０を流れる電子電流Ｉｄを
ソースから外部に読み出す。このときの電子電流Ｉｄは
電荷蓄積領域３４ａに蓄積された電荷（正孔）ｈに応じ
て変調される。このような画素ＭＯＳトランジスタ３９
を多数２次元配列又は１次元配列し、画素毎に蓄積され
た電荷量に応じて変化する出力電流を得ることで、２次
元又は１次元の画像信号が得られる。
【００６６】続いて、図１３に本発明の固体撮像素子の
実施例の平面図を示す。この例は図１２の構造の増幅型
固体撮像素子に適用した場合である。この増実施例の幅
型固体撮像素子４０は、図１２で示したと同じ構造の画
素ＭＯＳトランジスタ３９が、複数個マトリックス状に
配列され、各列に対応する画素ＭＯＳトランジスタ３９
のソース領域３７がソースコンタクト部５１を通じて垂
直方向に沿って形成された例えば第１層Ａｌによる共通
の信号線４１に接続される。
実施例の平面図を示す。この例は図１２の構造の増幅型
固体撮像素子に適用した場合である。この増実施例の幅
型固体撮像素子４０は、図１２で示したと同じ構造の画
素ＭＯＳトランジスタ３９が、複数個マトリックス状に
配列され、各列に対応する画素ＭＯＳトランジスタ３９
のソース領域３７がソースコンタクト部５１を通じて垂
直方向に沿って形成された例えば第１層Ａｌによる共通
の信号線４１に接続される。
【００６７】水平方向に隣り合う２つの画素ＭＯＳトラ
ンジスタ３９では、そのそれぞれリング状のゲート電極
３６より延長して両延長端が互いに連結するようなＶ字
状の配線部４３が形成される。この配線部４３は、ゲー
ト電極３６と同一電極材（すなわち導電材）により、こ
れと一体に形成され、その連結端が垂直選択線４２とコ
ンタクトできるように画素ＭＯＳトランジスタ３９の各
行間に対応する位置に延長形成される。
ンジスタ３９では、そのそれぞれリング状のゲート電極
３６より延長して両延長端が互いに連結するようなＶ字
状の配線部４３が形成される。この配線部４３は、ゲー
ト電極３６と同一電極材（すなわち導電材）により、こ
れと一体に形成され、その連結端が垂直選択線４２とコ
ンタクトできるように画素ＭＯＳトランジスタ３９の各
行間に対応する位置に延長形成される。
【００６８】また、上記信号線４１と直交するように画
素ＭＯＳトランジスタ３９の各行間に対応する位置に例
えば第２層Ａｌによる垂直選択線４２が水平方向に沿っ
て形成され、この垂直選択線４２とゲート電極３６に一
体形成したＶ字状の配線部４３の連結端とがゲートコン
タクト部５２により接続される。
素ＭＯＳトランジスタ３９の各行間に対応する位置に例
えば第２層Ａｌによる垂直選択線４２が水平方向に沿っ
て形成され、この垂直選択線４２とゲート電極３６に一
体形成したＶ字状の配線部４３の連結端とがゲートコン
タクト部５２により接続される。
【００６９】更に、配線部４３が形成されない画素ＭＯ
Ｓトランジスタ３９間に、ドレイン領域３８に接続した
例えば第１層Ａｌによるドレイン電源線５３が形成され
る。このドレイン電源線５３とドレイン領域３８とはド
レインコンタクト部５４により接続される。
Ｓトランジスタ３９間に、ドレイン領域３８に接続した
例えば第１層Ａｌによるドレイン電源線５３が形成され
る。このドレイン電源線５３とドレイン領域３８とはド
レインコンタクト部５４により接続される。
【００７０】そして、本実施例では、ゲートコンタクト
部５２が形成されている位置の絶縁膜、すなわち画素を
構成するＭＯＳトランジスタのゲート電極３６同士を繋
ぐ配線部４３（そのゲートコンタクト部５２に対応する
部分）とドレイン領域３８との間の絶縁膜を、膜中のリ
ーク電流が流れやすいバイパス膜５５とするものであ
る。
部５２が形成されている位置の絶縁膜、すなわち画素を
構成するＭＯＳトランジスタのゲート電極３６同士を繋
ぐ配線部４３（そのゲートコンタクト部５２に対応する
部分）とドレイン領域３８との間の絶縁膜を、膜中のリ
ーク電流が流れやすいバイパス膜５５とするものであ
る。
【００７１】具体的には、この図１３のＤ−Ｄ′におけ
る断面構造を図１４に示すように、ｐ型ウエル領域３４
表面のドレイン領域３８上に形成された、例えばＳｉＯ
2 膜からなるゲート絶縁膜３５を、ゲートコンタクト部
５２の位置の配線部４３下で膜厚を薄く形成したバイパ
ス膜５５として形成し、膜中電流を周囲より流れやすく
する。
る断面構造を図１４に示すように、ｐ型ウエル領域３４
表面のドレイン領域３８上に形成された、例えばＳｉＯ
2 膜からなるゲート絶縁膜３５を、ゲートコンタクト部
５２の位置の配線部４３下で膜厚を薄く形成したバイパ
ス膜５５として形成し、膜中電流を周囲より流れやすく
する。
【００７２】尚、上層配線との間には、ＢＰＳＧ（ホウ
素リンシリケートガラス）等からなる平坦化層４５が形
成される。そして、この平坦化層４５の上に、第１層Ａ
ｌによる配線層すなわち信号線４１及びドレイン電源線
５３が形成される。信号線４１とソース領域３７とは図
示しないがソースコンタクト部５１を介して接続され
る。これら配線層４１，５３を覆って層間絶縁膜４６が
形成され、その上に上面を平坦化する平坦化層５０が形
成され、平坦化層５０の上に第２層Ａｌによる配線層す
なわち垂直選択線４２が形成され、最後に表面を絶縁膜
４９が覆っている。配線部４３と垂直選択線４２との接
続部では、配線部４３上に形成された導体層からなるゲ
ートコンタクト部５２により、ゲート電極３６から延長
された配線部４３と垂直選択線４２とを接続させてい
る。
素リンシリケートガラス）等からなる平坦化層４５が形
成される。そして、この平坦化層４５の上に、第１層Ａ
ｌによる配線層すなわち信号線４１及びドレイン電源線
５３が形成される。信号線４１とソース領域３７とは図
示しないがソースコンタクト部５１を介して接続され
る。これら配線層４１，５３を覆って層間絶縁膜４６が
形成され、その上に上面を平坦化する平坦化層５０が形
成され、平坦化層５０の上に第２層Ａｌによる配線層す
なわち垂直選択線４２が形成され、最後に表面を絶縁膜
４９が覆っている。配線部４３と垂直選択線４２との接
続部では、配線部４３上に形成された導体層からなるゲ
ートコンタクト部５２により、ゲート電極３６から延長
された配線部４３と垂直選択線４２とを接続させてい
る。
【００７３】本実施例によれば、ゲート電極３６に入射
した荷電粒子は、配線部４３下の膜中のリーク電流が流
れやすいバイパス膜５５を通じて基板側に流れるため、
画素ＭＯＳトランジスタ３９のゲート電極３６下のゲー
ト絶縁膜３５が帯電して画素ＭＯＳトランジスタ３９の
特性が変化することを抑制できる。従って、各画素ＭＯ
Ｓトランジスタ３９の特性を均一化することができ、こ
れにより画素ＭＯＳトランジスタ３９の特性のバラツキ
をなくし、固定パターンノイズを抑制し良好な画質が得
られる固体撮像素子を構成することができる。
した荷電粒子は、配線部４３下の膜中のリーク電流が流
れやすいバイパス膜５５を通じて基板側に流れるため、
画素ＭＯＳトランジスタ３９のゲート電極３６下のゲー
ト絶縁膜３５が帯電して画素ＭＯＳトランジスタ３９の
特性が変化することを抑制できる。従って、各画素ＭＯ
Ｓトランジスタ３９の特性を均一化することができ、こ
れにより画素ＭＯＳトランジスタ３９の特性のバラツキ
をなくし、固定パターンノイズを抑制し良好な画質が得
られる固体撮像素子を構成することができる。
【００７４】次に、本発明の固体撮像素子の製造方法を
適用した、この増幅型固体撮像素子３１の製造方法を説
明する。まず、図１５Ａに平面図、図１５Ｂに図１５Ａ
のＣ−Ｃ′における断面図を示すように、ｐ型ウエル領
域３４上に、画素ＭＯＳトランジスタ３９のゲート絶縁
膜３５を形成すると共に、ｐ型ウエル領域３４の一部上
にゲート絶縁膜３５よりは薄い、バイパス膜５５を形成
する。このゲート絶縁膜３５と、ゲート絶縁膜より薄い
バイパス膜５５を形成する方法は、前述の図９及び図１
０に示した方法を適用することができる。
適用した、この増幅型固体撮像素子３１の製造方法を説
明する。まず、図１５Ａに平面図、図１５Ｂに図１５Ａ
のＣ−Ｃ′における断面図を示すように、ｐ型ウエル領
域３４上に、画素ＭＯＳトランジスタ３９のゲート絶縁
膜３５を形成すると共に、ｐ型ウエル領域３４の一部上
にゲート絶縁膜３５よりは薄い、バイパス膜５５を形成
する。このゲート絶縁膜３５と、ゲート絶縁膜より薄い
バイパス膜５５を形成する方法は、前述の図９及び図１
０に示した方法を適用することができる。
【００７５】次に、図１６Ｃに平面図、図１６Ｄに図１
６ＣのＣ−Ｃ′における断面図を示すように、表面を覆
ってゲート電極となるポリシリコン層５６を形成する。
６ＣのＣ−Ｃ′における断面図を示すように、表面を覆
ってゲート電極となるポリシリコン層５６を形成する。
【００７６】次に、図１７Ｅに平面図、図１７Ｆに図１
７ＥのＣ−Ｃ′における断面図を示すように、ポリシリ
コン層５６上に画素のゲート電極を決定するリング状の
レジストパターン５７を形成し、このリング状のレジス
トパターン５７をマスクとして、後にゲート電極を構成
するポリシリコン膜５６を通してｎ+ のイオン注入し、
リングの内側にソース領域３７を、リングの外側にドレ
イン領域３８をそれぞれ形成する。ここで、イオン注入
の際にポリシリコン層５６へ入射した荷電粒子は、先の
バイパス膜５５を通して基板へ流れ、ゲート電極の帯電
を防止する効果を期待できる。
７ＥのＣ−Ｃ′における断面図を示すように、ポリシリ
コン層５６上に画素のゲート電極を決定するリング状の
レジストパターン５７を形成し、このリング状のレジス
トパターン５７をマスクとして、後にゲート電極を構成
するポリシリコン膜５６を通してｎ+ のイオン注入し、
リングの内側にソース領域３７を、リングの外側にドレ
イン領域３８をそれぞれ形成する。ここで、イオン注入
の際にポリシリコン層５６へ入射した荷電粒子は、先の
バイパス膜５５を通して基板へ流れ、ゲート電極の帯電
を防止する効果を期待できる。
【００７７】次に、図１８Ｇに平面図を示すように、リ
ング状のレジストパターン５７に一部重なるように、第
２のレジスト層即ち、２画素のゲート電極を繋ぐ、配線
部のパターンに対応したパターンの配線レジストパター
ン５８を形成する。
ング状のレジストパターン５７に一部重なるように、第
２のレジスト層即ち、２画素のゲート電極を繋ぐ、配線
部のパターンに対応したパターンの配線レジストパター
ン５８を形成する。
【００７８】次に、図１８Ｈに平面図を示すように、レ
ジストパターン５７及び配線レジストパターン５８をマ
スクとして、ポリシリコン層５６をエッチングして、ゲ
ート電極３６及び配線部４３を形成する。ここで、この
ゲート電極３６及び配線部４３自身の加工の際にも、同
様にプラズマの帯電をバイパス膜５５を通して電荷の放
電を行うことができている。また、続いて行うレジスト
剥離工程における酸素プラズマに対しても同様の効果を
得ることができる。
ジストパターン５７及び配線レジストパターン５８をマ
スクとして、ポリシリコン層５６をエッチングして、ゲ
ート電極３６及び配線部４３を形成する。ここで、この
ゲート電極３６及び配線部４３自身の加工の際にも、同
様にプラズマの帯電をバイパス膜５５を通して電荷の放
電を行うことができている。また、続いて行うレジスト
剥離工程における酸素プラズマに対しても同様の効果を
得ることができる。
【００７９】この後に行われる、コンタクト部形成工
程、垂直選択線４２及び垂直信号線４１の配線加工工
程、エッチバックによる平坦化工程等の多くのプラズマ
プロセスにおいても、常に画素ＭＯＳトランジスタ３９
のゲート電極３６に入った電荷がバイパス膜５５を通っ
て逃げるので、ゲート電極３６下のゲート絶縁膜３５自
身には電流がほとんど流れず、固定電荷の発生や界面準
位が従来のようにプラズマプロセスで発生することはな
い。このようにして、図１３及び図１４に示す構成の固
体撮像素子４０を、ゲート絶縁膜３５に固定電荷の発生
や界面準位の発生がなく、画素の特性を均一化して製造
することができる。
程、垂直選択線４２及び垂直信号線４１の配線加工工
程、エッチバックによる平坦化工程等の多くのプラズマ
プロセスにおいても、常に画素ＭＯＳトランジスタ３９
のゲート電極３６に入った電荷がバイパス膜５５を通っ
て逃げるので、ゲート電極３６下のゲート絶縁膜３５自
身には電流がほとんど流れず、固定電荷の発生や界面準
位が従来のようにプラズマプロセスで発生することはな
い。このようにして、図１３及び図１４に示す構成の固
体撮像素子４０を、ゲート絶縁膜３５に固定電荷の発生
や界面準位の発生がなく、画素の特性を均一化して製造
することができる。
【００８０】また、先のバイパス膜５５は、その膜厚を
次の範囲内に設定すれば回路上そのまま残しても問題は
ない。画素トランジスタのゲート絶縁膜３５と同じ酸化
膜であれば、ゲート絶縁膜３５の膜厚よりは薄く、実動
作時のドレインとゲートの電位差を電界にして、この電
界が５ＭＶ／ｃｍを越えないような薄さの膜厚までは許
容される。
次の範囲内に設定すれば回路上そのまま残しても問題は
ない。画素トランジスタのゲート絶縁膜３５と同じ酸化
膜であれば、ゲート絶縁膜３５の膜厚よりは薄く、実動
作時のドレインとゲートの電位差を電界にして、この電
界が５ＭＶ／ｃｍを越えないような薄さの膜厚までは許
容される。
【００８１】また、上述の各実施例ではバイパス膜をシ
リコン酸化膜等により構成したが、この他の膜構造でバ
イパス膜を構成することもできる。この場合にも、ゲー
ト部のゲート絶縁膜よりはリークし易いが、実際の駆動
時にはバイパス膜をトンネル電流が流れすぎて、回路動
作に影響を与えることがない膜構成とする必要があり、
例えばシリコン窒化膜を含む膜とする。
リコン酸化膜等により構成したが、この他の膜構造でバ
イパス膜を構成することもできる。この場合にも、ゲー
ト部のゲート絶縁膜よりはリークし易いが、実際の駆動
時にはバイパス膜をトンネル電流が流れすぎて、回路動
作に影響を与えることがない膜構成とする必要があり、
例えばシリコン窒化膜を含む膜とする。
【００８２】本発明の半導体装置及びその製造方法、並
びに固体撮像素子及びその製造方法は、上述の例に限定
されるものではなく、本発明の要旨を逸脱しない範囲で
その他様々な構成が取り得る。
びに固体撮像素子及びその製造方法は、上述の例に限定
されるものではなく、本発明の要旨を逸脱しない範囲で
その他様々な構成が取り得る。
【００８３】
【発明の効果】上述の本発明による半導体装置及びその
製造方法によれば、プラズマプロセスによってゲート電
極がチャージアップしても、ゲート絶縁膜を通って流れ
る電流を別の所に形成したバイパス膜によりバイパスす
るため、ゲート部のゲート絶縁膜中の閾値電圧Ｖthが変
動せずＶthにバラツキを生じない、と共に界面準位も少
なくすることができる。
製造方法によれば、プラズマプロセスによってゲート電
極がチャージアップしても、ゲート絶縁膜を通って流れ
る電流を別の所に形成したバイパス膜によりバイパスす
るため、ゲート部のゲート絶縁膜中の閾値電圧Ｖthが変
動せずＶthにバラツキを生じない、と共に界面準位も少
なくすることができる。
【００８４】従って本発明の半導体装置及びその製造方
法により、Ｖthが均一化されるため、回路の低電圧化や
ゲートの薄膜化を図ることができ、ＭＩＳトランジスタ
を有して構成されるアナログ回路の素子の特性のバラツ
キを低減することができる。また、トランジスタのＶth
が設計通りになることから、歩留まり良く製造ができ
る。
法により、Ｖthが均一化されるため、回路の低電圧化や
ゲートの薄膜化を図ることができ、ＭＩＳトランジスタ
を有して構成されるアナログ回路の素子の特性のバラツ
キを低減することができる。また、トランジスタのＶth
が設計通りになることから、歩留まり良く製造ができ
る。
【００８５】また、ゲート絶縁膜がプロセスダメージを
受けていないため、膜質が高品質であり、その後のホッ
トキャリア等による素子劣化も少なくなる。
受けていないため、膜質が高品質であり、その後のホッ
トキャリア等による素子劣化も少なくなる。
【００８６】また本発明の半導体装置及びその製造方法
により、プラズマプロセスの許容範囲が拡大する。例え
ばプラズマ密度を上げてエッチングレートの増加で生産
性を向上させることができる。また、製造装置の条件の
変動に寛容になり、安定した製造を行うことができる。
により、プラズマプロセスの許容範囲が拡大する。例え
ばプラズマ密度を上げてエッチングレートの増加で生産
性を向上させることができる。また、製造装置の条件の
変動に寛容になり、安定した製造を行うことができる。
【００８７】本発明の固体撮像素子によれば、画素トラ
ンジスタのドレイン上にゲート膜より電流の流しやすい
バイパス膜を設けることで、ゲート電極に入射した荷電
粒子を除電して、ゲート電極加工工程、イオン注入工程
を含む全プラズマプロセスでのゲート電極の帯電を抑制
することができる。従って、本発明により、画素トラン
ジスタの閾値電圧Ｖthが変動せず、バラツキを生じない
と共に界面準位も少なくなる。そして、Ｖthのバラツキ
が低減されるため、固定パターンノイズが少ない良質な
画像の固体撮像素子が実現できる。
ンジスタのドレイン上にゲート膜より電流の流しやすい
バイパス膜を設けることで、ゲート電極に入射した荷電
粒子を除電して、ゲート電極加工工程、イオン注入工程
を含む全プラズマプロセスでのゲート電極の帯電を抑制
することができる。従って、本発明により、画素トラン
ジスタの閾値電圧Ｖthが変動せず、バラツキを生じない
と共に界面準位も少なくなる。そして、Ｖthのバラツキ
が低減されるため、固定パターンノイズが少ない良質な
画像の固体撮像素子が実現できる。
【００８８】また、効果的に除電ができれば、Ｖthのバ
ラツキをキャンセルするための周辺回路や外部回路が不
要となるため、小型で簡素なシステム構成の固体撮像素
子を構成することができる。
ラツキをキャンセルするための周辺回路や外部回路が不
要となるため、小型で簡素なシステム構成の固体撮像素
子を構成することができる。
【図１】本発明の半導体装置の一実施例の概略構成図
（平面図）である。
（平面図）である。
【図２】図１の半導体装置のＢ−Ｂ′における断面図で
ある。
ある。
【図３】図１の半導体装置のＡ−Ａ′における断面図で
ある。
ある。
【図４】絶縁膜への印加電圧とトンネル電流との関係を
示す図である。
示す図である。
【図５】本発明の半導体装置の他の実施例の概略構成図
（平面図）である。
（平面図）である。
【図６】本発明の半導体装置のさらに他の実施例の概略
構成図（平面図）である。
構成図（平面図）である。
【図７】本発明の半導体装置の別の実施例の概略構成図
（平面図）である。
（平面図）である。
【図８】本発明の半導体装置のさらに別の実施例の概略
構成図（平面図）である。
構成図（平面図）である。
【図９】Ａ〜Ｄ 本発明の半導体装置の製造方法の実施
例の製造工程図である。
例の製造工程図である。
【図１０】Ａ〜Ｄ 本発明の半導体装置の製造方法の他
の実施例の製造工程図である。
の実施例の製造工程図である。
【図１１】イオン注入によりバイパス膜下を高Ｖthにす
る場合を説明する図である。
る場合を説明する図である。
【図１２】増幅型固体撮像素子の構成を説明する図であ
る。
る。
【図１３】本発明の固体撮像素子の概略構成図（平面
図）である。
図）である。
【図１４】図１３の固体撮像素子（増幅型固体撮像素
子）のＤ−Ｄ′における断面図である。
子）のＤ−Ｄ′における断面図である。
【図１５】本発明による固体撮像素子の製造方法の実施
例の製造工程図である。 Ａ 平面図である。 Ｂ 図１５ＡのＣ−Ｃ′における断面図である。
例の製造工程図である。 Ａ 平面図である。 Ｂ 図１５ＡのＣ−Ｃ′における断面図である。
【図１６】本発明による固体撮像素子の製造方法の実施
例の製造工程図である。 Ｃ 平面図である。 Ｄ 図１６ＣのＣ−Ｃ′における断面図である。
例の製造工程図である。 Ｃ 平面図である。 Ｄ 図１６ＣのＣ−Ｃ′における断面図である。
【図１７】本発明による固体撮像素子の製造方法の実施
例の製造工程図である。 Ｅ 平面図である。 Ｆ 図１７ＥのＣ−Ｃ′における断面図である。
例の製造工程図である。 Ｅ 平面図である。 Ｆ 図１７ＥのＣ−Ｃ′における断面図である。
【図１８】Ｇ、Ｈ 本発明による固体撮像素子の製造方
法の実施例の製造工程図である。
法の実施例の製造工程図である。
【図１９】従来の半導体装置の概略構成図（平面図）で
ある。
ある。
１ ＭＩＳトランジスタ、２ アクティブ領域、３ フ
ィールド領域、４ ゲート電極、５ コンタクト部、６
放電用アクティブ領域、７ ゲート絶縁膜、８バイパ
ス膜、９ シリコン基板、１０ フィールド絶縁層、１
１ 基体領域、１２ レジスト、１３ ポリシリコン
層、１４ 第１のゲート絶縁膜、１５ 第２のゲート絶
縁膜、２１Ｓ ソース領域、２１Ｄ ドレイン領域、２
２Ｓ ソース電極、２２Ｄ ドレイン電極、２５ （配
線との）コンタクト部、３１，４０増幅型固体撮像素
子、３２ 半導体基板、３３ ｎ型半導体層（オーバー
フローバリア層）、３４ ｐ型ウエル領域、３４ａ 電
荷蓄積領域、３５ ゲート絶縁膜、３６ ゲート電極、
３７ ソース領域、３８ ドレイン領域、３９ 画素Ｍ
ＯＳトランジスタ、４１ 垂直信号線、４２ 垂直選択
線、４３ 配線部、４５，５０ 平坦化層、４６ 層間
絶縁膜、４８ 埋め込み層、４９ 絶縁膜、５１ ソー
スコンタクト部、５２ ゲートコンタクト部、５３ ド
レイン電源線、５４ ドレインコンタクト部、５５ バ
イパス膜、５６ ポリシリコン層、５７レジストパター
ン、５８ 配線レジストパターン、６０ チャネル部、
６１ＭＩＳトランジスタ、６２ アクティブ領域、６３
フィールド領域、６４ ゲート電極、６５ コンタク
ト部、ｈ 正孔、Ｉｄ 電子電流
ィールド領域、４ ゲート電極、５ コンタクト部、６
放電用アクティブ領域、７ ゲート絶縁膜、８バイパ
ス膜、９ シリコン基板、１０ フィールド絶縁層、１
１ 基体領域、１２ レジスト、１３ ポリシリコン
層、１４ 第１のゲート絶縁膜、１５ 第２のゲート絶
縁膜、２１Ｓ ソース領域、２１Ｄ ドレイン領域、２
２Ｓ ソース電極、２２Ｄ ドレイン電極、２５ （配
線との）コンタクト部、３１，４０増幅型固体撮像素
子、３２ 半導体基板、３３ ｎ型半導体層（オーバー
フローバリア層）、３４ ｐ型ウエル領域、３４ａ 電
荷蓄積領域、３５ ゲート絶縁膜、３６ ゲート電極、
３７ ソース領域、３８ ドレイン領域、３９ 画素Ｍ
ＯＳトランジスタ、４１ 垂直信号線、４２ 垂直選択
線、４３ 配線部、４５，５０ 平坦化層、４６ 層間
絶縁膜、４８ 埋め込み層、４９ 絶縁膜、５１ ソー
スコンタクト部、５２ ゲートコンタクト部、５３ ド
レイン電源線、５４ ドレインコンタクト部、５５ バ
イパス膜、５６ ポリシリコン層、５７レジストパター
ン、５８ 配線レジストパターン、６０ チャネル部、
６１ＭＩＳトランジスタ、６２ アクティブ領域、６３
フィールド領域、６４ ゲート電極、６５ コンタク
ト部、ｈ 正孔、Ｉｄ 電子電流
Claims (13)
- 【請求項１】 ＭＩＳトランジスタを含む半導体装置に
おいて、 回路動作に寄与する主たるＭＩＳトランジスタのゲート
電極が、同一の電圧下で該主たるＭＩＳトランジスタの
ゲート絶縁膜より膜中のリーク電流が流れやすい絶縁膜
からなるバイパス膜上にまで連続して形成されて成るこ
とを特徴とする半導体装置。 - 【請求項２】 上記バイパス膜は、上記ゲート絶縁膜と
同一の材料から成り、かつ膜厚がゲート絶縁膜より薄く
形成されたことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 上記バイパス膜は、その膜中のリーク電
流が駆動電圧下では流れないか、又は回路動作に影響を
与えない程度しか流れないようにしたバイパス膜である
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 上記主たるＭＩＳトランジスタのアクテ
ィブ領域と、上記バイパス膜の領域が独立して配置され
て成ることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 上記主たるＭＩＳトランジスタのゲート
電極と金属配線層とのコンタクト部の下に、上記バイパ
ス膜の領域が設けられて成ることを特徴とする請求項１
に記載の半導体装置。 - 【請求項６】 上記主たるＭＩＳトランジスタのアクテ
ィブ領域に接して、上記バイパス膜の領域が設けられて
成ることを特徴とする請求項１に記載の半導体装置。 - 【請求項７】 上記主たるＭＩＳトランジスタのチャネ
ル内部に上記バイパス膜の領域が設けられて成ることを
特徴とする請求項１に記載の半導体装置。 - 【請求項８】 上記主たるトランジスタのチャネルの一
部を横切って上記バイパス膜の領域が設けられ、該バイ
パス膜の領域下のチャネルに高濃度領域が形成されて成
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項９】 回路動作に寄与する主たるＭＩＳトラン
ジスタのゲート絶縁膜より膜中のリーク電流が流れやす
い絶縁膜からなるバイパス膜を形成し、該バイパス膜上
にまで連続するゲート電極を形成する工程を有し、 上記バイパス膜を通して除電しながら加工処理を行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】 上記主たるＭＩＳトランジスタのゲー
ト絶縁膜を形成した後、上記バイパス膜を形成する領域
の該ゲート絶縁膜を選択的にエッチングして薄くする工
程を有し、その後上記ゲート電極を上記主たるＭＩＳト
ランジスタの領域から上記バイパス膜上まで連続したパ
ターンで形成することを特徴とする請求項９に記載の半
導体装置の製造方法。 - 【請求項１１】 上記主たるＭＩＳトランジスタの第１
のゲート絶縁膜を形成した後、上記バイパス膜を形成す
る領域の該第１のゲート絶縁膜を選択的にエッチオフ
し、続いて上記バイパス膜となる第２のゲート絶縁膜を
形成する工程を有し、その後上記ゲート電極を上記主た
るＭＩＳトランジスタの領域から上記バイパス膜上まで
連続したパターンで形成することを特徴とする請求項９
に記載の半導体装置の製造方法。 - 【請求項１２】 画素が１個のＭＯＳトランジスタから
なる固体撮像素子において、 画素を構成するＭＯＳトランジスタのゲート電極同士を
繋ぐ配線とドレイン領域との間に、ゲート絶縁膜より膜
中のリーク電流が流れやすい絶縁膜からなるバイパス膜
を有することを特徴とする固体撮像素子。 - 【請求項１３】 画素を構成するＭＯＳトランジスタの
ゲート電極同士を繋ぐ配線とドレイン領域との間の絶縁
膜に、ゲート絶縁膜より膜中のリーク電流が流れやすい
バイパス膜を形成する工程を有し、 上記バイパス膜を通して、除電しながら加工処理するこ
とを特徴とする固体撮像素子の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29693896A JP3593825B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体装置及びその製造方法、並びに固体撮像素子の製造方法 |
| TW086116534A TW359040B (en) | 1996-11-08 | 1997-11-06 | Semiconductor apparatus, manufacturing method therefor, solid state image device and manufacturing method therefor |
| KR1019970058687A KR100512237B1 (ko) | 1996-11-08 | 1997-11-07 | 반도체장치및그제조방법과,고체촬상소자및그제조방법 |
| US08/965,980 US6278154B1 (en) | 1996-11-08 | 1997-11-07 | Semiconductor apparatus and solid state imaging device |
| US09/878,841 US6750159B2 (en) | 1996-11-08 | 2001-06-11 | Semiconductor apparatus, manufacturing method therefor, solid state image device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29693896A JP3593825B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体装置及びその製造方法、並びに固体撮像素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144904A true JPH10144904A (ja) | 1998-05-29 |
| JP3593825B2 JP3593825B2 (ja) | 2004-11-24 |
Family
ID=17840128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29693896A Expired - Fee Related JP3593825B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体装置及びその製造方法、並びに固体撮像素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6278154B1 (ja) |
| JP (1) | JP3593825B2 (ja) |
| KR (1) | KR100512237B1 (ja) |
| TW (1) | TW359040B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000049322A (ja) * | 1998-07-06 | 2000-02-18 | Inst Fuer Mikroelektronik Stuttgart Stiftung Des Oeffentlichen Rechts | フォトセル用ｍｏｓ型トランジスタ |
| US7851891B2 (en) | 2003-01-14 | 2010-12-14 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734327B1 (ko) * | 2006-07-18 | 2007-07-02 | 삼성전자주식회사 | 서로 다른 두께의 게이트 절연막들을 구비하는 반도체소자의 제조방법 |
| JP2009231443A (ja) * | 2008-03-21 | 2009-10-08 | Oki Semiconductor Co Ltd | 高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法 |
| CN101931008B (zh) * | 2010-07-13 | 2015-04-08 | 中国科学院上海微系统与信息技术研究所 | 一种具有体接触结构的pd soi器件 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131483A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Mis-type semiconductor device |
| JPS5762564A (en) * | 1980-09-30 | 1982-04-15 | Seiko Epson Corp | Tunnel effect type protecting device |
| US4866002A (en) * | 1985-11-26 | 1989-09-12 | Fuji Photo Film Co., Ltd. | Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof |
| US5156991A (en) * | 1988-02-05 | 1992-10-20 | Texas Instruments Incorporated | Fabricating an electrically-erasable, electrically-programmable read-only memory having a tunnel window insulator and thick oxide isolation between wordlines |
| IT1227104B (it) * | 1988-09-27 | 1991-03-15 | Sgs Thomson Microelectronics | Circuito integrato autoprotetto da inversioni di polarita' della batteria di alimentazione |
| US6067062A (en) * | 1990-09-05 | 2000-05-23 | Seiko Instruments Inc. | Light valve device |
| KR940011483B1 (ko) * | 1990-11-28 | 1994-12-19 | 가부시끼가이샤 도시바 | 반도체 디바이스를 제조하기 위한 방법 및 이 방법에 의해 제조되는 반도체 디바이스 |
| JP3089502B2 (ja) * | 1991-09-05 | 2000-09-18 | ソニー株式会社 | 半導体装置 |
| JP3159850B2 (ja) * | 1993-11-08 | 2001-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP3249292B2 (ja) * | 1994-04-28 | 2002-01-21 | 株式会社リコー | デュアルゲート構造の相補形ｍｉｓ半導体装置 |
| US5498577A (en) * | 1994-07-26 | 1996-03-12 | Advanced Micro Devices, Inc. | Method for fabricating thin oxides for a semiconductor technology |
| US5763912A (en) * | 1995-09-25 | 1998-06-09 | Intel Corporation | Depletion and enhancement MOSFETs with electrically trimmable threshold voltages |
| US5953254A (en) * | 1996-09-09 | 1999-09-14 | Azalea Microelectronics Corp. | Serial flash memory |
| US5869877A (en) * | 1997-04-23 | 1999-02-09 | Lam Research Corporation | Methods and apparatus for detecting pattern dependent charging on a workpiece in a plasma processing system |
-
1996
- 1996-11-08 JP JP29693896A patent/JP3593825B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-06 TW TW086116534A patent/TW359040B/zh active
- 1997-11-07 KR KR1019970058687A patent/KR100512237B1/ko not_active Expired - Fee Related
- 1997-11-07 US US08/965,980 patent/US6278154B1/en not_active Expired - Lifetime
-
2001
- 2001-06-11 US US09/878,841 patent/US6750159B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000049322A (ja) * | 1998-07-06 | 2000-02-18 | Inst Fuer Mikroelektronik Stuttgart Stiftung Des Oeffentlichen Rechts | フォトセル用ｍｏｓ型トランジスタ |
| US7851891B2 (en) | 2003-01-14 | 2010-12-14 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980042192A (ko) | 1998-08-17 |
| TW359040B (en) | 1999-05-21 |
| US20010029078A1 (en) | 2001-10-11 |
| JP3593825B2 (ja) | 2004-11-24 |
| KR100512237B1 (ko) | 2005-11-28 |
| US6278154B1 (en) | 2001-08-21 |
| US6750159B2 (en) | 2004-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9887226B2 (en) | Solid-state imaging device | |
| TWI861009B (zh) | 固態攝像元件 | |
| JP3899236B2 (ja) | イメージセンサの製造方法 | |
| JP2003234496A (ja) | 固体撮像装置およびその製造方法 | |
| US7408211B2 (en) | Transfer transistor of CMOS image sensor | |
| JP4449106B2 (ja) | Ｍｏｓ型固体撮像装置及びその製造方法 | |
| US7812380B2 (en) | Solid-state imaging device and manufacturing method of the same | |
| CN105575986A (zh) | 固态摄像装置及固态摄像装置的制造方法 | |
| JP3593825B2 (ja) | 半導体装置及びその製造方法、並びに固体撮像素子の製造方法 | |
| JP4552240B2 (ja) | 固体撮像装置及びその製造方法 | |
| CN100477245C (zh) | Cmos图像传感器及其制造方法 | |
| US7534643B2 (en) | CMOS image sensor and method for fabricating the same | |
| JP2010287610A (ja) | 固体撮像装置およびその製造方法 | |
| JP2018082098A (ja) | 固体撮像装置、撮像システム、及び固体撮像装置の製造方法 | |
| JP2009123865A (ja) | 固体撮像装置およびその製造方法 | |
| JP2507066B2 (ja) | 電荷転送素子およびその製造方法 | |
| JP5122089B2 (ja) | イメージセンサのピクセル縮小のためのコンタクト構造及びその製造方法 | |
| JP4295702B2 (ja) | 固体撮像装置及び固体撮像装置の駆動方法 | |
| JP3320495B2 (ja) | 固体撮像装置 | |
| JP2621773B2 (ja) | 固体撮像素子の製造方法 | |
| JP2867469B2 (ja) | 電荷転送装置及びその製造方法 | |
| JP5513055B2 (ja) | 固体撮像素子の製造方法 | |
| JPH09260630A (ja) | 固体撮像素子及びその製造方法 | |
| JPH09331057A (ja) | 固体撮像装置の製造方法 | |
| JPH07254691A (ja) | 固体撮像装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040715 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040810 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040823 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |