JPH10145218A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH10145218A JPH10145218A JP9292519A JP29251997A JPH10145218A JP H10145218 A JPH10145218 A JP H10145218A JP 9292519 A JP9292519 A JP 9292519A JP 29251997 A JP29251997 A JP 29251997A JP H10145218 A JPH10145218 A JP H10145218A
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- JP
- Japan
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- signal
- input
- output
- inverter
- buffer circuit
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- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
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- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】本発明は、夫々異なるロジックしきい電圧を有
する複数のパス（path）を有し、それらロジックしきい
電圧間の入力信号の変化に拘らずノイズマージンを改善
し得る入力バッファ回路を提供しようとするものであ
る。 【解決手段】入力信号IN10を反転するインバータ10と、
前記インバータ10に並列接続され入力信号IN10を反転す
るインバータ20と、前記インバータ10の出力及び前記イ
ンバータ20の出力を排他的否定論理和する排他的NOR ゲ
ート30と、該排他的NOR ゲート30にゲートが接続された
NMOSトランジスタ40と、該NMOSトランジスタ40のソース
に接続されたラッチ50と、から構成されている。
する複数のパス（path）を有し、それらロジックしきい
電圧間の入力信号の変化に拘らずノイズマージンを改善
し得る入力バッファ回路を提供しようとするものであ
る。 【解決手段】入力信号IN10を反転するインバータ10と、
前記インバータ10に並列接続され入力信号IN10を反転す
るインバータ20と、前記インバータ10の出力及び前記イ
ンバータ20の出力を排他的否定論理和する排他的NOR ゲ
ート30と、該排他的NOR ゲート30にゲートが接続された
NMOSトランジスタ40と、該NMOSトランジスタ40のソース
に接続されたラッチ50と、から構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、入力バッファ回路
に係るもので、詳しくは、ノイズマージン(NoiseMargi
n)を改善する技術に関する。
に係るもので、詳しくは、ノイズマージン(NoiseMargi
n)を改善する技術に関する。
【０００２】
【従来の技術】従来の入力バッファ回路においては、図
３に示すように、入力端子INと出力端子OUT との間に複
数のインバータ1 、2 が夫々直列接続されている。この
ように構成された従来の入力バッファ回路では、ロジッ
クしきい電圧(Logic Threshold Voltage、Vth)と入力電
圧と、が比較されてその結果値が出力される。
３に示すように、入力端子INと出力端子OUT との間に複
数のインバータ1 、2 が夫々直列接続されている。この
ように構成された従来の入力バッファ回路では、ロジッ
クしきい電圧(Logic Threshold Voltage、Vth)と入力電
圧と、が比較されてその結果値が出力される。
【０００３】即ち、図４（Ａ）、（Ｂ）に示すように、
入力電圧INがロジックしきい電圧 Vthよりも低いと、イ
ンバータ1 は入力信号INをローレベルに認識してハイレ
ベルの信号Ｓ0 を出力し、従って出力信号OUT は、イン
バータ２によりローレベルに変換される。また、入力信
号INがロジックしきい電圧Vth よりも高いと、インバー
タ１は入力信号INをハイレベルに認識し、ローレベルの
信号Ｓ0 を出力するので出力信号OUT はインバータ2 に
よりハイレベルに変換される。
入力電圧INがロジックしきい電圧 Vthよりも低いと、イ
ンバータ1 は入力信号INをローレベルに認識してハイレ
ベルの信号Ｓ0 を出力し、従って出力信号OUT は、イン
バータ２によりローレベルに変換される。また、入力信
号INがロジックしきい電圧Vth よりも高いと、インバー
タ１は入力信号INをハイレベルに認識し、ローレベルの
信号Ｓ0 を出力するので出力信号OUT はインバータ2 に
よりハイレベルに変換される。
【０００４】
【発明が解決しようとする課題】然るに、従来入力バッ
ファ回路においては、入力電圧がロジックしきい電圧付
近で変化したとき、入力回路は入力電圧を正確なハイレ
ベル又はローレベルに認識することができないため、入
力回路の動作が不安定になってノイズが発生するという
不都合がな点があった。
ファ回路においては、入力電圧がロジックしきい電圧付
近で変化したとき、入力回路は入力電圧を正確なハイレ
ベル又はローレベルに認識することができないため、入
力回路の動作が不安定になってノイズが発生するという
不都合がな点があった。
【０００５】本発明はこのような従来の課題に鑑みてな
されたもので、入力信号の変化に拘らず、入力電圧を正
確に認識できるようにしてノイズマージンを改善し得る
入力バッファ回路を提供することを目的とする。
されたもので、入力信号の変化に拘らず、入力電圧を正
確に認識できるようにしてノイズマージンを改善し得る
入力バッファ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】このため、請求項１の発
明にかかる入力バッファ回路は、ノイズの影響を防止し
て、入力信号を安定出力する入力バッファ回路におい
て、前記入力信号の信号レベルがロジック電圧の中間レ
ベルになったとき、自らの入力信号に基づいて出力を遮
断するように構成されている。
明にかかる入力バッファ回路は、ノイズの影響を防止し
て、入力信号を安定出力する入力バッファ回路におい
て、前記入力信号の信号レベルがロジック電圧の中間レ
ベルになったとき、自らの入力信号に基づいて出力を遮
断するように構成されている。
【０００７】かかる構成によれば、請求項２の発明にか
かる入力バッファ回路では、夫々異なるロジック電圧を
有し、該ロジック電圧と入力信号の信号レベルに基づい
て入力信号を出力する複数のパスと、該複数のパスの出
力信号を比較し、信号レベルが異なっているときは、遮
断信号を出力する比較手段と、該比較手段から遮断信号
が出力されたときにオフして複数のパスからの信号を遮
断するスイッチ手段と、を備えて構成されている。
かる入力バッファ回路では、夫々異なるロジック電圧を
有し、該ロジック電圧と入力信号の信号レベルに基づい
て入力信号を出力する複数のパスと、該複数のパスの出
力信号を比較し、信号レベルが異なっているときは、遮
断信号を出力する比較手段と、該比較手段から遮断信号
が出力されたときにオフして複数のパスからの信号を遮
断するスイッチ手段と、を備えて構成されている。
【０００８】かかる構成によれば、ロジック電圧と入力
信号の信号レベルに基づいて複数のパスから信号が出力
され、複数のパスの出力値は比較手段によって比較され
る。入力信号の信号レベルが複数のパスのロジック電圧
間に存在しないときは、スイッチ手段はオンし、その信
号がラッチ手段によりラッチされるが、入力信号の信号
レベルが複数のパスのロジック電圧間になったときに比
較手段から出力された出力値に基づいてスイッチ手段が
オフし、複数のパスからの信号が遮断される。
信号の信号レベルに基づいて複数のパスから信号が出力
され、複数のパスの出力値は比較手段によって比較され
る。入力信号の信号レベルが複数のパスのロジック電圧
間に存在しないときは、スイッチ手段はオンし、その信
号がラッチ手段によりラッチされるが、入力信号の信号
レベルが複数のパスのロジック電圧間になったときに比
較手段から出力された出力値に基づいてスイッチ手段が
オフし、複数のパスからの信号が遮断される。
【０００９】請求項３の発明にかかる入力バッファ回路
では、前記複数のパスは、夫々、入力信号のレベルがロ
ジック電圧よりも高いときは、入力信号を反転出力する
インバータによって構成され、前記比較手段は、各パス
の出力値を排他的否定論理和演算する排他的NOR ゲート
によって構成されている。かかる構成によれば、入力信
号は、その信号レベルに従ってインバータにより反転出
力され、各パスの出力値は、排他的NOR ゲートによって
排他的否定論理和され、その出力値に基づいてスイッチ
手段がオン、オフする。
では、前記複数のパスは、夫々、入力信号のレベルがロ
ジック電圧よりも高いときは、入力信号を反転出力する
インバータによって構成され、前記比較手段は、各パス
の出力値を排他的否定論理和演算する排他的NOR ゲート
によって構成されている。かかる構成によれば、入力信
号は、その信号レベルに従ってインバータにより反転出
力され、各パスの出力値は、排他的NOR ゲートによって
排他的否定論理和され、その出力値に基づいてスイッチ
手段がオン、オフする。
【００１０】請求項４の発明にかかる入力バッファ回路
では、前記複数のパスは、夫々、入力信号のレベルがロ
ジック電圧よりも高いときは、入力信号を通過させるも
のによって構成され、前記比較手段は、各パスの出力値
を排他的論理和演算する排他的ORゲートによって構成さ
れている。かかる構成によれば、入力信号は、反転せず
に複数のパスから出力され、各パスの出力値は、排他的
ORゲートによって排他的論理和演算され、その出力値に
基づいてスイッチ手段がオン、オフする。
では、前記複数のパスは、夫々、入力信号のレベルがロ
ジック電圧よりも高いときは、入力信号を通過させるも
のによって構成され、前記比較手段は、各パスの出力値
を排他的論理和演算する排他的ORゲートによって構成さ
れている。かかる構成によれば、入力信号は、反転せず
に複数のパスから出力され、各パスの出力値は、排他的
ORゲートによって排他的論理和演算され、その出力値に
基づいてスイッチ手段がオン、オフする。
【００１１】請求項５の発明にかかる入力バッファ回路
では、前記スイッチ手段は、トランジスタによって構成
されている。かかる構成によれば、トランジスタがオ
ン、オフすることにより、入力信号の出力が制御され
る。
では、前記スイッチ手段は、トランジスタによって構成
されている。かかる構成によれば、トランジスタがオ
ン、オフすることにより、入力信号の出力が制御され
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて説明する。図１に示すように、本発
明に係る入力バッファ回路においては、しきい電圧 Vth
10を有するインバータ１０と、該インバータ１０に並列
接続され、該インバータ１０とは異なるしきい電圧 Vth
20を有するインバータ２０と、各インバータ１０、２０
の出力を比較する比較手段としての排他的NOR ゲート３
０と、該排他的NOR ゲート３０の出力値により入力回路
の動作を決定するスイッチ手段としてのＮＭＯＳトラン
ジスタ４０と、該ＮＭＯＳトランジスタ４０に接続され
たラッチ５０と、を備えて構成されている。
及び図２に基づいて説明する。図１に示すように、本発
明に係る入力バッファ回路においては、しきい電圧 Vth
10を有するインバータ１０と、該インバータ１０に並列
接続され、該インバータ１０とは異なるしきい電圧 Vth
20を有するインバータ２０と、各インバータ１０、２０
の出力を比較する比較手段としての排他的NOR ゲート３
０と、該排他的NOR ゲート３０の出力値により入力回路
の動作を決定するスイッチ手段としてのＮＭＯＳトラン
ジスタ４０と、該ＮＭＯＳトランジスタ４０に接続され
たラッチ５０と、を備えて構成されている。
【００１３】尚、インバータ１０、２０は、入力信号の
レベルに従ってその入力信号を反転させる複数のパスに
相当し、夫々のロジックしきい電圧Vrt10 、Vth20 が V
rt10＜Vth20 となるように調節されている。ラッチ５０
は、２つのインバータの入力端、出力端を交互に接続す
ることにより構成されている。
レベルに従ってその入力信号を反転させる複数のパスに
相当し、夫々のロジックしきい電圧Vrt10 、Vth20 が V
rt10＜Vth20 となるように調節されている。ラッチ５０
は、２つのインバータの入力端、出力端を交互に接続す
ることにより構成されている。
【００１４】次に、かかる入力バッファ回路の動作を説
明する。図２（Ａ）に示すように、入力電圧IN10がロジ
ックしきい電圧Vth10 よりも低いときは、インバータ１
０の出力信号Ｓ1 は、図２（Ｂ）に示すようにハイレベ
ルとなり、入力電圧IN10が、ロジックしきい電圧Vth20
よりも低いとき、インバータ２０の出力信号Ｓ2 は、図
２（Ｃ）に示すようにハイレベルとなる。
明する。図２（Ａ）に示すように、入力電圧IN10がロジ
ックしきい電圧Vth10 よりも低いときは、インバータ１
０の出力信号Ｓ1 は、図２（Ｂ）に示すようにハイレベ
ルとなり、入力電圧IN10が、ロジックしきい電圧Vth20
よりも低いとき、インバータ２０の出力信号Ｓ2 は、図
２（Ｃ）に示すようにハイレベルとなる。
【００１５】また、入力電圧IN10が全てのロジックしき
い電圧Vth10 、Vth20 よりも低いとき、出力信号Ｓ1 、
Ｓ2 がともにハイレベルであるため、図２（Ｄ）に示す
ように排他的NOR ゲート３０の出力信号Ｓ3 は、ハイレ
ベルとなり、このハイレベルの出力信号Ｓ3 がNMOSトラ
ンジスタ４０のゲートに印加されてNMOSトランジスタ４
０が導通し、ハイレベルのインバータ１０の出力信号Ｓ
1 がラッチ５０に伝達されて、図２（Ｅ）に示すよう
に、ラッチ５０のインバータにより、出力信号ＯＵＴ１
０はローレベルとなって出力される。
い電圧Vth10 、Vth20 よりも低いとき、出力信号Ｓ1 、
Ｓ2 がともにハイレベルであるため、図２（Ｄ）に示す
ように排他的NOR ゲート３０の出力信号Ｓ3 は、ハイレ
ベルとなり、このハイレベルの出力信号Ｓ3 がNMOSトラ
ンジスタ４０のゲートに印加されてNMOSトランジスタ４
０が導通し、ハイレベルのインバータ１０の出力信号Ｓ
1 がラッチ５０に伝達されて、図２（Ｅ）に示すよう
に、ラッチ５０のインバータにより、出力信号ＯＵＴ１
０はローレベルとなって出力される。
【００１６】また、入力電圧IN10が各ロジックしきい電
圧Vth10 、Vth20 間の値(Vrt10≦IN10＜Vth20)であると
き、入力電圧IN10がロジックしきい電圧Vth10 以上の値
ではインバータ１０の出力信号Ｓ1 は、図２（Ｂ）に示
すようにローレベルとなり、入力電圧IN10がロジックし
きい電圧Vth20 以下の値では、インバータ２０の出力信
号Ｓ2 は、図２（Ｃ）に示すようにハイレベルとなる。
圧Vth10 、Vth20 間の値(Vrt10≦IN10＜Vth20)であると
き、入力電圧IN10がロジックしきい電圧Vth10 以上の値
ではインバータ１０の出力信号Ｓ1 は、図２（Ｂ）に示
すようにローレベルとなり、入力電圧IN10がロジックし
きい電圧Vth20 以下の値では、インバータ２０の出力信
号Ｓ2 は、図２（Ｃ）に示すようにハイレベルとなる。
【００１７】従って、排他的NOR ゲート３０の出力信号
Ｓ3 は、図２（Ｄ）に示すように、ローレベルのインバ
ータ１０の出力信号Ｓ1 と、ハイレベルのインバータ２
０の出力信号Ｓ2 と、によりローレベルになる。次い
で、NMOSトランジスタ４０のゲートには、排他的NOR ゲ
ート３０から出力されたローレベルの出力信号Ｓ3 が印
加され、NMOSトランジスタ４０がオフし、出力信号OUT1
0 は図２（Ｅ）に示すように以前の出力値ローレベルに
維持される。
Ｓ3 は、図２（Ｄ）に示すように、ローレベルのインバ
ータ１０の出力信号Ｓ1 と、ハイレベルのインバータ２
０の出力信号Ｓ2 と、によりローレベルになる。次い
で、NMOSトランジスタ４０のゲートには、排他的NOR ゲ
ート３０から出力されたローレベルの出力信号Ｓ3 が印
加され、NMOSトランジスタ４０がオフし、出力信号OUT1
0 は図２（Ｅ）に示すように以前の出力値ローレベルに
維持される。
【００１８】即ち、入力電圧IN10がノイズ等の影響で変
化しても、入力電圧IN10がインバータ１０のロジックし
きい電圧Vth10 と、インバータ２０のロジックしきい電
圧Vth20 との間に維持されているときは、インバータ１
０及びインバータ２０の出力値が夫々異なるので排他的
NOR ゲート３０の出力値はローレベルになる。従って、
NMOSトランジスタ４０がオフし、出力信号OUT10 は以前
の出力値を維持する。
化しても、入力電圧IN10がインバータ１０のロジックし
きい電圧Vth10 と、インバータ２０のロジックしきい電
圧Vth20 との間に維持されているときは、インバータ１
０及びインバータ２０の出力値が夫々異なるので排他的
NOR ゲート３０の出力値はローレベルになる。従って、
NMOSトランジスタ４０がオフし、出力信号OUT10 は以前
の出力値を維持する。
【００１９】かかる構成によれば、各インバータ１０、
２０のロジックしきい電圧間では、NMOSトランジスタ４
０がオフしているので、入力電圧IN10がノイズ等の影響
で変化しても出力信号OUT10 は安定して出力される。従
って、ノイズマージンを改善することができる。尚、イ
ンバータ１０、２０の代わりに、入力信号をそのまま通
過させるバッファを用い、排他的NOR ゲート３０の代わ
りに排他的ORゲートを用いることもできる。
２０のロジックしきい電圧間では、NMOSトランジスタ４
０がオフしているので、入力電圧IN10がノイズ等の影響
で変化しても出力信号OUT10 は安定して出力される。従
って、ノイズマージンを改善することができる。尚、イ
ンバータ１０、２０の代わりに、入力信号をそのまま通
過させるバッファを用い、排他的NOR ゲート３０の代わ
りに排他的ORゲートを用いることもできる。
【００２０】
【発明の効果】以上説明したように、請求項１の発明に
かかる入力バッファ回路によれば、ロジック電圧を調節
してロジック電圧間の入力信号の信号レベルの不安定な
変化を無くすように構成されているので、ノイズの影響
を防止し、以前の安定した出力値を維持して入力回路の
ノイズマージンを改善し得るという効果がある。
かかる入力バッファ回路によれば、ロジック電圧を調節
してロジック電圧間の入力信号の信号レベルの不安定な
変化を無くすように構成されているので、ノイズの影響
を防止し、以前の安定した出力値を維持して入力回路の
ノイズマージンを改善し得るという効果がある。
【００２１】請求項２の発明にかかる入力バッファ回路
によれば、入力信号の信号レベルが変化したときでも、
自らの入力信号に基づいて出力を遮断することができ
る。請求項３の発明にかかる入力バッファ回路によれ
ば、インバータと排他的NORゲートによりスイッチ手段
をオフさせ、入力信号の出力を遮断することができる。
によれば、入力信号の信号レベルが変化したときでも、
自らの入力信号に基づいて出力を遮断することができ
る。請求項３の発明にかかる入力バッファ回路によれ
ば、インバータと排他的NORゲートによりスイッチ手段
をオフさせ、入力信号の出力を遮断することができる。
【００２２】請求項４の発明にかかる入力バッファ回路
によれば、複数のパスと排他的ORゲートによりスイッチ
手段をオフさせ、入力信号の出力を遮断することができ
る。請求項５の発明にかかる入力バッファ回路によれ
ば、入力信号をトランジスタで遮断することができる。
によれば、複数のパスと排他的ORゲートによりスイッチ
手段をオフさせ、入力信号の出力を遮断することができ
る。請求項５の発明にかかる入力バッファ回路によれ
ば、入力信号をトランジスタで遮断することができる。
【図１】本発明に係る入力バッファ回路の回路図。
【図２】図１の各部信号波形図。
【図３】従来の入力バッファ回路の回路図。
【図４】図３の信号波形図。
１０、２０ インバータ ３０ 排他的NOR ゲート(Exclusive NOR gate) ４０ NMOSトランジスタ ５０ ラッチ
Claims (5)
- 【請求項１】ノイズの影響を防止して、入力信号を安定
出力する入力バッファ回路において、 前記入力信号の信号レベルがロジック電圧の中間レベル
になったとき、自らの入力信号に基づいて出力を遮断す
るように構成されたことを特徴とする入力バッファ回
路。 - 【請求項２】夫々異なるロジック電圧を有し、該ロジッ
ク電圧と入力信号の信号レベルに基づいて入力信号を出
力する複数のパスと、 該複数のパスの出力信号を比較し、信号レベルが異なっ
ているときは、遮断信号を出力する比較手段と、 該比較手段から遮断信号が出力されたときにオフして複
数のパスからの信号を遮断するスイッチ手段と、 を備えて構成されたことを特徴とする請求項１記載の入
力バッファ回路。 - 【請求項３】前記複数のパスは、夫々、入力信号のレベ
ルがロジック電圧よりも高いときは、入力信号を反転出
力するインバータによって構成され、 前記比較手段は、各パスの出力値を排他的否定論理和演
算する排他的NOR ゲートによって構成されたことを特徴
とする請求項２記載の入力バッファ回路。 - 【請求項４】前記複数のパスは、夫々、入力信号のレベ
ルがロジック電圧よりも高いときは、入力信号を通過さ
せるものによって構成され、 前記比較手段は、各パスの出力値を排他的論理和演算す
る排他的ORゲートによって構成されたことを特徴とする
請求項２記載の入力バッファ回路。 - 【請求項５】前記スイッチ手段は、トランジスタによっ
て構成されたことを特徴とする請求項２〜請求項４のい
ずれか１つに記載の入力バッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960049454A KR100253273B1 (ko) | 1996-10-29 | 1996-10-29 | 입력 버퍼 회로 |
| KR49454/1996 | 1996-10-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10145218A true JPH10145218A (ja) | 1998-05-29 |
Family
ID=19479429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9292519A Pending JPH10145218A (ja) | 1996-10-29 | 1997-10-24 | 入力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5990700A (ja) |
| JP (1) | JPH10145218A (ja) |
| KR (1) | KR100253273B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008283274A (ja) * | 2007-05-08 | 2008-11-20 | Seiko Epson Corp | 入力インタフェース回路、集積回路装置および電子機器 |
| CN112349332A (zh) * | 2020-10-23 | 2021-02-09 | 武汉新芯集成电路制造有限公司 | 一种输入缓冲电路及存储器 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137306A (en) * | 1998-07-07 | 2000-10-24 | Matsushita Electric Industrial Co., Ltd. | Input buffer having adjustment function for suppressing skew |
| FR2814611B1 (fr) * | 2000-09-26 | 2005-04-15 | St Microelectronics Sa | Circuit tampon pour la reception d'un signal logique |
| KR100380025B1 (ko) * | 2001-04-18 | 2003-04-18 | 삼성전자주식회사 | 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치 |
| JP3809585B2 (ja) * | 2004-02-10 | 2006-08-16 | 日本テキサス・インスツルメンツ株式会社 | ヒステリシス型入力回路 |
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