JPS63299518A - ２値−３値変換回路 - Google Patents
２値−３値変換回路Info
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- JPS63299518A JPS63299518A JP62135171A JP13517187A JPS63299518A JP S63299518 A JPS63299518 A JP S63299518A JP 62135171 A JP62135171 A JP 62135171A JP 13517187 A JP13517187 A JP 13517187A JP S63299518 A JPS63299518 A JP S63299518A
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- Japan
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- terminal
- signal
- binary
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路（ＩＣ）等の通信に使用される２値−
３値変換回路に関するものである。
３値変換回路に関するものである。
従来の技術
近年、ＩＣ間の通信に２値信号より効率のよい３値信号
が用いられるようになってきている。３値信号を用いる
ことにより、ＩＣ間の配線数を減らすことができる。
が用いられるようになってきている。３値信号を用いる
ことにより、ＩＣ間の配線数を減らすことができる。
ＩＣ内部では２値で処理を行うので、処理結果を出力す
るときに２値−３値変換を行わなければならない。
るときに２値−３値変換を行わなければならない。
第３図は従来の２値−３値変換回路を示す回路図であり
、１は第１の２値信号（Ｄｏ）が入力される入力端子で
あり、２は第２の２値信号（Ｄ、）が入力される入力端
子である。３はインバータであり、入力には入力端子１
が接続されている。４はＮＯＲゲートであり、ＮＯＲゲ
ート４の第１の入力端子４０１には入力端子１が接続さ
れ、第２の入力端子４０２には入力端子２が接続されて
いる。５はＮＡＮＤゲートであり、ＮＡＮＤゲート５の
第１の入力端子５０１にはインバータ３の出力端子が接
続され、入力端子５０２には入力端子２が接続されてい
る。６はＰチャンネルのＦＥＴであり、ゲート電極には
ＮＡＮＤゲート５の出力端子が接続されている′、７は
ＮチャンネルのＰＩ！？であり、ゲート電極にはＮＯＲ
ゲート４の出力端子が接続されている。ＰチャンネルＦ
ＥＴ６のソース端子とＮチャンネルのソース端子が第１
の電源端子８（Ｖ、。）と第２の電源端子９（ｖｓｓ）
にそれぞれ接続されている。ＰチャンネルＦＥＴ６のド
レインとＮチャンネルＦＥＴ７のドレインが接続され、
おのおののＦＥＴのソース・ドレイン間には同一の抵抗
値をもった抵抗１０．１１が接続されている０両ＦＥＴ
６，７の接続点と出力端子１２が接続され、出力端子１
２から３値信号が出力される。
、１は第１の２値信号（Ｄｏ）が入力される入力端子で
あり、２は第２の２値信号（Ｄ、）が入力される入力端
子である。３はインバータであり、入力には入力端子１
が接続されている。４はＮＯＲゲートであり、ＮＯＲゲ
ート４の第１の入力端子４０１には入力端子１が接続さ
れ、第２の入力端子４０２には入力端子２が接続されて
いる。５はＮＡＮＤゲートであり、ＮＡＮＤゲート５の
第１の入力端子５０１にはインバータ３の出力端子が接
続され、入力端子５０２には入力端子２が接続されてい
る。６はＰチャンネルのＦＥＴであり、ゲート電極には
ＮＡＮＤゲート５の出力端子が接続されている′、７は
ＮチャンネルのＰＩ！？であり、ゲート電極にはＮＯＲ
ゲート４の出力端子が接続されている。ＰチャンネルＦ
ＥＴ６のソース端子とＮチャンネルのソース端子が第１
の電源端子８（Ｖ、。）と第２の電源端子９（ｖｓｓ）
にそれぞれ接続されている。ＰチャンネルＦＥＴ６のド
レインとＮチャンネルＦＥＴ７のドレインが接続され、
おのおののＦＥＴのソース・ドレイン間には同一の抵抗
値をもった抵抗１０．１１が接続されている０両ＦＥＴ
６，７の接続点と出力端子１２が接続され、出力端子１
２から３値信号が出力される。
以上のように構成された２値〜３値変換回路について以
下その動作について説明する。
下その動作について説明する。
まず、入力端子１．２の入力信号り、、Ｄ、がそれぞれ
“Ｌ”、’Ｌ′のときにはインバータ３の出力信号は°
Ｈ゛となりＮＡＮＤゲート５の入力信号は′Ｈ°、
“Ｌｏとなるので出力信号は°Ｌ° である。ここで“
Ｈｏは第１の電源端子８と同じレベルのｖｏ。を“Ｌｏ
は第２の電源端子９と同じレベルのｖｓｓをあられす、
その結果ＰチャンネルＦＥ７６はオフとなる。ＮＯＲゲ
ート４の入力信号は“Ｌｏ、 “Ｌｏであるので出力信
号は°Ｈ° となりＮチャンネルＦＥＴ７はオンとなり
、出力端子１２に出力される出力信号は°Ｌ° となる
、したがって、入力信号Ｄ０．Ｄ。
“Ｌ”、’Ｌ′のときにはインバータ３の出力信号は°
Ｈ゛となりＮＡＮＤゲート５の入力信号は′Ｈ°、
“Ｌｏとなるので出力信号は°Ｌ° である。ここで“
Ｈｏは第１の電源端子８と同じレベルのｖｏ。を“Ｌｏ
は第２の電源端子９と同じレベルのｖｓｓをあられす、
その結果ＰチャンネルＦＥ７６はオフとなる。ＮＯＲゲ
ート４の入力信号は“Ｌｏ、 “Ｌｏであるので出力信
号は°Ｈ° となりＮチャンネルＦＥＴ７はオンとなり
、出力端子１２に出力される出力信号は°Ｌ° となる
、したがって、入力信号Ｄ０．Ｄ。
がそれぞれ“Ｌｏのとき、出力端子１２の出力信号は“
Ｌｏとなる。
Ｌｏとなる。
次に、入力端子１の人力信号Ｄ０が°Ｈ゛、入力端子２
の人力信号Ｄ１が“Ｌｏのときには、ＮＡＮＤゲート５
の出力信号はＨ゛であるのでＰチャンネルＦＥＴ６はオ
フである。ＮＯＲゲート４の入力信号は°Ｈ°、 “Ｌ
ｏ となるので出力信号は°Ｌ°となり、Ｎチャンネル
ＦＥＴ７もオフとなる。したがってＦＥＴ６．７ともオ
フとなるので出力端子１２から出力される信号のレベル
は電源端子８，９間に接続された抵抗１０．１１によっ
て決定され、抵抗１０．１１の抵抗値が同じであるので
出力信号のレベルはＶ。、／２となる。すなわち中間電
位のレベルである “Ｍ′ レベルを出力する。
の人力信号Ｄ１が“Ｌｏのときには、ＮＡＮＤゲート５
の出力信号はＨ゛であるのでＰチャンネルＦＥＴ６はオ
フである。ＮＯＲゲート４の入力信号は°Ｈ°、 “Ｌ
ｏ となるので出力信号は°Ｌ°となり、Ｎチャンネル
ＦＥＴ７もオフとなる。したがってＦＥＴ６．７ともオ
フとなるので出力端子１２から出力される信号のレベル
は電源端子８，９間に接続された抵抗１０．１１によっ
て決定され、抵抗１０．１１の抵抗値が同じであるので
出力信号のレベルはＶ。、／２となる。すなわち中間電
位のレベルである “Ｍ′ レベルを出力する。
さらに、入力端子ｌの入力信号Ｄ０がＬ°。
入力端子２の入力信号Ｄ１が“Ｈｏのときには、ＮＡＮ
Ｄゲート５の入力信号はそれぞれＨ゛となるので出力信
号は“Ｌｏ レベルとなり、ＰチャンネルＦＥＴ６はオ
ンとなる。ＮＯＲゲート４の人力信号はそれぞれ”Ｌ’
、 ’Ｈ’ となるので、出力信号はＬ゛となり、
ＮチャンネルＦＥＴ７はオフとなり、出力端子１２に出
力される出力信号は“Ｈ”となる。したがって、入力信
号Ｄ０゜Ｄｌが′Ｌ°、 “Ｈ”のときには出力端子
１２の出力信号は“Ｈｏとなる。
Ｄゲート５の入力信号はそれぞれＨ゛となるので出力信
号は“Ｌｏ レベルとなり、ＰチャンネルＦＥＴ６はオ
ンとなる。ＮＯＲゲート４の人力信号はそれぞれ”Ｌ’
、 ’Ｈ’ となるので、出力信号はＬ゛となり、
ＮチャンネルＦＥＴ７はオフとなり、出力端子１２に出
力される出力信号は“Ｈ”となる。したがって、入力信
号Ｄ０゜Ｄｌが′Ｌ°、 “Ｈ”のときには出力端子
１２の出力信号は“Ｈｏとなる。
次に、入力端子ｌの入力信号Ｄ０が“Ｈｏ、入力端子２
の入力信号り、が“Ｈｏのときには、ＮＡＮＤゲート５
の入力信号は°Ｌ°、 “Ｈｏとなり、出力信号は“Ｈ
ｏとなるので、ＰチャンネルＦＥＴ６はオフとなる。Ｎ
ＯＲゲート４の入力信号はそれぞれ“Ｈ” となるので
、出力信号は°Ｌ° となり、ＮチャンネルＦＥＴ７も
オフとなり、出力信号は抵抗１０．１１によって決定さ
れ“Ｍ゛ となる。
の入力信号り、が“Ｈｏのときには、ＮＡＮＤゲート５
の入力信号は°Ｌ°、 “Ｈｏとなり、出力信号は“Ｈ
ｏとなるので、ＰチャンネルＦＥＴ６はオフとなる。Ｎ
ＯＲゲート４の入力信号はそれぞれ“Ｈ” となるので
、出力信号は°Ｌ° となり、ＮチャンネルＦＥＴ７も
オフとなり、出力信号は抵抗１０．１１によって決定さ
れ“Ｍ゛ となる。
以下の動作より入力端子１． ２に入力される信号のレ
ベルと、出力端子１２から出力される出力信号のレベル
の関係を、第１表のようにまとめることができる。
ベルと、出力端子１２から出力される出力信号のレベル
の関係を、第１表のようにまとめることができる。
第１表
発明が解決しようとする問題点
しかしながら上記のような構成では、出力端子に抵抗を
接続しているため、複数個の２値−３値変換回路があれ
ば“Ｍ°比出力決定するのに各出力端子ごとに抵抗が必
要となる。また、３値出力を受ける側の入力インピーダ
ンスを３値出力を決定する抵抗より大きくしておかなけ
ればならないという問題点を有していた。
接続しているため、複数個の２値−３値変換回路があれ
ば“Ｍ°比出力決定するのに各出力端子ごとに抵抗が必
要となる。また、３値出力を受ける側の入力インピーダ
ンスを３値出力を決定する抵抗より大きくしておかなけ
ればならないという問題点を有していた。
本発明は上記問題点に鑑み、２値−３値変換回路の出力
端子に抵抗を接続することなしに“Ｍルベルを出力でき
る２値−３値変換回路を提供するものである。
端子に抵抗を接続することなしに“Ｍルベルを出力でき
る２値−３値変換回路を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明の２値−３値変換回
路は、第１の２値信号が入力端子に供給されるインバー
タと、前記第１の２値信号がイネーブル端子に供給され
第２の２値信号が入力端子に供給されるトライステート
バッファと、３値信号の中間点の電位を発生する電圧源
と、前記電圧源の出力信号が入力端子に接続され前記イ
ンバータの出力端子がスイッチ切り換え端子に接続され
るアナログスイッチと、前記トライステートバッファの
出力端子と前記アナログスイッチの出力端子を接続し、
その接続点より出力を発生することを特徴とするもので
ある。
路は、第１の２値信号が入力端子に供給されるインバー
タと、前記第１の２値信号がイネーブル端子に供給され
第２の２値信号が入力端子に供給されるトライステート
バッファと、３値信号の中間点の電位を発生する電圧源
と、前記電圧源の出力信号が入力端子に接続され前記イ
ンバータの出力端子がスイッチ切り換え端子に接続され
るアナログスイッチと、前記トライステートバッファの
出力端子と前記アナログスイッチの出力端子を接続し、
その接続点より出力を発生することを特徴とするもので
ある。
作用
本発明は上記した構成によって、２値−３値変換回路の
“Ｌｏ、 ”Ｈ’ 出力は第２の２値入力信号Ｄ１をト
ライステートバッファより出力し、°Ｍ゛出力は中間点
の電位を発生する電圧源の出力をアナログスイッチを介
して出力するようにしているので、 °Ｍ°出力を決定
するのに出力端子に抵抗を接続することなく２値−３値
変換回路を構成できる。また、２値から３値への変換も
“Ｉ（′、 “Ｌ”のときに第２の２値入力信号Ｄ１を
トライステートバッファだけを介して出力するようにし
ているので簡単な回路構成で２値−３値変換回路を実現
できる。
“Ｌｏ、 ”Ｈ’ 出力は第２の２値入力信号Ｄ１をト
ライステートバッファより出力し、°Ｍ゛出力は中間点
の電位を発生する電圧源の出力をアナログスイッチを介
して出力するようにしているので、 °Ｍ°出力を決定
するのに出力端子に抵抗を接続することなく２値−３値
変換回路を構成できる。また、２値から３値への変換も
“Ｉ（′、 “Ｌ”のときに第２の２値入力信号Ｄ１を
トライステートバッファだけを介して出力するようにし
ているので簡単な回路構成で２値−３値変換回路を実現
できる。
実施例
以下、本発明の一実施例の２４Ｍ−３値変換回路につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
第１図は本発明の一実施例を示した回路構成図であり、
１，２は第３図と同じ２値入力端子であり、１２は３値
出力端子である。３はインバータであり、入力には入力
端子ｌが接続されている。
１，２は第３図と同じ２値入力端子であり、１２は３値
出力端子である。３はインバータであり、入力には入力
端子ｌが接続されている。
４はトライステートバッファであり、入力には入力端子
２が接続され、出力イネーブル端子には、入力端子１が
接続されている。５は３値の“Ｍ゛出力発生する電圧源
である。６はアナログスイッチであり、スイッチの切り
換え端子にはインバータ３の出力端子が接続されている
。１２は３値出力端子であり、トライステートバッファ
４の出力端子とアナログスイッチ６の出力端子が接続さ
れている。
２が接続され、出力イネーブル端子には、入力端子１が
接続されている。５は３値の“Ｍ゛出力発生する電圧源
である。６はアナログスイッチであり、スイッチの切り
換え端子にはインバータ３の出力端子が接続されている
。１２は３値出力端子であり、トライステートバッファ
４の出力端子とアナログスイッチ６の出力端子が接続さ
れている。
以上のように構成された２値−３値変換回路について以
下第１図を用いてその動作について説明する。
下第１図を用いてその動作について説明する。
まず、入力端子１，２の入力信号り、、Ｄ、がそれぞれ
’Ｌ’ 、 ’Ｌ’ のときインバータ３の出力は°
Ｈ° となり、アナログスイッチ６は接続されない、ト
ライステートバッファ４は入力端子ｌの信号Ｄ０が′Ｌ
°であるので出力イネーブルとなり、入力端子２の人力
信号り、がそのまま出力される。したがって、出力端子
１２からはアナログスイッチ６がオフであるのでトライ
ステートバッファ４の出力信号が出力される。すなわち
Ｌ”が出力されることになる。
’Ｌ’ 、 ’Ｌ’ のときインバータ３の出力は°
Ｈ° となり、アナログスイッチ６は接続されない、ト
ライステートバッファ４は入力端子ｌの信号Ｄ０が′Ｌ
°であるので出力イネーブルとなり、入力端子２の人力
信号り、がそのまま出力される。したがって、出力端子
１２からはアナログスイッチ６がオフであるのでトライ
ステートバッファ４の出力信号が出力される。すなわち
Ｌ”が出力されることになる。
次に、入力端子１．２の入力信号り、、Ｄ、がそれぞれ
°Ｈ’、’Ｌ’ のときにはトライステートバッファ４
は入力端子ｌの信号Ｄ０がＨ’ となるので出力ディス
エーブルとなり、出力はオープン状態となる。インバー
タ３の出力は入力端子１の入力信号Ｄ０が“Ｈｏである
のでＬ”となり、アナログスイッチ６はオンとなるので
、電圧源５のＭレベルの出力信号が出力端子１２から出
力される。したがって、入力端子１．２の入力信号Ｄ０
．Ｄ、が“Ｈｏ、 “Ｌｏのときには、出力端子１２か
らは“Ｍ゛が出力される。
°Ｈ’、’Ｌ’ のときにはトライステートバッファ４
は入力端子ｌの信号Ｄ０がＨ’ となるので出力ディス
エーブルとなり、出力はオープン状態となる。インバー
タ３の出力は入力端子１の入力信号Ｄ０が“Ｈｏである
のでＬ”となり、アナログスイッチ６はオンとなるので
、電圧源５のＭレベルの出力信号が出力端子１２から出
力される。したがって、入力端子１．２の入力信号Ｄ０
．Ｄ、が“Ｈｏ、 “Ｌｏのときには、出力端子１２か
らは“Ｍ゛が出力される。
さらに、入力端子１の入力信号Ｄ０が“Ｌｏ。
入力端子２の入力信号Ｄ１が°！１゛ のときには、イ
ンバータ３の出力は“Ｈｏとなり、アナログスイッチは
オフとなる。トライステートバッファ４は入力端子１の
入力信号Ｄ０が“Ｌｏであるので出力イネーブルとなり
、入力端子２の入力信号Ｄ２がそのまま出力端子１２か
ら出力される。したがって、入力端子１．２の入力信号
が“Ｌｏ。
ンバータ３の出力は“Ｈｏとなり、アナログスイッチは
オフとなる。トライステートバッファ４は入力端子１の
入力信号Ｄ０が“Ｌｏであるので出力イネーブルとなり
、入力端子２の入力信号Ｄ２がそのまま出力端子１２か
ら出力される。したがって、入力端子１．２の入力信号
が“Ｌｏ。
■（° のときには出力端子１２からは“Ｈｏが出力さ
れることになる。
れることになる。
次に入力端子１，２の入力信号Ｄ０．Ｄ１がそれぞれ“
Ｈ”、’Ｈ’のときは、入力信号Ｄ０が“１１′なので
、トライステートバッファ４は出力ディスエーブルとな
り、アナログスイッチ６はオンとなる。その結果、電圧
源５のＭレベルの出力信号が出力端子１２から出力され
る。したがって、入力端子１．２の入力信号り。、Ｄｌ
がＨ°。
Ｈ”、’Ｈ’のときは、入力信号Ｄ０が“１１′なので
、トライステートバッファ４は出力ディスエーブルとな
り、アナログスイッチ６はオンとなる。その結果、電圧
源５のＭレベルの出力信号が出力端子１２から出力され
る。したがって、入力端子１．２の入力信号り。、Ｄｌ
がＨ°。
°Ｈ° のときには、出力端子１２からは“Ｍ゛が出力
される。
される。
以上の動作より、入力端子１．２に入力される信号のレ
ベルと、出力端子１２から出力される出力（３号のレベ
ルの関係を表２のようにまとめることができる。第１表
と第２表より明らかなように、２値−３値変換回路の入
出力特性に何ら変わりはない。
ベルと、出力端子１２から出力される出力（３号のレベ
ルの関係を表２のようにまとめることができる。第１表
と第２表より明らかなように、２値−３値変換回路の入
出力特性に何ら変わりはない。
（以 下 余 白）
第２表
次に第２図は電圧源５の一構成例であり、中間の電位を
作るために電源端子８．９に同じ抵抗値の抵抗を直列に
接続し、その接続点からバッファ１３を介して出力端子
１４から出力するようになっている。
作るために電源端子８．９に同じ抵抗値の抵抗を直列に
接続し、その接続点からバッファ１３を介して出力端子
１４から出力するようになっている。
このように、 “■１゛、 “Ｌ″ レベルの出力と
“Ｍ゛ レベルの出力を入力端子１のレベルにより切り
換えることによって、非常に簡単な回路構成で２値−３
値変換回路を実現することができる。
“Ｍ゛ レベルの出力を入力端子１のレベルにより切り
換えることによって、非常に簡単な回路構成で２値−３
値変換回路を実現することができる。
また、 °Ｍ° レベルの出力をアナログスイッチを用
いて出力するため、２値−３値変換回路が複数個あって
も“Ｍ゛ レベル作る回路は一つでよい。
いて出力するため、２値−３値変換回路が複数個あって
も“Ｍ゛ レベル作る回路は一つでよい。
さらに、出力端子に抵抗が接続されないので、入出力端
子でのインピーダンスの整合を考える必要はほとんどな
い。またアナログスイッチ、トライステートバッファを
用いるのでＣＭＯ３回路で容易に実現できる。
子でのインピーダンスの整合を考える必要はほとんどな
い。またアナログスイッチ、トライステートバッファを
用いるのでＣＭＯ３回路で容易に実現できる。
なお、本実施例では、アナログスイッチ、トライステー
トバッファのイネーブル信号の極性を負極性として扱っ
たが、正極性のものを用いてもよく、そのときは、極性
があうようにインバータを挿入すればよい。
トバッファのイネーブル信号の極性を負極性として扱っ
たが、正極性のものを用いてもよく、そのときは、極性
があうようにインバータを挿入すればよい。
発明の効果
以上のように本発明は、第１の２値信号が入力端子に供
給されるインバータと、前記第１の２値信号がイネーブ
ル端子に供給され第２の２値信号が入力端子に供給され
るトライステートバッファと、３値信号の中間点の電位
を発生する電圧源と、前記電圧源の出力信号が入力端子
に接続され前記インバータの出力端子がスイッチ切り換
え端子に接続されるアナログスイッチと、前記トライス
テートバッファの出力端子と前記アナログスイッチの出
力端子を接続し、その接続点より出力することにより、
２値−３値変換回路を簡単に構成でき、１つの′Ｍ゛
レベルの発生回路で複数個の２値−３値変換回路゛Ｍ°
レベルを供給することができる。
給されるインバータと、前記第１の２値信号がイネーブ
ル端子に供給され第２の２値信号が入力端子に供給され
るトライステートバッファと、３値信号の中間点の電位
を発生する電圧源と、前記電圧源の出力信号が入力端子
に接続され前記インバータの出力端子がスイッチ切り換
え端子に接続されるアナログスイッチと、前記トライス
テートバッファの出力端子と前記アナログスイッチの出
力端子を接続し、その接続点より出力することにより、
２値−３値変換回路を簡単に構成でき、１つの′Ｍ゛
レベルの発生回路で複数個の２値−３値変換回路゛Ｍ°
レベルを供給することができる。
第１図は本発明の一実施例における２値−３値変換回路
の回路構成図、第２図は“Ｍ゛ レベルを発生する電圧
源の回路構成図、第３図は従来の２値−３値変換回路の
回路構成図である。 ４・・・・・・トライステートバッファ、５・・・・・
・電圧源、６・・・・・・アナログスイッチ。
の回路構成図、第２図は“Ｍ゛ レベルを発生する電圧
源の回路構成図、第３図は従来の２値−３値変換回路の
回路構成図である。 ４・・・・・・トライステートバッファ、５・・・・・
・電圧源、６・・・・・・アナログスイッチ。
Claims (1)
- 第１の２値信号が入力端子に供給されるインバータと、
前記第１の２値信号がイネーブル端子に供給され第２の
２値信号が入力端子に供給されるトライステートバッフ
ァと、３値信号の中間点の電位を発生する電圧源と、前
記電圧源の出力信号が入力端子に接続され前記インバー
タの出力端子がスイッチ切り換え端子に接続されるアナ
ログスイッチと、前記トライステートバッファの出力端
子と前記アナログスイッチの出力端子を接続し、その接
続点より出力を発生することを特徴とする２値−３値変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135171A JPS63299518A (ja) | 1987-05-29 | 1987-05-29 | ２値−３値変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135171A JPS63299518A (ja) | 1987-05-29 | 1987-05-29 | ２値−３値変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299518A true JPS63299518A (ja) | 1988-12-07 |
Family
ID=15145495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135171A Pending JPS63299518A (ja) | 1987-05-29 | 1987-05-29 | ２値−３値変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299518A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH064253A (ja) * | 1992-03-31 | 1994-01-14 | Internatl Business Mach Corp <Ibm> | 異なるグラフィック・ユーザ・インタフェースでサポートされる複数のウィンドウを同時に提示するための方法及びシステム |
| JP2016082338A (ja) * | 2014-10-15 | 2016-05-16 | オンキヨー株式会社 | デジタルアンプ |
-
1987
- 1987-05-29 JP JP62135171A patent/JPS63299518A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH064253A (ja) * | 1992-03-31 | 1994-01-14 | Internatl Business Mach Corp <Ibm> | 異なるグラフィック・ユーザ・インタフェースでサポートされる複数のウィンドウを同時に提示するための方法及びシステム |
| JP2016082338A (ja) * | 2014-10-15 | 2016-05-16 | オンキヨー株式会社 | デジタルアンプ |
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