JPH10145436A - データ伝送装置 - Google Patents
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- JPH10145436A JPH10145436A JP30501296A JP30501296A JPH10145436A JP H10145436 A JPH10145436 A JP H10145436A JP 30501296 A JP30501296 A JP 30501296A JP 30501296 A JP30501296 A JP 30501296A JP H10145436 A JPH10145436 A JP H10145436A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
- H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission
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- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/144—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements
- H04L27/152—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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Abstract
(57)【要約】
【課題】 広範囲な伝送レートに対応でき、再生された
クロック信号が送信クロック信号からずれたとき、素早
く送信クロックに追従でき、回路構成の簡単化および伝
送線の省スペース化を実現する。 【解決手段】 通常データ伝送時に送信部の出力回路１
００により、送信データＳＤＡＴを選択して、差動信号
に変換して伝送線２０に出力し、受信部においてクロッ
ク再生回路３００により、送信クロック信号ＴＣＫの周
波数と一致するクロック信号ＬＣＫを生成し、これに応
じて受信する。クロック信号ＬＣＫと受信信号Ｓ４の周
波数がずれているとき、クロック再生回路３００は伝送
線２０に同相の参照クロック要求信号を出力し、これに
応じて送信部は参照クロック信号ＲＣＫを選択して伝送
線２０に出力し、受信部のクロック再生回路３００はこ
れに応じて、クロック信号ＬＣＫの周波数を送信クロッ
ク信号に一致させる。
クロック信号が送信クロック信号からずれたとき、素早
く送信クロックに追従でき、回路構成の簡単化および伝
送線の省スペース化を実現する。 【解決手段】 通常データ伝送時に送信部の出力回路１
００により、送信データＳＤＡＴを選択して、差動信号
に変換して伝送線２０に出力し、受信部においてクロッ
ク再生回路３００により、送信クロック信号ＴＣＫの周
波数と一致するクロック信号ＬＣＫを生成し、これに応
じて受信する。クロック信号ＬＣＫと受信信号Ｓ４の周
波数がずれているとき、クロック再生回路３００は伝送
線２０に同相の参照クロック要求信号を出力し、これに
応じて送信部は参照クロック信号ＲＣＫを選択して伝送
線２０に出力し、受信部のクロック再生回路３００はこ
れに応じて、クロック信号ＬＣＫの周波数を送信クロッ
ク信号に一致させる。
Description
【０００１】
【発明の属する技術分野】本発明は、データ伝送装置、
特にシリアルデータを高速に伝送するシリアルデータ伝
送装置に関するものである。
特にシリアルデータを高速に伝送するシリアルデータ伝
送装置に関するものである。
【０００２】
【従来の技術】シリアルデータ伝送は、一本もしくは一
対の伝送媒体で信号を伝送することができるので、省ス
ペース性に優れ、また、多芯の信号伝送線で信号を伝送
するときに生じるデータ間のスキュー（タイミングず
れ）の問題がないので、長距離のデータ伝送に適してい
る。
対の伝送媒体で信号を伝送することができるので、省ス
ペース性に優れ、また、多芯の信号伝送線で信号を伝送
するときに生じるデータ間のスキュー（タイミングず
れ）の問題がないので、長距離のデータ伝送に適してい
る。
【０００３】図４は、一般的なシリアルデータ伝送装置
の構成を示している。図示のデータ伝送装置は、送信部
１０、伝送線２０および受信部３０により構成されてい
る。さらに、送信部１０は、並列／直列変換回路１１と
送信クロック生成回路１２からなり、受信部３０は、直
列／並列変換回路３１と、クロック再生回路３２からな
る。また、伝送線２０は、一対の信号線、例えば、遮蔽
より線（ＳＴＰ: ShieldedTwisted Pair ）または非遮
蔽より線( ＵＴＰ: Unshielded Twisted Pair ）などに
より構成されている。
の構成を示している。図示のデータ伝送装置は、送信部
１０、伝送線２０および受信部３０により構成されてい
る。さらに、送信部１０は、並列／直列変換回路１１と
送信クロック生成回路１２からなり、受信部３０は、直
列／並列変換回路３１と、クロック再生回路３２からな
る。また、伝送線２０は、一対の信号線、例えば、遮蔽
より線（ＳＴＰ: ShieldedTwisted Pair ）または非遮
蔽より線( ＵＴＰ: Unshielded Twisted Pair ）などに
より構成されている。
【０００４】データ伝送時、送信部１０に入力された、
例えば、ｎビットの送信データが並列／直列変換回路１
１により、送信クロック信号ＴＣＫに同期して、直列デ
ータに変換され、伝送線２０に出力される。送信クロッ
ク生成回路１２は、、例えば、ＰＬＬ回路により構成さ
れ、同期クロック信号ＣＬＫを受けて、それに応じて、
送信クロック信号ＴＣＫを生成して、並列／直列変換回
路１１に出力する。
例えば、ｎビットの送信データが並列／直列変換回路１
１により、送信クロック信号ＴＣＫに同期して、直列デ
ータに変換され、伝送線２０に出力される。送信クロッ
ク生成回路１２は、、例えば、ＰＬＬ回路により構成さ
れ、同期クロック信号ＣＬＫを受けて、それに応じて、
送信クロック信号ＴＣＫを生成して、並列／直列変換回
路１１に出力する。
【０００５】受信部３０において、伝送線２０により伝
送されてきた直列データを受けて、直列／並列変換回路
３１により、ｎビットのデータに変換して、出力する。
クロック再生回路３２は、例えば、ＰＬＬ回路により構
成され、伝送線２０の伝送データに基づき送信クロック
信号ＴＣＫと同じ周波数を有する受信用クロック信号Ｌ
ＣＫを再生して、直列／並列変換回路に供給する。
送されてきた直列データを受けて、直列／並列変換回路
３１により、ｎビットのデータに変換して、出力する。
クロック再生回路３２は、例えば、ＰＬＬ回路により構
成され、伝送線２０の伝送データに基づき送信クロック
信号ＴＣＫと同じ周波数を有する受信用クロック信号Ｌ
ＣＫを再生して、直列／並列変換回路に供給する。
【０００６】上述したデータ伝送装置により、送信デー
タが、例えば、一対の伝送線路により高速に伝送でき、
伝送線の省スペース性が優れている。また、データの歪
みが少なく、長距離のデータ伝送を実現できる。
タが、例えば、一対の伝送線路により高速に伝送でき、
伝送線の省スペース性が優れている。また、データの歪
みが少なく、長距離のデータ伝送を実現できる。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来のデータ伝送装置は、送信部１０から送信したデータ
を正確に受信するため、受信部３０に、送信データ自体
からクロック信号を抽出する回路、即ちクロック再生回
路３２が必須であるという問題がある。
来のデータ伝送装置は、送信部１０から送信したデータ
を正確に受信するため、受信部３０に、送信データ自体
からクロック信号を抽出する回路、即ちクロック再生回
路３２が必須であるという問題がある。
【０００８】クロック再生回路３２は、高いＱ値を有す
るバンドパスフィルタあるいはＰＬＬ回路によって構成
できる。バンドパスフィルタによりクロック再生回路３
２を構成する場合、受信信号の微分波形をＳＡＷ（Surf
ace Acoustic Wave : 表面弾性波）フィルタなどで濾波
して、クロック信号を抽出する方法が代表的である。こ
の方法では、ＳＡＷフィルタの中心周波数以外の伝送レ
ートには適用できないという制約を受ける。ＰＬＬ回路
によりクロック再生回路３２を構成する場合、受信信号
の位相と電圧制御発振器（ＶＣＯ）の出力の位相とを等
しくなるように制御して、クロック信号を抽出する。こ
の方法では、ＶＣＯの発振周波数レンジを広くとれば多
様なデータ伝送レートに対応できるという利点がある。
るバンドパスフィルタあるいはＰＬＬ回路によって構成
できる。バンドパスフィルタによりクロック再生回路３
２を構成する場合、受信信号の微分波形をＳＡＷ（Surf
ace Acoustic Wave : 表面弾性波）フィルタなどで濾波
して、クロック信号を抽出する方法が代表的である。こ
の方法では、ＳＡＷフィルタの中心周波数以外の伝送レ
ートには適用できないという制約を受ける。ＰＬＬ回路
によりクロック再生回路３２を構成する場合、受信信号
の位相と電圧制御発振器（ＶＣＯ）の出力の位相とを等
しくなるように制御して、クロック信号を抽出する。こ
の方法では、ＶＣＯの発振周波数レンジを広くとれば多
様なデータ伝送レートに対応できるという利点がある。
【０００９】しかし、ＶＣＯの周波数が受信信号の周波
数と大きくずれている場合に、ランダムなビット列のシ
リアルデータ信号を想定した位相比較手段は混乱し、Ｖ
ＣＯはドリフト状態となるか、伝送レートの整数倍の周
波数にロックした状態となり、正しく伝送クロック信号
ＴＣＫを抽出できないことがある。
数と大きくずれている場合に、ランダムなビット列のシ
リアルデータ信号を想定した位相比較手段は混乱し、Ｖ
ＣＯはドリフト状態となるか、伝送レートの整数倍の周
波数にロックした状態となり、正しく伝送クロック信号
ＴＣＫを抽出できないことがある。
【００１０】上述の問題に対して、受信部３０の初期化
状態において、伝送する信号のレートと特定の比の周波
数を持った参照クロック信号を受信部３０に与えて、Ｐ
ＬＬ回路をロックさせておく方法が取られる。しかしな
がら、この方法でも、送信器の伝送するシリアルデータ
の伝送レートが不明である場合には、参照クロック信号
の周波数の設定ができないので、送信レートに関する情
報を伝送する別の手段が必要になる。
状態において、伝送する信号のレートと特定の比の周波
数を持った参照クロック信号を受信部３０に与えて、Ｐ
ＬＬ回路をロックさせておく方法が取られる。しかしな
がら、この方法でも、送信器の伝送するシリアルデータ
の伝送レートが不明である場合には、参照クロック信号
の周波数の設定ができないので、送信レートに関する情
報を伝送する別の手段が必要になる。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、簡単な回路構成で有効なクロッ
ク抽出手段を提供し、広範囲な転送レートに対応でき、
再生したクロック信号が素早く送信クロックに追従で
き、伝送媒体を増加する必要がないデータ伝送装置を提
供することにある。
のであり、その目的は、簡単な回路構成で有効なクロッ
ク抽出手段を提供し、広範囲な転送レートに対応でき、
再生したクロック信号が素早く送信クロックに追従で
き、伝送媒体を増加する必要がないデータ伝送装置を提
供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、伝送線を介して、送信クロック信号によ
り設定された伝送レートで送信部から受信部に送信デー
タを伝送し、受信部において受信信号に応じて受信用ク
ロック信号を再生し、上記送信データを受信するデータ
伝送装置であって、上記伝送線は、一対の信号線からな
り、上記送信部は、上記送信データを対をなす差動信号
に変換して、上記伝送線に出力し、上記伝送線を伝送さ
れた受信部からの要求信号を受けたときには、上記送信
データに代えて、参照クロック信号を上記伝送線に出力
する出力回路を有し、上記受信部は、上記伝送線を伝送
された上記参照クロック信号もしくは上記送信データに
応じて、クロック信号を生成するクロック再生回路と、
上記クロック再生回路により生成されたクロック信号の
周波数が上記伝送線の信号周波数と異なるとき、上記伝
送線に上記要求信号を同相信号として出力する要求信号
出力回路とを有する。
め、本発明は、伝送線を介して、送信クロック信号によ
り設定された伝送レートで送信部から受信部に送信デー
タを伝送し、受信部において受信信号に応じて受信用ク
ロック信号を再生し、上記送信データを受信するデータ
伝送装置であって、上記伝送線は、一対の信号線からな
り、上記送信部は、上記送信データを対をなす差動信号
に変換して、上記伝送線に出力し、上記伝送線を伝送さ
れた受信部からの要求信号を受けたときには、上記送信
データに代えて、参照クロック信号を上記伝送線に出力
する出力回路を有し、上記受信部は、上記伝送線を伝送
された上記参照クロック信号もしくは上記送信データに
応じて、クロック信号を生成するクロック再生回路と、
上記クロック再生回路により生成されたクロック信号の
周波数が上記伝送線の信号周波数と異なるとき、上記伝
送線に上記要求信号を同相信号として出力する要求信号
出力回路とを有する。
【００１３】また、本発明では、送信部の出力回路は、
上記伝送線に伝送された信号に応じて、選択制御信号を
発生する検出回路と、上記選択制御信号に応じて、上記
送信データと上記参照クロック信号の何れかを選択する
選択回路とを有し、また、上記検出回路は、上記伝送線
に同相信号が伝送されていないとき、上記選択回路に上
記送信データを選択して出力させ、上記伝送線に同相信
号が伝送されているとき、上記選択回路に上記参照クロ
ック信号を選択して出力させる選択制御信号を出力す
る。
上記伝送線に伝送された信号に応じて、選択制御信号を
発生する検出回路と、上記選択制御信号に応じて、上記
送信データと上記参照クロック信号の何れかを選択する
選択回路とを有し、また、上記検出回路は、上記伝送線
に同相信号が伝送されていないとき、上記選択回路に上
記送信データを選択して出力させ、上記伝送線に同相信
号が伝送されているとき、上記選択回路に上記参照クロ
ック信号を選択して出力させる選択制御信号を出力す
る。
【００１４】また、本発明では、上記伝送線の差動信号
に応じて、受信信号を出力する差動受信回路を有し、上
記クロック再生回路により生成したクロック信号と上記
受信信号の周波数のずれを検出するロック検出回路を有
する。
に応じて、受信信号を出力する差動受信回路を有し、上
記クロック再生回路により生成したクロック信号と上記
受信信号の周波数のずれを検出するロック検出回路を有
する。
【００１５】さらに、本発明では、上記ロック検出回路
により、上記クロック再生回路により生成されたクロッ
ク信号の周波数と上記受信信号の周波数のずれを検出し
たとき、上記伝送線に参照クロック要求信号の同相信号
を出力する同相駆動回路を有する。
により、上記クロック再生回路により生成されたクロッ
ク信号の周波数と上記受信信号の周波数のずれを検出し
たとき、上記伝送線に参照クロック要求信号の同相信号
を出力する同相駆動回路を有する。
【００１６】本発明によれば、送信部により、送信クロ
ック信号によって設定された伝送レートで送信データが
差動信号に変換して伝送線に出力され、受信部におい
て、受信信号に応じて、受信用クロック信号が再生さ
れ、再生されたクロック信号に応じて、伝送線からの信
号が受信される。受信部において、例えば、ＰＬＬ回路
からなるクロック再生回路により、受信用クロックが再
生される。再生されたクロック信号の周波数と送信クロ
ック信号の周波数が異なるとき、伝送線に参照クロック
信号の送信を要求する同相の要求信号が出力され、これ
を受けて、送信部により、参照クロック信号が伝送線に
出力され、受信部では、参照クロック信号に応じて、再
生された受信用クロック信号の周波数が送信クロック信
号の周波数と一致するように制御が行われる。
ック信号によって設定された伝送レートで送信データが
差動信号に変換して伝送線に出力され、受信部におい
て、受信信号に応じて、受信用クロック信号が再生さ
れ、再生されたクロック信号に応じて、伝送線からの信
号が受信される。受信部において、例えば、ＰＬＬ回路
からなるクロック再生回路により、受信用クロックが再
生される。再生されたクロック信号の周波数と送信クロ
ック信号の周波数が異なるとき、伝送線に参照クロック
信号の送信を要求する同相の要求信号が出力され、これ
を受けて、送信部により、参照クロック信号が伝送線に
出力され、受信部では、参照クロック信号に応じて、再
生された受信用クロック信号の周波数が送信クロック信
号の周波数と一致するように制御が行われる。
【００１７】これにより、簡単な回路構成で、広範囲な
伝送レートに対応でき、再生されたクロック信号が送信
クロック信号からずれたとき、素早く送信クロックに追
従でき、伝送媒体を増加させることなく、高速なデータ
伝送および参照クロックの要求信号を伝送できる。
伝送レートに対応でき、再生されたクロック信号が送信
クロック信号からずれたとき、素早く送信クロックに追
従でき、伝送媒体を増加させることなく、高速なデータ
伝送および参照クロックの要求信号を伝送できる。
【００１８】
【発明の実施の形態】第１実施形態 図１は本発明に係るデータ伝送装置の第１の実施形態を
示す回路図である。図１において、１００は送信部１０
における伝送データ／参照クロック信号の出力回路、３
００は受信部３０におけるクロック再生回路である。
示す回路図である。図１において、１００は送信部１０
における伝送データ／参照クロック信号の出力回路、３
００は受信部３０におけるクロック再生回路である。
【００１９】出力回路１００は、Ｄ型フリップフロップ
１０１、セレクタ１０２、分周器１０３、差動ドライバ
ー１０４、コンパレータ１０５および同相電圧検出回路
１０６により構成されている。
１０１、セレクタ１０２、分周器１０３、差動ドライバ
ー１０４、コンパレータ１０５および同相電圧検出回路
１０６により構成されている。
【００２０】フリップフロップ１０１のクロック信号入
力端子に、送信部１０の送信クロック発生回路１２から
の送信クロック信号ＴＣＫが入力され、データ入力端子
に送信部１０の並列／直列変換回路１１からシリアルの
送信データＳＤＡＴが入力されるので、フリップフロッ
プ１０１により、送信データがクロック信号ＴＣＫのタ
イミングで順次出力され、セレクタ１０２の入力端子０
に入力される。
力端子に、送信部１０の送信クロック発生回路１２から
の送信クロック信号ＴＣＫが入力され、データ入力端子
に送信部１０の並列／直列変換回路１１からシリアルの
送信データＳＤＡＴが入力されるので、フリップフロッ
プ１０１により、送信データがクロック信号ＴＣＫのタ
イミングで順次出力され、セレクタ１０２の入力端子０
に入力される。
【００２１】分周器１０３は、送信クロック信号ＴＣＫ
をＮ（Ｎは正整数である）分周して、分周信号を参照ク
ロック信号ＲＣＫとして、セレクタ１０２の入力端子１
に入力される。
をＮ（Ｎは正整数である）分周して、分周信号を参照ク
ロック信号ＲＣＫとして、セレクタ１０２の入力端子１
に入力される。
【００２２】セレクタ１０２は、選択信号端子Ｓに入力
された選択制御信号のレベルに応じて、入力端子０また
は入力端子１の何れかに入力された信号を選択して、出
力する。例えば、選択信号端子Ｓにハイレベルの選択制
御信号が入力されているとき、セレクタ１０２は入力端
子１に入力された信号を選択して出力する。逆に、選択
信号端子Ｓにローレベルの選択制御信号が入力されてい
るとき、セレクタ１０２は入力端子０に入力された信号
を選択して出力する。
された選択制御信号のレベルに応じて、入力端子０また
は入力端子１の何れかに入力された信号を選択して、出
力する。例えば、選択信号端子Ｓにハイレベルの選択制
御信号が入力されているとき、セレクタ１０２は入力端
子１に入力された信号を選択して出力する。逆に、選択
信号端子Ｓにローレベルの選択制御信号が入力されてい
るとき、セレクタ１０２は入力端子０に入力された信号
を選択して出力する。
【００２３】差動ドライバー１０４は、セレクタ１０２
の出力信号を受けて、それに応じて対をなす差動信号を
発生し、一対の信号線からなる伝送線２０に出力する。
の出力信号を受けて、それに応じて対をなす差動信号を
発生し、一対の信号線からなる伝送線２０に出力する。
【００２４】同相電圧検出回路１０６は、伝送線２０に
同相信号が印加されたとき、それを検出して、コンパレ
ータ１０５に出力する。
同相信号が印加されたとき、それを検出して、コンパレ
ータ１０５に出力する。
【００２５】コンパレータ１０５は、同相電圧検出回路
１０６からの出力信号が所定の基準電圧Ｖref を越えた
とき、ハイレベルの選択制御信号を出力し、セレクタ１
０２の選択信号入力端子Ｓに入力し、それ以外のとき、
ローレベルの選択制御信号を出力し、セレクタ１０２の
選択信号入力端子Ｓに入力する。
１０６からの出力信号が所定の基準電圧Ｖref を越えた
とき、ハイレベルの選択制御信号を出力し、セレクタ１
０２の選択信号入力端子Ｓに入力し、それ以外のとき、
ローレベルの選択制御信号を出力し、セレクタ１０２の
選択信号入力端子Ｓに入力する。
【００２６】上述したように構成された出力回路１００
において、通常動作時に、伝送線２０に差動信号しか存
在せず、同相電圧検出回路１０６により、ローレベルの
信号が出力されるので、コンパレータ１０５からローレ
ベルの選択制御信号が出力され、セレクタ１０２の選択
信号端子Ｓに入力される。これに応じて、セレクタ１０
２により、入力端子０に入力された信号が選択される。
即ち、フリップフロップ１０１から出力されたシリアル
の送信データがセレクタ１０２により選択され、伝送線
２０に出力される。
において、通常動作時に、伝送線２０に差動信号しか存
在せず、同相電圧検出回路１０６により、ローレベルの
信号が出力されるので、コンパレータ１０５からローレ
ベルの選択制御信号が出力され、セレクタ１０２の選択
信号端子Ｓに入力される。これに応じて、セレクタ１０
２により、入力端子０に入力された信号が選択される。
即ち、フリップフロップ１０１から出力されたシリアル
の送信データがセレクタ１０２により選択され、伝送線
２０に出力される。
【００２７】一方、受信部３０において、何らかの原因
でＰＬＬ回路の同期がずれたとき、受信部３０のクロッ
ク再生回路３００により、同相信号である参照クロック
信号の要求信号が発生され、伝送線２０に出力される。
これを受けて、送信部１０の出力回路１００において、
同相電圧検出回路１０６により、ハイレベルの検出信号
が発生され、コンパレータ１０５に出力されるので、コ
ンパレータ１０５により、ハイレベルの選択制御信号が
出力され、セレクタ１０２の選択信号端子Ｓに入力され
る。これに応じて、セレクタ１０２により、入力端子１
に入力された信号が選択される。即ち、分周器１０３か
ら出力された参照クロック信号ＲＣＫがセレクタ１０２
により選択され、伝送線２０に出力される。
でＰＬＬ回路の同期がずれたとき、受信部３０のクロッ
ク再生回路３００により、同相信号である参照クロック
信号の要求信号が発生され、伝送線２０に出力される。
これを受けて、送信部１０の出力回路１００において、
同相電圧検出回路１０６により、ハイレベルの検出信号
が発生され、コンパレータ１０５に出力されるので、コ
ンパレータ１０５により、ハイレベルの選択制御信号が
出力され、セレクタ１０２の選択信号端子Ｓに入力され
る。これに応じて、セレクタ１０２により、入力端子１
に入力された信号が選択される。即ち、分周器１０３か
ら出力された参照クロック信号ＲＣＫがセレクタ１０２
により選択され、伝送線２０に出力される。
【００２８】クロック再生回路３００は、図示のよう
に、電圧制御発振器（ＶＣＯ）３０１、ループフィルタ
３０２、位相比較回路３０３、差動レシーバー３０４、
周波数比較回路３０５、分周器３０６、タイマー回路３
０７、差動ドライバー３０８、同相ドライバー３０９お
よびＤ型フリップフロップ３１０とにより構成されてい
る。なお、分周器３０６の分周比は、送信部１０におけ
る分周回路１０３のの分周比と同様に設定されている。
また、これらの分周回路の分周比がともに１に設定する
ことができる。即ち、これらの分周器は省略できる。送
信部１０および受信部３０にそれぞれ分周器１０３およ
び３０６を設けることにより、参照クロック信号ＲＣＫ
の周波数を低減でき、受信部３０の周波数比較回路３０
５の動作周波数範囲を低減させることができる。
に、電圧制御発振器（ＶＣＯ）３０１、ループフィルタ
３０２、位相比較回路３０３、差動レシーバー３０４、
周波数比較回路３０５、分周器３０６、タイマー回路３
０７、差動ドライバー３０８、同相ドライバー３０９お
よびＤ型フリップフロップ３１０とにより構成されてい
る。なお、分周器３０６の分周比は、送信部１０におけ
る分周回路１０３のの分周比と同様に設定されている。
また、これらの分周回路の分周比がともに１に設定する
ことができる。即ち、これらの分周器は省略できる。送
信部１０および受信部３０にそれぞれ分周器１０３およ
び３０６を設けることにより、参照クロック信号ＲＣＫ
の周波数を低減でき、受信部３０の周波数比較回路３０
５の動作周波数範囲を低減させることができる。
【００２９】位相比較回路３０３、周波数比較回路３０
５、ループフィルタ３０２およびＶＣＯ３０１により、
ＰＬＬ回路が構成されている。位相比較回路３０３は、
差動レシーバー３０４からの受信信号Ｓ４とＶＣＯ３０
１からのクロック信号ＬＣＫの位相を比較し、比較結果
に応じて、発振制御信号Ｓ１を発生し、ループフィルタ
３０２に出力する。図２は、位相比較回路３０３の一構
成例を示す回路図である。図２に示すように、本例の位
相比較回路３０３は、位相比較器３１１とロック検出器
３１２により構成されている。
５、ループフィルタ３０２およびＶＣＯ３０１により、
ＰＬＬ回路が構成されている。位相比較回路３０３は、
差動レシーバー３０４からの受信信号Ｓ４とＶＣＯ３０
１からのクロック信号ＬＣＫの位相を比較し、比較結果
に応じて、発振制御信号Ｓ１を発生し、ループフィルタ
３０２に出力する。図２は、位相比較回路３０３の一構
成例を示す回路図である。図２に示すように、本例の位
相比較回路３０３は、位相比較器３１１とロック検出器
３１２により構成されている。
【００３０】位相比較器３１１は、ＶＣＯ３０１により
発生されたクロック信号ＬＣＫの位相と伝送線２０の伝
送信号の位相とを比較して、比較結果に応じて、発振制
御信号Ｓ１を出力する。ロック検出器３１２は、クロッ
ク信号ＬＣＫの同期状態を示すロック検出信号Ｓ３を発
生し、タイマー回路３０７に出力する。なお、ロック検
出器３１２は、位相比較回路３０３と別々に設けること
もできる。
発生されたクロック信号ＬＣＫの位相と伝送線２０の伝
送信号の位相とを比較して、比較結果に応じて、発振制
御信号Ｓ１を出力する。ロック検出器３１２は、クロッ
ク信号ＬＣＫの同期状態を示すロック検出信号Ｓ３を発
生し、タイマー回路３０７に出力する。なお、ロック検
出器３１２は、位相比較回路３０３と別々に設けること
もできる。
【００３１】周波数比較回路３０５は、分周器３０６か
らの分周信号の周波数と伝送線２０から伝送された参照
クロック信号ＲＣＫの周波数とを比較して、比較結果に
応じて、発振制御信号Ｓ２を出力する。
らの分周信号の周波数と伝送線２０から伝送された参照
クロック信号ＲＣＫの周波数とを比較して、比較結果に
応じて、発振制御信号Ｓ２を出力する。
【００３２】ループフィルタ３０２は、位相比較回路３
０３からの発振制御信号Ｓ１もしくは周波数比較回路３
０５からの発振制御信号Ｓ２の高域成分、ノイズなどを
除去し、低域成分のみをＶＣＯ３０１に出力する。ＶＣ
Ｏ３０１は、ループフィルタ３０２からの発振制御信号
を受けて、これに応じて、クロック信号ＬＣＫの周波数
を制御する。
０３からの発振制御信号Ｓ１もしくは周波数比較回路３
０５からの発振制御信号Ｓ２の高域成分、ノイズなどを
除去し、低域成分のみをＶＣＯ３０１に出力する。ＶＣ
Ｏ３０１は、ループフィルタ３０２からの発振制御信号
を受けて、これに応じて、クロック信号ＬＣＫの周波数
を制御する。
【００３３】このように構成されたＰＬＬ回路におい
て、ＶＣＯ３０１により、送信部１０に用いられた送信
クロック信号ＴＣＫと同じ周波数を有するクロック信号
ＬＣＫが得られる。クロック信号ＬＣＫは、送信クロッ
ク信号ＴＣＫの再生信号として、送信データの受信ある
いは受信部３０の同期制御に用いられる。
て、ＶＣＯ３０１により、送信部１０に用いられた送信
クロック信号ＴＣＫと同じ周波数を有するクロック信号
ＬＣＫが得られる。クロック信号ＬＣＫは、送信クロッ
ク信号ＴＣＫの再生信号として、送信データの受信ある
いは受信部３０の同期制御に用いられる。
【００３４】受信時に、差動レシーバー３０４は伝送線
２０より伝送されてきた差動信号を受けて、それに応じ
て、受信信号Ｓ４を生成し、位相比較回路３０３および
周波数比較回路３０５にそれぞれ出力する。
２０より伝送されてきた差動信号を受けて、それに応じ
て、受信信号Ｓ４を生成し、位相比較回路３０３および
周波数比較回路３０５にそれぞれ出力する。
【００３５】位相比較回路３０３および周波数比較回路
３０５は、イネーブル付きであり、入力されたイネーブ
ル信号のレベルに応じて、動作／非動作状態が設定され
る。ここで、位相比較回路３０３および周波数比較回路
３０５はともにローイネーブルとする。即ち、イネーブ
ル信号端子にローレベルの信号が入力されているときの
み動作し、それ以外のとき動作しない。なお、位相比較
回路３０３および周波数比較回路３０５の動作状態を制
御するイネーブル信号ＥＮＢ１およびＥＮＢ２は差動ド
ライバー３０８により生成される。また、位相比較回路
３０３にあるロック検出回路３１２は、位相比較回路３
０３に入力されたイネーブル信号ＥＮＢ１に関係なく、
常には動作状態に設定されている。
３０５は、イネーブル付きであり、入力されたイネーブ
ル信号のレベルに応じて、動作／非動作状態が設定され
る。ここで、位相比較回路３０３および周波数比較回路
３０５はともにローイネーブルとする。即ち、イネーブ
ル信号端子にローレベルの信号が入力されているときの
み動作し、それ以外のとき動作しない。なお、位相比較
回路３０３および周波数比較回路３０５の動作状態を制
御するイネーブル信号ＥＮＢ１およびＥＮＢ２は差動ド
ライバー３０８により生成される。また、位相比較回路
３０３にあるロック検出回路３１２は、位相比較回路３
０３に入力されたイネーブル信号ＥＮＢ１に関係なく、
常には動作状態に設定されている。
【００３６】通常動作時に、差動ドライバー３０８によ
り、それぞれローレベルのイネーブル信号ＥＮＢ１およ
びハイレベルのイネーブル信号ＥＮＢ２が生成されるの
で、位相比較回路３０３のみが動作状態に設定され、周
波数比較回路３０５は非動作状態に設定される。
り、それぞれローレベルのイネーブル信号ＥＮＢ１およ
びハイレベルのイネーブル信号ＥＮＢ２が生成されるの
で、位相比較回路３０３のみが動作状態に設定され、周
波数比較回路３０５は非動作状態に設定される。
【００３７】受信部３０において、初期化状態または通
常受信動作時に、何らかの原因でＶＣＯ３０１により生
成されたクロック信号ＬＣＫの周波数は送信部１０に用
いられているクロック信号ＴＣＫの周波数と大きくずれ
ることがある。このとき、位相比較回路３０３に設けら
れているロック検出器３１２により、周波数ずれを示
す、例えば、ハイレベルのロック検出信号が発生され、
タイマー回路３０７に出力される。
常受信動作時に、何らかの原因でＶＣＯ３０１により生
成されたクロック信号ＬＣＫの周波数は送信部１０に用
いられているクロック信号ＴＣＫの周波数と大きくずれ
ることがある。このとき、位相比較回路３０３に設けら
れているロック検出器３１２により、周波数ずれを示
す、例えば、ハイレベルのロック検出信号が発生され、
タイマー回路３０７に出力される。
【００３８】タイマー回路３０７は、ロック検出器３１
２からのロック検出信号Ｓ３に応じて、同期制御信号Ｓ
５を発生する。例えば、タイマー回路３０７はロック検
出器３１２からハイレベルのロック検出信号Ｓ３が受け
たとき、同期制御信号Ｓ５を発生し、差動ドライバー３
０８および同相ドライバー３０９にそれぞれ出力する。
なお、同期制御信号Ｓ５は、例えば、一定の時間幅を有
するパルス信号である。
２からのロック検出信号Ｓ３に応じて、同期制御信号Ｓ
５を発生する。例えば、タイマー回路３０７はロック検
出器３１２からハイレベルのロック検出信号Ｓ３が受け
たとき、同期制御信号Ｓ５を発生し、差動ドライバー３
０８および同相ドライバー３０９にそれぞれ出力する。
なお、同期制御信号Ｓ５は、例えば、一定の時間幅を有
するパルス信号である。
【００３９】同期制御信号Ｓ５を受けて、差動ドライバ
ー３０８により、ハイレベルのイネーブル信号ＥＮＢ１
とローレベルのイネーブル信号ＥＮＢ２を発生し、それ
ぞれ位相比較回路３０３および周波数比較回路３０５に
出力する。これを受けて、位相比較回路３０３は非動作
状態に設定され、周波数比較回路３０５は動作状態に設
定される。
ー３０８により、ハイレベルのイネーブル信号ＥＮＢ１
とローレベルのイネーブル信号ＥＮＢ２を発生し、それ
ぞれ位相比較回路３０３および周波数比較回路３０５に
出力する。これを受けて、位相比較回路３０３は非動作
状態に設定され、周波数比較回路３０５は動作状態に設
定される。
【００４０】また、同相ドライバー３０９により、同相
信号が発生され、伝送線２０に出力する。このため、タ
イマー回路３０７からの同期制御信号Ｓ５がハイレベル
に保持されている間に、同相ドライバー３０９により、
参照クロック信号の要求信号として、同相の信号が伝送
線２０に出力される。このとき、伝送線２０を構成する
一対の信号線の平均電圧がハイレベル、例えば、１Ｖに
保持される。
信号が発生され、伝送線２０に出力する。このため、タ
イマー回路３０７からの同期制御信号Ｓ５がハイレベル
に保持されている間に、同相ドライバー３０９により、
参照クロック信号の要求信号として、同相の信号が伝送
線２０に出力される。このとき、伝送線２０を構成する
一対の信号線の平均電圧がハイレベル、例えば、１Ｖに
保持される。
【００４１】伝送線２０に同相信号が出力されていると
き、送信部１０の出力回路１００において、同相電圧検
出回路１０６により、ハイレベルの検出信号が出力され
るので、コンパレータ１０５により、ハイレベルの選択
制御信号が出力される。これに応じて、セレクタ１０２
により、分周器１０３からの参照クロックＲＣＫが選択
され、差動ドライバーを介して、伝送線２０に出力され
る。
き、送信部１０の出力回路１００において、同相電圧検
出回路１０６により、ハイレベルの検出信号が出力され
るので、コンパレータ１０５により、ハイレベルの選択
制御信号が出力される。これに応じて、セレクタ１０２
により、分周器１０３からの参照クロックＲＣＫが選択
され、差動ドライバーを介して、伝送線２０に出力され
る。
【００４２】受信部３０のクロック再生回路３００にお
いて、差動レシーバー３０４により、参照クロックＲＣ
Ｋに同期した受信信号Ｓ４が出力される。この信号は、
ローレベルのイネーブル信号ＥＮＢ２により動作状態に
設定されている周波数比較回路３０５に入力される。さ
らに、ＶＣＯ３０１により出力されたクロック信号ＬＣ
Ｋが分周器３０６により、Ｎ分周され、分周信号も周波
数比較回路３０５に入力される。
いて、差動レシーバー３０４により、参照クロックＲＣ
Ｋに同期した受信信号Ｓ４が出力される。この信号は、
ローレベルのイネーブル信号ＥＮＢ２により動作状態に
設定されている周波数比較回路３０５に入力される。さ
らに、ＶＣＯ３０１により出力されたクロック信号ＬＣ
Ｋが分周器３０６により、Ｎ分周され、分周信号も周波
数比較回路３０５に入力される。
【００４３】周波数比較回路３０５により、受信信号Ｓ
４のと分周器３０６の分周信号の周波数が比較され、比
較結果に応じて、発振制御信号Ｓ２が発生され、ループ
フィルタ３０２に出力される。ループフィルタ３０２に
より、周波数比較回路３０５からの発振制御信号Ｓ２の
高域成分、ノイズなどが除去され、低域成分のみがＶＣ
Ｏ３０１に出力される。そして、ＶＣＯ３０１におい
て、ループフィルタ３０２からの発振制御信号に応じ
て、クロック信号ＬＣＫの周波数が制御される。
４のと分周器３０６の分周信号の周波数が比較され、比
較結果に応じて、発振制御信号Ｓ２が発生され、ループ
フィルタ３０２に出力される。ループフィルタ３０２に
より、周波数比較回路３０５からの発振制御信号Ｓ２の
高域成分、ノイズなどが除去され、低域成分のみがＶＣ
Ｏ３０１に出力される。そして、ＶＣＯ３０１におい
て、ループフィルタ３０２からの発振制御信号に応じ
て、クロック信号ＬＣＫの周波数が制御される。
【００４４】このような制御により、分周回路３０６か
らの分周信号と参照クロックＲＣＫの周波数が一致する
ようにＶＣＯ３０１の発振周波数が制御されるので、Ｖ
ＣＯ３０１により発生されたクロック信号ＬＣＫの周波
数は送信部１０に用いられている送信クロック信号ＴＣ
Ｋの周波数と一致する。
らの分周信号と参照クロックＲＣＫの周波数が一致する
ようにＶＣＯ３０１の発振周波数が制御されるので、Ｖ
ＣＯ３０１により発生されたクロック信号ＬＣＫの周波
数は送信部１０に用いられている送信クロック信号ＴＣ
Ｋの周波数と一致する。
【００４５】周波数が一致すると、位相比較回路３０３
に設けられているロック検出器３１２により、ローレベ
ルのロック検出信号Ｓ３が生成され、タイマー回路３０
７に出力される。これに応じて、タイマー回路３０７に
よりローレベルの同期制御信号Ｓ５が出力されるので、
同相ドライバー３０９による同相信号の発生が停止され
る。これにより、送信部１０の同相電圧検出回路１０６
により、ローレベルの検出信号が出力され、コンパレー
タ１０５により、ローレベルの選択制御信号が発生さ
れ、セレクタ１０２の選択信号端子Ｓに入力される。こ
の結果、セレクタ１０２により、伝送線２０への出力信
号は、参照クロック信号ＲＣＫから送信データＳＤＡＴ
に切り換えられる。
に設けられているロック検出器３１２により、ローレベ
ルのロック検出信号Ｓ３が生成され、タイマー回路３０
７に出力される。これに応じて、タイマー回路３０７に
よりローレベルの同期制御信号Ｓ５が出力されるので、
同相ドライバー３０９による同相信号の発生が停止され
る。これにより、送信部１０の同相電圧検出回路１０６
により、ローレベルの検出信号が出力され、コンパレー
タ１０５により、ローレベルの選択制御信号が発生さ
れ、セレクタ１０２の選択信号端子Ｓに入力される。こ
の結果、セレクタ１０２により、伝送線２０への出力信
号は、参照クロック信号ＲＣＫから送信データＳＤＡＴ
に切り換えられる。
【００４６】受信部３０のクロック再生回路３００にお
いて、差動ドライバー３０８により、ローレベルのイネ
ーブル信号ＥＮＢ１およびハイレベルのイネーブル信号
ＥＮＢ２が発生され、それぞれ位相比較回路３０３およ
び周波数比較回路３０５に出力される。これにより、周
波数比較回路３０５は非動作状態に切り換えられ、位相
比較回路３０３は動作状態に切り換えられる。
いて、差動ドライバー３０８により、ローレベルのイネ
ーブル信号ＥＮＢ１およびハイレベルのイネーブル信号
ＥＮＢ２が発生され、それぞれ位相比較回路３０３およ
び周波数比較回路３０５に出力される。これにより、周
波数比較回路３０５は非動作状態に切り換えられ、位相
比較回路３０３は動作状態に切り換えられる。
【００４７】即ち、ＶＣＯ３０１により生成されたクロ
ック信号ＬＣＫの周波数が送信部１０に用いられている
送信クロック信号ＴＣＫの周波数と一致したとき、位相
比較回路３０３、ループフィルタ３０２およびＶＣＯ３
０１により構成されたＰＬＬ回路が動作し、ＶＣＯ３０
１により生成されたクロック信号ＬＣＫの位相は差動ド
ライバー３０４から出力された受信信号Ｓ４の位相と一
致するように制御が行われる。
ック信号ＬＣＫの周波数が送信部１０に用いられている
送信クロック信号ＴＣＫの周波数と一致したとき、位相
比較回路３０３、ループフィルタ３０２およびＶＣＯ３
０１により構成されたＰＬＬ回路が動作し、ＶＣＯ３０
１により生成されたクロック信号ＬＣＫの位相は差動ド
ライバー３０４から出力された受信信号Ｓ４の位相と一
致するように制御が行われる。
【００４８】そして、フリップフロップ３１０により、
ＶＣＯ３０１により生成されたクロック信号ＬＣＫのタ
イミングに応じて、伝送線２０から伝送されてきたデー
タＳＤＡＴが順次出力される。フリップフロップ３１０
の出力データＳＤＡＴが受信部３０にある直列／並列変
換回路により、例えば、ｎビットのデータに変換され、
出力される。
ＶＣＯ３０１により生成されたクロック信号ＬＣＫのタ
イミングに応じて、伝送線２０から伝送されてきたデー
タＳＤＡＴが順次出力される。フリップフロップ３１０
の出力データＳＤＡＴが受信部３０にある直列／並列変
換回路により、例えば、ｎビットのデータに変換され、
出力される。
【００４９】上述した動作により、送信部１０から送信
されたデータが受信部３０により正確に受信される。初
期化の時または通常データ伝送中にノイズなどの原因
で、受信部３０のクロック信号ＬＣＫの周波数が送信部
１０に用いられている送信クロック信号ＴＣＫの周波数
とずれたとき、クロック再生回路３００により、参照ク
ロック信号ＲＣＫの送信を要求する同相信号が伝送線２
０に出力される。送信部１０の出力回路１００におい
て、同相信号である参照クロック要求信号が検出され、
それに応じて、送信信号が参照クロック信号ＲＣＫに切
り換えられ、伝送線２０に出力される。
されたデータが受信部３０により正確に受信される。初
期化の時または通常データ伝送中にノイズなどの原因
で、受信部３０のクロック信号ＬＣＫの周波数が送信部
１０に用いられている送信クロック信号ＴＣＫの周波数
とずれたとき、クロック再生回路３００により、参照ク
ロック信号ＲＣＫの送信を要求する同相信号が伝送線２
０に出力される。送信部１０の出力回路１００におい
て、同相信号である参照クロック要求信号が検出され、
それに応じて、送信信号が参照クロック信号ＲＣＫに切
り換えられ、伝送線２０に出力される。
【００５０】受信部３０において、周波数比較回路３０
５、ループフィルタ３０２およびＶＣＯ３０１により構
成されたＰＬＬ回路により、分周器３０６の分周信号の
周波数と参照クロック信号ＲＣＫの周波数と一致するま
で発振周波数の制御が行われる。周波数が一致すると、
参照クロック要求信号の発生が停止し、送信部１０に送
信信号が通常の送信データに切り換えられると同時に、
クロック再生回路３００において、位相比較回路３０
３、ループフィルタ３０２およびＶＣＯ３０１により構
成されたＰＬＬ回路により、送信部１０に用いられてい
る送信クロック信号ＴＣＫと同周波数のクロック信号Ｌ
ＣＫが発生され、これに基づき伝送線２０により伝送さ
れてきたデータが受信される。
５、ループフィルタ３０２およびＶＣＯ３０１により構
成されたＰＬＬ回路により、分周器３０６の分周信号の
周波数と参照クロック信号ＲＣＫの周波数と一致するま
で発振周波数の制御が行われる。周波数が一致すると、
参照クロック要求信号の発生が停止し、送信部１０に送
信信号が通常の送信データに切り換えられると同時に、
クロック再生回路３００において、位相比較回路３０
３、ループフィルタ３０２およびＶＣＯ３０１により構
成されたＰＬＬ回路により、送信部１０に用いられてい
る送信クロック信号ＴＣＫと同周波数のクロック信号Ｌ
ＣＫが発生され、これに基づき伝送線２０により伝送さ
れてきたデータが受信される。
【００５１】以上説明したように、本実施形態によれ
ば、通常データ伝送時に出力回路のセレクタ１０２によ
り、送信データＳＤＡＴを選択して、差動ドライバー１
０４を介して、伝送線２０に出力し、クロック再生回路
３００の位相比較回路３０３により、ＶＣＯ３０１の生
成したクロック信号ＬＣＫの周波数と受信信号Ｓ４の周
波数が一致するようにクロック信号ＬＣＫの位相を制御
する。クロック信号ＬＣＫと受信信号Ｓ４の周波数がず
れているとき、それを示すロック検出信号Ｓ３により、
伝送線２０に同相の参照クロック要求信号を出力し、セ
レクタ１０２により、参照クロック信号ＲＣＫを選択し
て伝送線２０に出力し、周波数比較回路３０５により、
分周回路３０６の出力信号と参照クロック信号ＲＣＫの
周波数が一致するようにＶＣＯ３０１の生成クロック信
号ＬＣＫを制御するので、広範囲な転送レートに対応で
き、ＰＬＬ回路を素早く送信クロックにロックでき、伝
送媒体を増加する必要がなく、簡単な回路構成で有効な
クロック再生回路を実現できる。
ば、通常データ伝送時に出力回路のセレクタ１０２によ
り、送信データＳＤＡＴを選択して、差動ドライバー１
０４を介して、伝送線２０に出力し、クロック再生回路
３００の位相比較回路３０３により、ＶＣＯ３０１の生
成したクロック信号ＬＣＫの周波数と受信信号Ｓ４の周
波数が一致するようにクロック信号ＬＣＫの位相を制御
する。クロック信号ＬＣＫと受信信号Ｓ４の周波数がず
れているとき、それを示すロック検出信号Ｓ３により、
伝送線２０に同相の参照クロック要求信号を出力し、セ
レクタ１０２により、参照クロック信号ＲＣＫを選択し
て伝送線２０に出力し、周波数比較回路３０５により、
分周回路３０６の出力信号と参照クロック信号ＲＣＫの
周波数が一致するようにＶＣＯ３０１の生成クロック信
号ＬＣＫを制御するので、広範囲な転送レートに対応で
き、ＰＬＬ回路を素早く送信クロックにロックでき、伝
送媒体を増加する必要がなく、簡単な回路構成で有効な
クロック再生回路を実現できる。
【００５２】第２実施形態 図３は本発明に係るデータ伝送装置の第２の実施形態を
示す回路図である。本実施形態と図１に示す本発明の第
１の実施形態と較べると、受信部１０のクロック再生回
路３００ａにおける差動レシーバー３０４の入力側が異
なることが分かる。それ以外の部分は、本実施形態と図
１に示す第１の実施形態と同じであるので、図３には、
回路の同様な構成部分に同様な符号を付して表記する。
示す回路図である。本実施形態と図１に示す本発明の第
１の実施形態と較べると、受信部１０のクロック再生回
路３００ａにおける差動レシーバー３０４の入力側が異
なることが分かる。それ以外の部分は、本実施形態と図
１に示す第１の実施形態と同じであるので、図３には、
回路の同様な構成部分に同様な符号を付して表記する。
【００５３】図３に示すように、差動レシーバー３０４
の同相入力端子と伝送線２０の一方の信号線との間に、
キャパシタＣ１が接続され、反転入力端子と伝送線２０
の他方の信号線との間に、キャパシタＣ２が接続されて
いる。さらに、差動レシーバー３０４の入力端子に、バ
イアス回路３１３が接続されている。バイアス回路３１
３は、差動レシーバー３０４にバイアス電圧を供給し、
差動レシーバー３０４の動作点を設定する。
の同相入力端子と伝送線２０の一方の信号線との間に、
キャパシタＣ１が接続され、反転入力端子と伝送線２０
の他方の信号線との間に、キャパシタＣ２が接続されて
いる。さらに、差動レシーバー３０４の入力端子に、バ
イアス回路３１３が接続されている。バイアス回路３１
３は、差動レシーバー３０４にバイアス電圧を供給し、
差動レシーバー３０４の動作点を設定する。
【００５４】通常データ伝送時に、伝送線２０に送信デ
ータに応じた差動信号が高速に伝送され、データ伝送レ
ートは、例えば、１００ＭＨｚ〜２ＧＨｚである。受信
部３０において、クロック再生回路３００ａにより生成
されたクロック信号ＬＣＫの周波数が送信クロック信号
ＴＣＫの周波数からずれているとき、伝送線２０に、送
信部１０に参照クロック信号ＲＣＫの送信を要求する同
相信号が伝送され、この同相信号が一定時間に一定のレ
ベルに保持されている信号であり、直流信号と見なせ
る。キャパシタＣ１およびＣ２により、差動レシーバー
３０４と伝送線２０は直流分離され、伝送線２０から伝
送されてきた送信データに基づく交流成分のみがキャパ
シタＣ１，Ｃ２を介して、差動レシーバー３０４に結合
される。また、伝送線２０に、同相な参照クロック要求
信号が入力されているとき、キャパシタＣ１，Ｃ２によ
り、これが遮断され、差動レシーバー３０４に入力され
ない。
ータに応じた差動信号が高速に伝送され、データ伝送レ
ートは、例えば、１００ＭＨｚ〜２ＧＨｚである。受信
部３０において、クロック再生回路３００ａにより生成
されたクロック信号ＬＣＫの周波数が送信クロック信号
ＴＣＫの周波数からずれているとき、伝送線２０に、送
信部１０に参照クロック信号ＲＣＫの送信を要求する同
相信号が伝送され、この同相信号が一定時間に一定のレ
ベルに保持されている信号であり、直流信号と見なせ
る。キャパシタＣ１およびＣ２により、差動レシーバー
３０４と伝送線２０は直流分離され、伝送線２０から伝
送されてきた送信データに基づく交流成分のみがキャパ
シタＣ１，Ｃ２を介して、差動レシーバー３０４に結合
される。また、伝送線２０に、同相な参照クロック要求
信号が入力されているとき、キャパシタＣ１，Ｃ２によ
り、これが遮断され、差動レシーバー３０４に入力され
ない。
【００５５】このように、キャパシタＣ１およびＣ２に
より伝送線２０の送信データに応じた差動信号のみが差
動レシーバー３０４に入力され、参照クロック要求信号
などの直流成分が遮断される。例えば、長い伝送線２０
を用いてデータを伝送する場合、送信部１０と受信部３
０は、それぞれ独立した電源により駆動されるが、受信
部３０の差動レシーバー３０４は、バイアス回路３１３
により、差動レシーバー３０４に与えられた電源電圧に
応じた最適な動作点にバイアスされる。
より伝送線２０の送信データに応じた差動信号のみが差
動レシーバー３０４に入力され、参照クロック要求信号
などの直流成分が遮断される。例えば、長い伝送線２０
を用いてデータを伝送する場合、送信部１０と受信部３
０は、それぞれ独立した電源により駆動されるが、受信
部３０の差動レシーバー３０４は、バイアス回路３１３
により、差動レシーバー３０４に与えられた電源電圧に
応じた最適な動作点にバイアスされる。
【００５６】以上説明したように、本実施形態によれ
ば、受信部３０において、差動レシーバー３０４の入力
端子と伝送線２０との間に、交流結合用キャパシタＣ
１，Ｃ２を設けて、送信データに基づく高速な差動信号
のみが差動レシーバー３０４に入力され、直流成分が遮
断されるので、送信部１０および受信部３０は別々の電
源により駆動され、差動レシーバー３０４はバイアス回
路３１３により、最適な動作点を設定できる。
ば、受信部３０において、差動レシーバー３０４の入力
端子と伝送線２０との間に、交流結合用キャパシタＣ
１，Ｃ２を設けて、送信データに基づく高速な差動信号
のみが差動レシーバー３０４に入力され、直流成分が遮
断されるので、送信部１０および受信部３０は別々の電
源により駆動され、差動レシーバー３０４はバイアス回
路３１３により、最適な動作点を設定できる。
【００５７】なお、以上説明した第１、第２の実施形態
において、受信部のクロック再生回路３００，３００ａ
にある周波数比較回路３０５に代えて、周波数位相比較
回路を用いてもよい。
において、受信部のクロック再生回路３００，３００ａ
にある周波数比較回路３０５に代えて、周波数位相比較
回路を用いてもよい。
【００５８】
【発明の効果】以上説明したように、本発明のデータ伝
送装置によれば、回路構成の簡単化および伝送線の省ス
ペース化を図れ、広範囲なデータ伝送レートに対応で
き、簡単な回路構成で高速なデータ伝送および参照クロ
ック要求信号の伝送を実現できる利点がある。
送装置によれば、回路構成の簡単化および伝送線の省ス
ペース化を図れ、広範囲なデータ伝送レートに対応で
き、簡単な回路構成で高速なデータ伝送および参照クロ
ック要求信号の伝送を実現できる利点がある。
【図１】本発明に係るデータ伝送装置の第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】位相比較回路の一構成例を示す回路図である。
【図３】本発明に係るデータ伝送装置の第２の実施形態
を示す回路図である。
を示す回路図である。
【図４】一般的なシリアルデータ伝送装置の構成を示す
回路図である。
回路図である。
１０…送信部、２０…伝送線、３０…受信部、１１…並
列／直列変換回路、１２…送信クロック生成回路、３１
…直列／並列変換回路、３２…クロック再生回路、１０
０…送信部の出力回路、１０１…フリップフロップ、１
０２…セレクタ、１０３…分周器、１０４…差動ドライ
バー、１０５…コンパレータ、１０６…同相電圧検出回
路、３００，３００ａ…クロック再生回路、３０１…電
圧制御発振器（ＶＣＯ）、３０２…ループフィルタ、３
０３…位相比較回路、３０４…差動レシーバー、３０５
…周波数比較回路、３０６…分周器、３０７…タイマー
回路、３０８…差動ドライバー、３０９…同相ドライバ
ー、３１０…フリップフロップ、３１１…位相比較器、
３１２…ロック検出器、３１３…バイアス回路、ＧＮＤ
…接地電位。
列／直列変換回路、１２…送信クロック生成回路、３１
…直列／並列変換回路、３２…クロック再生回路、１０
０…送信部の出力回路、１０１…フリップフロップ、１
０２…セレクタ、１０３…分周器、１０４…差動ドライ
バー、１０５…コンパレータ、１０６…同相電圧検出回
路、３００，３００ａ…クロック再生回路、３０１…電
圧制御発振器（ＶＣＯ）、３０２…ループフィルタ、３
０３…位相比較回路、３０４…差動レシーバー、３０５
…周波数比較回路、３０６…分周器、３０７…タイマー
回路、３０８…差動ドライバー、３０９…同相ドライバ
ー、３１０…フリップフロップ、３１１…位相比較器、
３１２…ロック検出器、３１３…バイアス回路、ＧＮＤ
…接地電位。
Claims (20)
- 【請求項１】伝送線を介して、送信クロック信号により
設定された伝送レートで送信部から受信部に送信データ
を伝送し、受信部において受信信号に基づき受信用クロ
ック信号を再生し、上記送信データを受信するデータ伝
送装置であって、 上記伝送線は、一対の信号線からなり、 上記送信部は、上記送信データを対をなす差動信号に変
換して、上記伝送線に出力し、上記伝送線を伝送された
受信部からの要求信号を受けたときには、上記送信デー
タに代えて、参照クロック信号を上記伝送線に出力する
出力回路を有し、 上記受信部は、上記伝送線を伝送された上記参照クロッ
ク信号もしくは送信データに応じて、クロック信号を生
成するクロック再生回路と、上記クロック再生回路によ
り生成されたクロック信号の周波数が上記伝送線の信号
周波数と異なるとき、上記伝送線に上記要求信号を同相
信号として出力する要求信号出力回路とを有するデータ
伝送装置。 - 【請求項２】上記送信部の出力回路は、上記伝送線に伝
送された信号に応じて、選択制御信号を発生する検出回
路と、 上記選択制御信号に応じて、上記送信データと上記参照
クロック信号の何れかを選択する選択回路とを有する請
求項１記載のデータ伝送装置。 - 【請求項３】上記検出回路は、上記伝送線に同相信号が
伝送されていないとき、上記選択回路に上記送信データ
を選択して出力させ、上記伝送線に同相信号が伝送され
ているとき、上記選択回路に上記参照クロック信号を選
択して出力させる上記選択制御信号を出力する請求項２
記載のデータ伝送装置。 - 【請求項４】上記選択回路の出力側に、選択した信号を
差動信号に変換して上記伝送線に出力する差動駆動回路
を有する請求項２記載のデータ伝送装置。 - 【請求項５】上記送信部に、上記送信データを上記送信
クロック信号によって設定されたタイミングで順次に上
記選択回路に出力するデータ出力回路を有する請求項１
記載のデータ伝送装置。 - 【請求項６】上記送信部に、上記送信クロック信号を分
周して、上記参照クロック信号を生成する分周回路を有
する請求項１記載のデータ伝送装置。 - 【請求項７】上記クロック再生回路に、生成したクロッ
ク信号を分周する第２の分周回路を有する請求項１記載
のデータ伝送装置。 - 【請求項８】上記第２の分周回路の分周比は、上記送信
部の分周回路の分周比と同じである請求項７のデータ伝
送装置。 - 【請求項９】上記受信部に、上記伝送線を伝送された差
動信号に応じて、受信信号を出力する差動受信回路を有
する請求項１記載のデータ伝送装置。 - 【請求項１０】上記差動受信回路の入力端子と上記伝送
線との間に、直流成分を遮断し、上記送信データの差動
信号に基づく交流信号を通過させるキャパシタを有する
請求項９記載のデータ伝送装置。 - 【請求項１１】上記差動受信回路の動作点を設定するバ
イアス回路を有する請求項９記載のデータ伝送装置。 - 【請求項１２】上記受信部における上記クロック再生回
路は、生成したクロック信号と上記受信信号の周波数の
ずれを検出するロック検出回路を有する請求項１記載の
データ伝送装置。 - 【請求項１３】上記ロック検出回路は、上記クロック再
生回路により生成したクロック信号と上記受信信号の周
波数が異なるとき、当該生成したクロック信号が非同期
であることを示す検出信号を出力する請求項１２記載の
データ伝送装置。 - 【請求項１４】上記ロック検出回路から、上記検出信号
を受けたとき、所定の時間幅を有する同期制御信号を出
力する同期制御回路を有する請求項１２記載のデータ伝
送装置。 - 【請求項１５】上記同期制御回路は、タイマーにより構
成されている請求項１４記載のデータ伝送装置。 - 【請求項１６】上記受信部に、上記同期制御信号を受け
て、上記伝送線に同相信号を出力する同相駆動回路を有
する請求項１４記載のデータ伝送装置。 - 【請求項１７】上記クロック再生回路は、位相比較器、
フィルタおよび電圧制御発振器からなるＰＬＬ回路によ
り構成されている請求項１記載のデータ伝送装置。 - 【請求項１８】上記同期制御信号を受けて、上記ＰＬＬ
回路を構成する上記位相比較器の動作を停止させる動作
制御回路を有する請求項１７記載のデータ伝送装置。 - 【請求項１９】上記クロック再生回路に、上記分周器か
らの分周信号と上記受信信号の周波数を比較し、比較結
果に応じて、上記電圧制御発振器の発振周波数を制御す
る信号を出力し、かつ、上記位相比較器が動作時に停止
状態に設定されている周波数比較器を有する請求項１記
載のデータ伝送装置。 - 【請求項２０】上記動作制御回路は、上記同期制御信号
を受けて、上記周波数比較器を停止状態から動作状態に
切り換える請求項１９記載のデータ伝送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30501296A JP3596196B2 (ja) | 1996-11-15 | 1996-11-15 | データ伝送装置 |
| TW086116338A TW351894B (en) | 1996-11-15 | 1997-11-04 | Digital signal link |
| US08/968,447 US6069927A (en) | 1996-11-15 | 1997-11-12 | Digital signal link |
| KR1019970060086A KR19980042440A (ko) | 1996-11-15 | 1997-11-14 | 디지탈신호링크 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30501296A JP3596196B2 (ja) | 1996-11-15 | 1996-11-15 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10145436A true JPH10145436A (ja) | 1998-05-29 |
| JP3596196B2 JP3596196B2 (ja) | 2004-12-02 |
Family
ID=17940034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30501296A Expired - Lifetime JP3596196B2 (ja) | 1996-11-15 | 1996-11-15 | データ伝送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6069927A (ja) |
| JP (1) | JP3596196B2 (ja) |
| KR (1) | KR19980042440A (ja) |
| TW (1) | TW351894B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7519742B2 (en) | 2004-07-29 | 2009-04-14 | Kabushiki Kaisha Toshiba | Asynchronous serial data apparatus for transferring data between one transmitter and a plurality of shift registers, avoiding skew during transmission |
| JP2013187584A (ja) * | 2012-03-06 | 2013-09-19 | Sony Corp | データ受信回路、データ送信回路、データ送受信装置、データ伝送システムおよびデータ受信方法 |
| US9160394B2 (en) | 2012-02-01 | 2015-10-13 | Sony Corporation | Data reproduction circuit and data transmission device |
| JP2017200074A (ja) * | 2016-04-27 | 2017-11-02 | 日本電信電話株式会社 | ドライバ回路 |
| WO2017199603A1 (ja) * | 2016-05-17 | 2017-11-23 | ソニー株式会社 | 通信システムおよび送信装置 |
| KR20240021113A (ko) | 2022-08-09 | 2024-02-16 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 송수신 장치 및 쌍방향 통신 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3731313B2 (ja) * | 1997-09-19 | 2006-01-05 | ソニー株式会社 | クロック再生回路およびデータ伝送装置 |
| JPH11122636A (ja) * | 1997-10-09 | 1999-04-30 | Sony Corp | 映像信号伝送装置 |
| JP3173457B2 (ja) * | 1998-03-23 | 2001-06-04 | 日本電気株式会社 | データ通信装置 |
| US6931560B1 (en) * | 2001-08-02 | 2005-08-16 | Lsi Logic Corporation | Programmable transmit SCSI equalization |
| JP2004348464A (ja) * | 2003-05-22 | 2004-12-09 | Hitachi Ltd | ストレージ装置、及び通信信号の整形回路 |
| KR100512940B1 (ko) * | 2003-10-27 | 2005-09-07 | 삼성전자주식회사 | 데이터 전송 시스템 및 방법 |
| US7292637B2 (en) * | 2003-12-17 | 2007-11-06 | Rambus Inc. | Noise-tolerant signaling schemes supporting simplified timing and data recovery |
| KR100710437B1 (ko) * | 2004-04-16 | 2007-04-23 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 송신 회로, 수신 회로 및 클락 추출 회로 및 데이터 전송방법 및 데이터 전송 시스템 |
| CN100573463C (zh) * | 2005-05-05 | 2009-12-23 | 赛普雷斯半导体公司 | 并行输入/输出自测试电路和方法 |
| JP2009088793A (ja) * | 2007-09-28 | 2009-04-23 | Fujitsu Ltd | 同期用システム、同期信号送信装置、クロック供給装置、及び同期方法 |
| TWI511552B (zh) * | 2012-05-17 | 2015-12-01 | Aten Int Co Ltd | 多媒體訊號傳輸系統、多媒體訊號切換裝置及多媒體訊號傳輸方法 |
| CN104135413B (zh) * | 2014-07-29 | 2017-06-13 | 北京航天自动控制研究所 | 一种适用于多点互联应用场合的高速串行总线采样系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4757521A (en) * | 1984-05-17 | 1988-07-12 | Tie/Communications, Inc. | Synchronization method and apparatus for a telephone switching system |
| CN86101893A (zh) * | 1985-02-28 | 1986-11-05 | 佳能株式会社 | 数据通信设备 |
| US5159465A (en) * | 1987-10-09 | 1992-10-27 | Ricoh Company, Ltd. | Facsimile machine having a transmission speed selective shiftdown function |
| KR960012921B1 (ko) * | 1993-10-06 | 1996-09-25 | 현대전자산업 주식회사 | 위상 록 루프 회로 |
-
1996
- 1996-11-15 JP JP30501296A patent/JP3596196B2/ja not_active Expired - Lifetime
-
1997
- 1997-11-04 TW TW086116338A patent/TW351894B/zh not_active IP Right Cessation
- 1997-11-12 US US08/968,447 patent/US6069927A/en not_active Expired - Lifetime
- 1997-11-14 KR KR1019970060086A patent/KR19980042440A/ko not_active Withdrawn
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| US7519742B2 (en) | 2004-07-29 | 2009-04-14 | Kabushiki Kaisha Toshiba | Asynchronous serial data apparatus for transferring data between one transmitter and a plurality of shift registers, avoiding skew during transmission |
| US7958279B2 (en) | 2004-07-29 | 2011-06-07 | Kabushiki Kaisha Toshiba | Asynchronous serial data apparatus for transferring data between one transmitter and a plurality of shift registers, avoiding skew during transmission |
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| WO2017199603A1 (ja) * | 2016-05-17 | 2017-11-23 | ソニー株式会社 | 通信システムおよび送信装置 |
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| KR20240021113A (ko) | 2022-08-09 | 2024-02-16 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 송수신 장치 및 쌍방향 통신 시스템 |
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Also Published As
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| KR19980042440A (ko) | 1998-08-17 |
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