JPH10148660A - パターン発生器のループシーケンサ - Google Patents
パターン発生器のループシーケンサInfo
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- JPH10148660A JPH10148660A JP8309296A JP30929696A JPH10148660A JP H10148660 A JPH10148660 A JP H10148660A JP 8309296 A JP8309296 A JP 8309296A JP 30929696 A JP30929696 A JP 30929696A JP H10148660 A JPH10148660 A JP H10148660A
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000012360 testing method Methods 0.000 abstract description 19
- 230000009191 jumping Effects 0.000 abstract 1
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- 102100025677 Alkaline phosphatase, germ cell type Human genes 0.000 description 5
- 101000574440 Homo sapiens Alkaline phosphatase, germ cell type Proteins 0.000 description 5
- 238000000034 method Methods 0.000 description 3
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- 238000010998 test method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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-
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- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 低速デバイスを使用してコスト低減を図る。
【解決手段】 ループステップ数から制御されるループ
カウンタとループバッファレジスタとの一致回路を有
し、オプションＰＧからの試験パターンの最後のサイク
ルを示すLOOPEXITから制御される制御回路からｎ相のシ
ーケンスを発生するシーケンサ・マスタを備える。その
シーケンサ・マスタによりｎ相のシーケンサ・スレーブ
を制御する。各相のスレーブ側にはスタートアドレスレ
シズタ、ジャンプ先アドレスを生成、格納するレジス
タ、次のループのスタートアドレスを演算し、格納する
レジスタ、これらのレジスタのデータによりロード或い
はインクリメント動作する上位アドレスカウンタと下位
アドレスレジスタを備える。これらの発生アドレスによ
りデータセレクトメモリをアクセスする。
カウンタとループバッファレジスタとの一致回路を有
し、オプションＰＧからの試験パターンの最後のサイク
ルを示すLOOPEXITから制御される制御回路からｎ相のシ
ーケンスを発生するシーケンサ・マスタを備える。その
シーケンサ・マスタによりｎ相のシーケンサ・スレーブ
を制御する。各相のスレーブ側にはスタートアドレスレ
シズタ、ジャンプ先アドレスを生成、格納するレジス
タ、次のループのスタートアドレスを演算し、格納する
レジスタ、これらのレジスタのデータによりロード或い
はインクリメント動作する上位アドレスカウンタと下位
アドレスレジスタを備える。これらの発生アドレスによ
りデータセレクトメモリをアクセスする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣ試験装置の
パターン発生器のループシーケンサに関する。
パターン発生器のループシーケンサに関する。
【０００２】
（従来例１）従来のこの種のパターン発生器（以下ＰＧ
と言う）１は図７に示すように、シーケンシャルＰＧ
（ＳＱＰＧ）２、オプションＰＧ（例えばアルゴリズミ
ックＰＧ；ＡＬＰＧ）３、ピン方向パターンセレクタ
４、オア回路５等で構成される。シーケンシャルＰＧ２
は試験パターンをバッファメモリ（パターンメモリ）９
に記憶しておき、バッファの内容を高速に出力して試験
パターンとする方式のＰＧであり、ロジックテストに用
いられる。一方、オプションＰＧ３はＩＣの試験パター
ンを内蔵のパターン発生演算回路（演算機能を持ったレ
ジスタ）１１を用いて、演算でパターンを発生させるＰ
Ｇである。
と言う）１は図７に示すように、シーケンシャルＰＧ
（ＳＱＰＧ）２、オプションＰＧ（例えばアルゴリズミ
ックＰＧ；ＡＬＰＧ）３、ピン方向パターンセレクタ
４、オア回路５等で構成される。シーケンシャルＰＧ２
は試験パターンをバッファメモリ（パターンメモリ）９
に記憶しておき、バッファの内容を高速に出力して試験
パターンとする方式のＰＧであり、ロジックテストに用
いられる。一方、オプションＰＧ３はＩＣの試験パター
ンを内蔵のパターン発生演算回路（演算機能を持ったレ
ジスタ）１１を用いて、演算でパターンを発生させるＰ
Ｇである。
【０００３】従来のＰＧ１では主ＰＧ２のインストラク
ションメモリ８、パターンメモリ９及びオプションＰＧ
３のインストラクションメモリ１０に同一のアドレスＡ
Ｄを与える方式であるため、オプションＰＧ３のパター
ン発生プログラムを全体のシーケンスとして捉える必要
がある。オプションＰＧ３がメモリ試験用のＡＬＰＧで
ある場合、マーチング試験パターンやギャロッピング試
験パターンなど、試験方法により決まったパターンがあ
り、被試験メモリのピンが図８Ａに示すように直接デバ
イスピンＰａ，Ｐｄｉ，Ｐｃ，Ｐｄｏに接続されている
場合はそのままでよいが、図８Ｂに示すようにデバイス
ピンＰｉ，Ｐｏとメモリ１７との間に何らかのインタフ
ェース回路１８，１９，２０，２１が入っていた場合、
そのインタフェース部を含めたパターンをプログラミン
グする必要がある。 （従来例２）被試験デバイス（以下ＤＵＴと言う）の内
部に存在するメモリ（図８Ｂ）などを個別にテストする
場合、その試験パターンは専用パターン発生器であるオ
プションＰＧ（例えばＡＬＰＧ）３からのパターンを加
工して、ＤＵＴ内のインタフェース回路に合ったパター
ンを発生する必要がある。その試験パターンはＤＵＴに
よって決まったシーケンスで入力される。そのシーケン
スに合わせてＡＬＰＧ３で発生したパターンを加工する
ために図９の例では、ループシーケンサ２２とデータセ
レクトメモリ２５とセレクタ２６とを図７の装置に追加
している。
ションメモリ８、パターンメモリ９及びオプションＰＧ
３のインストラクションメモリ１０に同一のアドレスＡ
Ｄを与える方式であるため、オプションＰＧ３のパター
ン発生プログラムを全体のシーケンスとして捉える必要
がある。オプションＰＧ３がメモリ試験用のＡＬＰＧで
ある場合、マーチング試験パターンやギャロッピング試
験パターンなど、試験方法により決まったパターンがあ
り、被試験メモリのピンが図８Ａに示すように直接デバ
イスピンＰａ，Ｐｄｉ，Ｐｃ，Ｐｄｏに接続されている
場合はそのままでよいが、図８Ｂに示すようにデバイス
ピンＰｉ，Ｐｏとメモリ１７との間に何らかのインタフ
ェース回路１８，１９，２０，２１が入っていた場合、
そのインタフェース部を含めたパターンをプログラミン
グする必要がある。 （従来例２）被試験デバイス（以下ＤＵＴと言う）の内
部に存在するメモリ（図８Ｂ）などを個別にテストする
場合、その試験パターンは専用パターン発生器であるオ
プションＰＧ（例えばＡＬＰＧ）３からのパターンを加
工して、ＤＵＴ内のインタフェース回路に合ったパター
ンを発生する必要がある。その試験パターンはＤＵＴに
よって決まったシーケンスで入力される。そのシーケン
スに合わせてＡＬＰＧ３で発生したパターンを加工する
ために図９の例では、ループシーケンサ２２とデータセ
レクトメモリ２５とセレクタ２６とを図７の装置に追加
している。
【０００４】ＡＬＰＧ３の各サイクルの試験パターンを
決まったシーケンスによって分解する動作はＡＬＰＧ３
のパターンが全て終了するまで繰り返される。この一連
の繰り返しをループと呼ぶ。ＡＬＰＧ３の各サイクル
（各ループ）の試験パターンを幾つに分解するかを示す
数をステップ数と言う。データセレクトメモリ２５には
オプションＰＧ３から発生される試験パターンをループ
シーケンスのサイクル毎にリアルタイムに選択するセレ
クト信号が格納され、そのアドレスがループシーケンサ
２２から与えられる。
決まったシーケンスによって分解する動作はＡＬＰＧ３
のパターンが全て終了するまで繰り返される。この一連
の繰り返しをループと呼ぶ。ＡＬＰＧ３の各サイクル
（各ループ）の試験パターンを幾つに分解するかを示す
数をステップ数と言う。データセレクトメモリ２５には
オプションＰＧ３から発生される試験パターンをループ
シーケンスのサイクル毎にリアルタイムに選択するセレ
クト信号が格納され、そのアドレスがループシーケンサ
２２から与えられる。
【０００５】
【発明が解決しようとする課題】メモリＩＣ等を高速で
試験する場合、図９のオプションＰＧ３からセレクタ２
６に入力されるパターンデータも高速となり、それに合
わせてデータセレクトメモリ２５からセレクト信号を高
速でセレクタに与えなければならない。そのためループ
シーケンサ２２からデータセレクトメモリ２５に与える
アドレス信号も高速でなければならない。このようにア
ドレス信号を高速で発生する従来のループシーケンサ
は、ＩＣをはじめとして高速で、高価なデバイスで構成
されており、そのため装置のコストが高くなる問題があ
った。
試験する場合、図９のオプションＰＧ３からセレクタ２
６に入力されるパターンデータも高速となり、それに合
わせてデータセレクトメモリ２５からセレクト信号を高
速でセレクタに与えなければならない。そのためループ
シーケンサ２２からデータセレクトメモリ２５に与える
アドレス信号も高速でなければならない。このようにア
ドレス信号を高速で発生する従来のループシーケンサ
は、ＩＣをはじめとして高速で、高価なデバイスで構成
されており、そのため装置のコストが高くなる問題があ
った。
【０００６】この発明は、高速なアドレス信号を発生す
るループシーケンサの原価低減を図ることを目的として
いる。
るループシーケンサの原価低減を図ることを目的として
いる。
【０００７】
【課題を解決するための手段】この発明のループシーケ
ンサは、シーケンサ・マスタと、ｎ（２以上の整数）相
のシーケンサ・スレーブより構成される。シーケンサ・
マスタは、ループステップ数と制御ビットを格納してお
くループメモリと、そのループメモリのアドレスを与え
るアドレス・ポインタと、前記ループメモリよりループ
情報をロードし、ループシーケンスの条件を与えるルー
プバッファレジスタと、各ループを構成するサイクルを
発生するループカウンタと、そのループカウンタの出力
と前記ループバッファレジスタのループ・ステップ数情
報との一致を検出する一致検出回路と、その一致検出回
路の一致検出信号と、外部のオプションパターン発生器
からのループエクジット（LOOPEXIT）信号及び前記ルー
プバッファレジスタの制御ビットにより、前記アドレス
・ポインタ、ループカウンタ、ループバッファレジスタ
を制御するループ制御回路と、前記一致検出回路の一致
検出信号と、前記ループ制御回路の制御信号により、前
記ｎ相のシーケンサ・スレーブの制御信号を生成するス
レーブ制御回路とを具備する。
ンサは、シーケンサ・マスタと、ｎ（２以上の整数）相
のシーケンサ・スレーブより構成される。シーケンサ・
マスタは、ループステップ数と制御ビットを格納してお
くループメモリと、そのループメモリのアドレスを与え
るアドレス・ポインタと、前記ループメモリよりループ
情報をロードし、ループシーケンスの条件を与えるルー
プバッファレジスタと、各ループを構成するサイクルを
発生するループカウンタと、そのループカウンタの出力
と前記ループバッファレジスタのループ・ステップ数情
報との一致を検出する一致検出回路と、その一致検出回
路の一致検出信号と、外部のオプションパターン発生器
からのループエクジット（LOOPEXIT）信号及び前記ルー
プバッファレジスタの制御ビットにより、前記アドレス
・ポインタ、ループカウンタ、ループバッファレジスタ
を制御するループ制御回路と、前記一致検出回路の一致
検出信号と、前記ループ制御回路の制御信号により、前
記ｎ相のシーケンサ・スレーブの制御信号を生成するス
レーブ制御回路とを具備する。
【０００８】前記各相のシーケンサ・スレーブは、スタ
ートアドレスを格納するスタートアドレスレジスタと、
ジャンプ先アドレスを生成、格納するジャンプアドレス
レジスタと、次のループのスタートアドレスを演算し、
格納するネクストループスタートアドレスレジスタと、
前記シーケンサ・マスタのスレーブ制御回路の制御信号
により、ロード、インクリメント、ホールドの動作を行
い、外部のデータセレクトメモリのアドレスの上位ビッ
トを与える上位アドレスカウンタと、前記シーケンサ・
マスタのスレーブ制御回路の制御信号により、ロード、
ホールドの動作を行い、外部のデータセレクトメモリの
下位ビットを与える下位アドレスレジスタと、前記シー
ケンサ・マスタのスレーブ制御回路の制御信号により、
前記下位アドレスレジスタ、ジャンプアドレスレジス
タ、ネクストループスタートアドレスレジスタにロード
信号を与えると共に、前記上位アドレスカウンタを制御
する制御回路とを具備する。
ートアドレスを格納するスタートアドレスレジスタと、
ジャンプ先アドレスを生成、格納するジャンプアドレス
レジスタと、次のループのスタートアドレスを演算し、
格納するネクストループスタートアドレスレジスタと、
前記シーケンサ・マスタのスレーブ制御回路の制御信号
により、ロード、インクリメント、ホールドの動作を行
い、外部のデータセレクトメモリのアドレスの上位ビッ
トを与える上位アドレスカウンタと、前記シーケンサ・
マスタのスレーブ制御回路の制御信号により、ロード、
ホールドの動作を行い、外部のデータセレクトメモリの
下位ビットを与える下位アドレスレジスタと、前記シー
ケンサ・マスタのスレーブ制御回路の制御信号により、
前記下位アドレスレジスタ、ジャンプアドレスレジス
タ、ネクストループスタートアドレスレジスタにロード
信号を与えると共に、前記上位アドレスカウンタを制御
する制御回路とを具備する。
【０００９】
【発明の実施の形態】図１乃至図３の実施例を参照して
発明の実施の形態を説明する。これらの図には図７、図
９と対応する部分に同じ符号を付けてある。 （ａ）符号の説明 （３）このシーケンサにより発生パターンの加工を行う
ための、元のパターン発生を行い、パターンの発生の終
了を示す制御信号となるLOOPEXITを備えたパターン発生
器（オプションＰＧ）。 （２３）シーケンサ・マスタで、以下の（３１）〜（３
８）を備える。 （２４）シーケンサ・スレーブで、以下の（４１）〜
（５２）を備える。 （２５）（４２），（４３）により与えられるアドレス
により、各ループステップ毎にセレクトデータ（制御デ
ータ）を格納するデータセレクトメモリ。格納するデー
タをスレーブの相数倍もつことにより、シーケンサ・ス
レーブの動作及びその制御を単純化することを可能とす
る。 （３１）シーケンサ・マスタによるループメモリの開始
アドレスを格納するレジスタ。 （３２）ループメモリのアドレスを示すアドレス・ポイ
ンタ。 （３３）シーケンス・マスタでの一つのシーケンスを発
生する毎に必要な情報として持つループステップ数と、
制御ビットを格納しておくループメモリ。制御ビットに
は、ループを抜ける際、次のループ情報によるシーケン
ス発生を行うか、現在のループ情報を保持し、同じシー
ケス発生を行うか、あるいは、すでに発生したループ情
報を再び取り出すかの制御を行うビットを持つ。すなわ
ち、アドレスポインタ３２のインクリメント、ホール
ド、ジャンプ及びループバッファ３５のロード、ホール
ドを行う。 （３４）各ループを構成するサイクルを発生するループ
カウンタ。 （３５）ループ情報をループメモリからロードし、ルー
プシーケンスの条件を与えるループバッファレジスタ。 （３６）ループカウンタとループバッファレジスタ３５
のループステップ数情報との一致検出を行う一致検出回
路。 （３７）一致検出回路３６により検出された一致信号
と、オプションＰＧ３からのLOOPEXIT制御信号及びルー
プバッファ３５の制御ビットにより、アドレスポインタ
３２、ループカウンタ３４、ループバッファレジスタ３
５の制御を行うループ制御回路。 （３８）一致検出回路３６により検出された一致信号
と、ループ制御回路３７により、分岐のタイミングを検
知した後、並列動作しながらループシーケンスを発生す
るシーケンサ・スレーブの制御信号を生成するスレーブ
制御回路。 （４１）スレーブ側の開始アドレスを格納するレジスタ
で、（３１）とは異なる値をとる。 （４２）メモリ２５の物理アドレスの上位ビットを与
え、シーケンサ・マスタ２３からの制御信号により、ロ
ード、インクリメント、ホールドの動作を行う上位アド
レスカウンタ。 （４３）メモリ２５の物理アドレスの下位ビットを与
え、シーケンサ・マスタ２３からの制御信号により、ロ
ード、ホールドの動作を行う下位アドレスレジスタ。ロ
ード・データはｎ相あるシーケンサ・スレーブ２４の発
生順序を意味するＡＤＤより得る。ＡＤＤのビット幅は
各相により異なる。 （４４）シーケンサ・マスタ２３からの制御信号ＪＭＰ
により、アドレスカウンタ４２にロードされるジャンプ
アドレスレジスタ。このレジスタはスタート時にスター
トアドレスレジスタ４１の内容をロードし、シーケンサ
・マスタ２３からの制御信号ＥＸＩＴにより、ネクスト
ループスタートアドレスレジスタ４５の内容をロードす
る。 （４５）シーケンサ・マスタ２３からの制御信号ＪＭＰ
により、アドレスカウンタ４２の値に１を加算した値、
すなわち、現在のループを終了した後に実行するシーケ
ンスの開始アドレスを生成し、格納しておくネクストル
ープスタートアドレスレジスタ。 （４６）ネクストループスタートアドレスを上位アドレ
スカウンタ４２から生成する加算器。 （４７）シーケンサ・マスタ２３からの制御信号ＪＭ
Ｐ，ＥＸＩＴにより、（４３）〜（４５）のレジスタに
ロード信号を与え、また、カウンタ４２の動作制御を行
う制御回路。 （ｂ）動作概要説明 １）予めスタートアドレスレジスタ３１、ループメモリ
３３、オプションＰＧ３、スタートアドレスレジスタ４
１、下位アドレスレジスタ４３、データセレクトメモリ
２５に必要なデータを書き込み、シーケンサの起動を待
つ。
発明の実施の形態を説明する。これらの図には図７、図
９と対応する部分に同じ符号を付けてある。 （ａ）符号の説明 （３）このシーケンサにより発生パターンの加工を行う
ための、元のパターン発生を行い、パターンの発生の終
了を示す制御信号となるLOOPEXITを備えたパターン発生
器（オプションＰＧ）。 （２３）シーケンサ・マスタで、以下の（３１）〜（３
８）を備える。 （２４）シーケンサ・スレーブで、以下の（４１）〜
（５２）を備える。 （２５）（４２），（４３）により与えられるアドレス
により、各ループステップ毎にセレクトデータ（制御デ
ータ）を格納するデータセレクトメモリ。格納するデー
タをスレーブの相数倍もつことにより、シーケンサ・ス
レーブの動作及びその制御を単純化することを可能とす
る。 （３１）シーケンサ・マスタによるループメモリの開始
アドレスを格納するレジスタ。 （３２）ループメモリのアドレスを示すアドレス・ポイ
ンタ。 （３３）シーケンス・マスタでの一つのシーケンスを発
生する毎に必要な情報として持つループステップ数と、
制御ビットを格納しておくループメモリ。制御ビットに
は、ループを抜ける際、次のループ情報によるシーケン
ス発生を行うか、現在のループ情報を保持し、同じシー
ケス発生を行うか、あるいは、すでに発生したループ情
報を再び取り出すかの制御を行うビットを持つ。すなわ
ち、アドレスポインタ３２のインクリメント、ホール
ド、ジャンプ及びループバッファ３５のロード、ホール
ドを行う。 （３４）各ループを構成するサイクルを発生するループ
カウンタ。 （３５）ループ情報をループメモリからロードし、ルー
プシーケンスの条件を与えるループバッファレジスタ。 （３６）ループカウンタとループバッファレジスタ３５
のループステップ数情報との一致検出を行う一致検出回
路。 （３７）一致検出回路３６により検出された一致信号
と、オプションＰＧ３からのLOOPEXIT制御信号及びルー
プバッファ３５の制御ビットにより、アドレスポインタ
３２、ループカウンタ３４、ループバッファレジスタ３
５の制御を行うループ制御回路。 （３８）一致検出回路３６により検出された一致信号
と、ループ制御回路３７により、分岐のタイミングを検
知した後、並列動作しながらループシーケンスを発生す
るシーケンサ・スレーブの制御信号を生成するスレーブ
制御回路。 （４１）スレーブ側の開始アドレスを格納するレジスタ
で、（３１）とは異なる値をとる。 （４２）メモリ２５の物理アドレスの上位ビットを与
え、シーケンサ・マスタ２３からの制御信号により、ロ
ード、インクリメント、ホールドの動作を行う上位アド
レスカウンタ。 （４３）メモリ２５の物理アドレスの下位ビットを与
え、シーケンサ・マスタ２３からの制御信号により、ロ
ード、ホールドの動作を行う下位アドレスレジスタ。ロ
ード・データはｎ相あるシーケンサ・スレーブ２４の発
生順序を意味するＡＤＤより得る。ＡＤＤのビット幅は
各相により異なる。 （４４）シーケンサ・マスタ２３からの制御信号ＪＭＰ
により、アドレスカウンタ４２にロードされるジャンプ
アドレスレジスタ。このレジスタはスタート時にスター
トアドレスレジスタ４１の内容をロードし、シーケンサ
・マスタ２３からの制御信号ＥＸＩＴにより、ネクスト
ループスタートアドレスレジスタ４５の内容をロードす
る。 （４５）シーケンサ・マスタ２３からの制御信号ＪＭＰ
により、アドレスカウンタ４２の値に１を加算した値、
すなわち、現在のループを終了した後に実行するシーケ
ンスの開始アドレスを生成し、格納しておくネクストル
ープスタートアドレスレジスタ。 （４６）ネクストループスタートアドレスを上位アドレ
スカウンタ４２から生成する加算器。 （４７）シーケンサ・マスタ２３からの制御信号ＪＭ
Ｐ，ＥＸＩＴにより、（４３）〜（４５）のレジスタに
ロード信号を与え、また、カウンタ４２の動作制御を行
う制御回路。 （ｂ）動作概要説明 １）予めスタートアドレスレジスタ３１、ループメモリ
３３、オプションＰＧ３、スタートアドレスレジスタ４
１、下位アドレスレジスタ４３、データセレクトメモリ
２５に必要なデータを書き込み、シーケンサの起動を待
つ。
【００１０】２）スタート信号により、シーケンサに起
動がかかると、スタートアドレスレジスタ３１の内容が
アドレスポインタ３２にロードされ、ループメモリ３３
からループ情報を読み出し、ループバッファレジスタ３
５に格納される。 ３）アドレスポインタ３２はループバッファレジスタ３
５がループ情報をロードするタイミングでインクリメン
トし、次のループ情報を用意する。
動がかかると、スタートアドレスレジスタ３１の内容が
アドレスポインタ３２にロードされ、ループメモリ３３
からループ情報を読み出し、ループバッファレジスタ３
５に格納される。 ３）アドレスポインタ３２はループバッファレジスタ３
５がループ情報をロードするタイミングでインクリメン
トし、次のループ情報を用意する。
【００１１】４）ループ情報がループバッファレジスタ
３５に格納されると、同じタイミングで、ループカウン
タ３４は動作クロックに同期して初期値０からカウント
を始める。 ５）ループカウンタ３４はループバッファレジスタ３５
のステップ数に一致するまでインクリメント動作を繰り
返す。
３５に格納されると、同じタイミングで、ループカウン
タ３４は動作クロックに同期して初期値０からカウント
を始める。 ５）ループカウンタ３４はループバッファレジスタ３５
のステップ数に一致するまでインクリメント動作を繰り
返す。
【００１２】６）ループカウンタ３４とループバッファ
レジスタ３５のステップ数が一致検出回路３６により一
致を検出すると、オプションＰＧ３からの制御信号LOOP
EXITが来ていない場合、ループカウンタ３４は一致を検
出した次のサイクルでゼロロードを行う。 ７）ループカウンタ３４とループバッファレジスタ３５
のステップ数が一致し、オプションＰＧ３からの制御信
号LOOPEXITが来るまで、ループカウンタ３４は５）〜
６）の動作を繰り返し、ループバッファレジスタ３５は
データを保持する。
レジスタ３５のステップ数が一致検出回路３６により一
致を検出すると、オプションＰＧ３からの制御信号LOOP
EXITが来ていない場合、ループカウンタ３４は一致を検
出した次のサイクルでゼロロードを行う。 ７）ループカウンタ３４とループバッファレジスタ３５
のステップ数が一致し、オプションＰＧ３からの制御信
号LOOPEXITが来るまで、ループカウンタ３４は５）〜
６）の動作を繰り返し、ループバッファレジスタ３５は
データを保持する。
【００１３】８）オプションＰＧ３からの制御信号LOOP
EXITが来、ループカウンタ３４とループバッファレジス
タ３５のステップ数が一致すると、ループバッファレジ
スタ３５は次のループ情報をロードするか、あるいは現
在の情報を保持するかを、このレジスタの制御ビットに
よりコントロールする。 ９）このレジスタの制御ビットが現在の情報を保持する
命令の場合、アドレスポインタ３２及びループバッファ
レジスタ３５はホールド状態となる。また、制御ビット
が次のループ情報を取り込む命令の場合、ループバッフ
ァレジスタ３５は次のループ情報をロードする。アドレ
スポインタ３２はインクリメントし、さらに次のループ
情報を準備する。
EXITが来、ループカウンタ３４とループバッファレジス
タ３５のステップ数が一致すると、ループバッファレジ
スタ３５は次のループ情報をロードするか、あるいは現
在の情報を保持するかを、このレジスタの制御ビットに
よりコントロールする。 ９）このレジスタの制御ビットが現在の情報を保持する
命令の場合、アドレスポインタ３２及びループバッファ
レジスタ３５はホールド状態となる。また、制御ビット
が次のループ情報を取り込む命令の場合、ループバッフ
ァレジスタ３５は次のループ情報をロードする。アドレ
スポインタ３２はインクリメントし、さらに次のループ
情報を準備する。
【００１４】10）ループカウンタ３４は制御ビットに依
らず、ループ情報がループバッファレジスタ３５に格納
されると同じタイミングで、０をロードし、カウントを
始める。 11）動作クロックが終わるまで、４）〜１０）の動作が
繰り返される。 12）シーケンサ・スレーブ２４は制御信号としてＪＭ
Ｐ，ＥＸＩＴ，ＡＤＤｎを必要とする。ＪＭＰによりア
ドレスカウンタ４２にそのループの開始アドレスをロー
ドする。ＥＸＩＴによりアドレスカウンタ４２にその次
のループの開始アドレスをロードする。ＡＤＤｎはその
次のループの順番として与えられる。これらの信号は、
マスタ側のループ発生によって制御される事により、マ
スタ、スレーブ共に同一のループシーケンスを発生する
事ができる。
らず、ループ情報がループバッファレジスタ３５に格納
されると同じタイミングで、０をロードし、カウントを
始める。 11）動作クロックが終わるまで、４）〜１０）の動作が
繰り返される。 12）シーケンサ・スレーブ２４は制御信号としてＪＭ
Ｐ，ＥＸＩＴ，ＡＤＤｎを必要とする。ＪＭＰによりア
ドレスカウンタ４２にそのループの開始アドレスをロー
ドする。ＥＸＩＴによりアドレスカウンタ４２にその次
のループの開始アドレスをロードする。ＡＤＤｎはその
次のループの順番として与えられる。これらの信号は、
マスタ側のループ発生によって制御される事により、マ
スタ、スレーブ共に同一のループシーケンスを発生する
事ができる。
【００１５】13）シーケンサ・マスタ２３は一致検出回
路３６により検出された一致信号をカウントし、そのカ
ウント値がスレーブ側の相数ｎと一致した時からｎサイ
クルさかのぼり、ｎサイクル分ＪＭＰ信号を出力する。 14）また、ＥＸＩＴ信号はLOOPEXITと一致検出回路３６
により検出された一致信号との論理積により生ずる信号
のサイクルからｎサイクルさかのぼり、ｎサイクル分Ｅ
ＸＩＴ信号を出力する。さらに、ＡＤＤ信号はＥＸＩＴ
信号の発生する最初のサイクルを０とし、ｎ−１までｎ
サイクルカウント・アップした値をもつ。
路３６により検出された一致信号をカウントし、そのカ
ウント値がスレーブ側の相数ｎと一致した時からｎサイ
クルさかのぼり、ｎサイクル分ＪＭＰ信号を出力する。 14）また、ＥＸＩＴ信号はLOOPEXITと一致検出回路３６
により検出された一致信号との論理積により生ずる信号
のサイクルからｎサイクルさかのぼり、ｎサイクル分Ｅ
ＸＩＴ信号を出力する。さらに、ＡＤＤ信号はＥＸＩＴ
信号の発生する最初のサイクルを０とし、ｎ−１までｎ
サイクルカウント・アップした値をもつ。
【００１６】15）１３）、１４）で発生した信号はｎ相
に分解され、スレーブ側に与えられる。 16）シーケンサ・スレーブ２４もマスタ側と同様にスタ
ート信号により、スタートアドレスレジスタ４１の開始
アドレスをアドレスカウンタ４２に格納する。 17）シーケンサ・マスタ２３からの動作クロックに同期
してアドレスカウンタ４２は開始アドレスからカウント
する。
に分解され、スレーブ側に与えられる。 16）シーケンサ・スレーブ２４もマスタ側と同様にスタ
ート信号により、スタートアドレスレジスタ４１の開始
アドレスをアドレスカウンタ４２に格納する。 17）シーケンサ・マスタ２３からの動作クロックに同期
してアドレスカウンタ４２は開始アドレスからカウント
する。
【００１７】18）メモリ２５に与えられるアドレスは、
アドレスカウンタ４２を上位ビットとし、下位アドレス
レジスタ４３とを合わせたものとなる。よって、メモリ
２５に与えられるアドレスは、アドレスカウンタ４２が
インクリメントするたびに、＋ｎ（ｎ相）されたアドレ
スが与えられる。 19）アドレスカウンタ４２がスタートアドレスをロード
するタイミングでジャンプアドレスレジスタ４４もスタ
ートアドレスレジスタ４１の内容を格納する。
アドレスカウンタ４２を上位ビットとし、下位アドレス
レジスタ４３とを合わせたものとなる。よって、メモリ
２５に与えられるアドレスは、アドレスカウンタ４２が
インクリメントするたびに、＋ｎ（ｎ相）されたアドレ
スが与えられる。 19）アドレスカウンタ４２がスタートアドレスをロード
するタイミングでジャンプアドレスレジスタ４４もスタ
ートアドレスレジスタ４１の内容を格納する。
【００１８】20）ＪＭＰ信号により、アドレスカウンタ
４２はジャンプアドレスレジスタ４４の値をロードし、
ループの開始アドレスにジャンプする。これにより、メ
モリ２５もループの開始番地のデータを読み出す。 21）上位アドレスカウンタ４２は制御信号がくるまでイ
ンクリメントする。 22）ＪＭＰ信号により、ネクストループスタートアドレ
スレジスタ４５に上位アドレスカウンタ４２のカウンタ
値に＋１した値、すなわち、次のループにおける開始ア
ドレスをロードする。
４２はジャンプアドレスレジスタ４４の値をロードし、
ループの開始アドレスにジャンプする。これにより、メ
モリ２５もループの開始番地のデータを読み出す。 21）上位アドレスカウンタ４２は制御信号がくるまでイ
ンクリメントする。 22）ＪＭＰ信号により、ネクストループスタートアドレ
スレジスタ４５に上位アドレスカウンタ４２のカウンタ
値に＋１した値、すなわち、次のループにおける開始ア
ドレスをロードする。
【００１９】23）ＥＸＩＴ信号により、アドレスカウン
タ４２はネクストループスタートアドレスレジスタ４５
の値をロードする。また、下位アドレスレジスタ４３に
はＡＤＤの値、すなわち次のループの開始アドレスの順
番を与える。 （ｃ）上位アドレス及び下位アドレスとデータセレクト
メモリの動作 ステップ数が３で相数ｎ＝４の場合を例として説明す
る。
タ４２はネクストループスタートアドレスレジスタ４５
の値をロードする。また、下位アドレスレジスタ４３に
はＡＤＤの値、すなわち次のループの開始アドレスの順
番を与える。 （ｃ）上位アドレス及び下位アドレスとデータセレクト
メモリの動作 ステップ数が３で相数ｎ＝４の場合を例として説明す
る。
【００２０】データセレクトメモリ２５には図４の様に
データを格納する。ここで、上位ビットアドレスを１０
ｂｉｔとし、下位ビットアドレスを２ｂｉｔ（４相で動
作させる為に必要な数）とし、メモリアドレスは１２ｂ
ｉｔで構成される。各相で各々アクセスするメモリアド
レスとその格納データは図５の様になる。各サイクルは
相順にパターンを発生するものとすると、３サイクルご
とにメモリアドレスは０番地から１１番地までを示し、
その発生データは３ステップで構成されるパターンを４
回繰り返す。また、これを相別の動作として見ると、上
位ビットアドレスは各サイクル毎にインクリメントし、
ループのステップ数と一致した時に初期値（スタート
値）に戻る動作を繰り返す。さらに、下位ビットアドレ
スは相順として与えられる。
データを格納する。ここで、上位ビットアドレスを１０
ｂｉｔとし、下位ビットアドレスを２ｂｉｔ（４相で動
作させる為に必要な数）とし、メモリアドレスは１２ｂ
ｉｔで構成される。各相で各々アクセスするメモリアド
レスとその格納データは図５の様になる。各サイクルは
相順にパターンを発生するものとすると、３サイクルご
とにメモリアドレスは０番地から１１番地までを示し、
その発生データは３ステップで構成されるパターンを４
回繰り返す。また、これを相別の動作として見ると、上
位ビットアドレスは各サイクル毎にインクリメントし、
ループのステップ数と一致した時に初期値（スタート
値）に戻る動作を繰り返す。さらに、下位ビットアドレ
スは相順として与えられる。
【００２１】この相順は必ずしも相番号と一致していな
くても良い。すなわち、各相の番号は時間方向に展開す
る、あるサイクルを示す為、どこのサイクルからでもル
ープステップを開始することができる。図６に２相目か
らループステップが開始される例を示す。これらも同様
に、各サイクルは相順にパターンを発生するこのとする
と、３サイクルごとにメモリアドレスは０番地から１１
番地までを示し、その発生データは３ステップで構成さ
れるパターンを４回繰り返す。また、これを相別の動作
として見ると、上位ビットアドレスは各サイクル毎にイ
ンクリメントし、ループのステップ数と一致した時に初
期値（スタート値）に戻る動作を繰り返す。
くても良い。すなわち、各相の番号は時間方向に展開す
る、あるサイクルを示す為、どこのサイクルからでもル
ープステップを開始することができる。図６に２相目か
らループステップが開始される例を示す。これらも同様
に、各サイクルは相順にパターンを発生するこのとする
と、３サイクルごとにメモリアドレスは０番地から１１
番地までを示し、その発生データは３ステップで構成さ
れるパターンを４回繰り返す。また、これを相別の動作
として見ると、上位ビットアドレスは各サイクル毎にイ
ンクリメントし、ループのステップ数と一致した時に初
期値（スタート値）に戻る動作を繰り返す。
【００２２】よって、スレーブ側のシーケンサ制御は、
上位ビットアドレスを与えるカウンタ４２の制御と、下
位ビットアドレスを与えるレジスタ４３の制御により、
各相独立して動作する事が可能と成る。 （ｄ）まとめ あらかじめループメモリ３３に格納されているループの
ステップ数をもとに、ステップ数分のサイクルを発生
し、ループバッファレジスタ３５のステップ値とループ
カウンタ３４の一致がとれた信号によりシーケンサ・ス
レーブ２４の制御信号を発生する。シーケンサ・スレー
ブ２４では、ｎ相に分割動作させ、それぞれのシーケン
サ・スレーブ２４−ｉでは、ループのステップに合っ
た、データセレクトメモリ２５−ｉのアドレスを発生さ
せる。
上位ビットアドレスを与えるカウンタ４２の制御と、下
位ビットアドレスを与えるレジスタ４３の制御により、
各相独立して動作する事が可能と成る。 （ｄ）まとめ あらかじめループメモリ３３に格納されているループの
ステップ数をもとに、ステップ数分のサイクルを発生
し、ループバッファレジスタ３５のステップ値とループ
カウンタ３４の一致がとれた信号によりシーケンサ・ス
レーブ２４の制御信号を発生する。シーケンサ・スレー
ブ２４では、ｎ相に分割動作させ、それぞれのシーケン
サ・スレーブ２４−ｉでは、ループのステップに合っ
た、データセレクトメモリ２５−ｉのアドレスを発生さ
せる。
【００２３】データセレクトメモリ２５のアドレスはシ
ーケンサ・マスタ２３から発生される下位アドレスと、
制御信号ＥＸＩＴ，ＪＭＰによって制御される上位アド
レスカウンタ４２の値とで構成され、下位アドレスは、
ｎ相の相数により決定される。上位アドレスカウンタ４
２はクリア（ｃｌｅａｒ）信号による初期条件でスター
トアドレスレジスタ４１を選択し、シーケンサ・マスタ
２３からの制御信号ＥＸＩＴ，ＪＭＰの無い間はインク
リメントし、ＪＭＰによりジャンプアドレスレジスタ４
４の内容を、ＥＸＩＴによりネクストループスタートア
ドレスレジスタ４５の内容をロードする。データセレク
トメモリ２５のデータはｎ相同じものが格納され、１相
内には同じデータがｎ回連続して格納されている。これ
により、ステップ数は相数ｎに制限される事無く、連続
した有効なサイクルが発生される。
ーケンサ・マスタ２３から発生される下位アドレスと、
制御信号ＥＸＩＴ，ＪＭＰによって制御される上位アド
レスカウンタ４２の値とで構成され、下位アドレスは、
ｎ相の相数により決定される。上位アドレスカウンタ４
２はクリア（ｃｌｅａｒ）信号による初期条件でスター
トアドレスレジスタ４１を選択し、シーケンサ・マスタ
２３からの制御信号ＥＸＩＴ，ＪＭＰの無い間はインク
リメントし、ＪＭＰによりジャンプアドレスレジスタ４
４の内容を、ＥＸＩＴによりネクストループスタートア
ドレスレジスタ４５の内容をロードする。データセレク
トメモリ２５のデータはｎ相同じものが格納され、１相
内には同じデータがｎ回連続して格納されている。これ
により、ステップ数は相数ｎに制限される事無く、連続
した有効なサイクルが発生される。
【００２４】
【発明の効果】この発明ではループシーケンサ２２をシ
ーケンサ・マスタ２３とシーケンサ・スレーブ２４で構
成し、シーケンサ・スレーブ２４を２４−１〜２４−ｎ
のｎ相で構成し、各相のシーケンサ・スレーブ２４−ｉ
より対応するデータセレクトメモリ２５−ｉ（ｉ＝１〜
ｎでｎ相構成）にアドレス信号を与えればよい。シーケ
ンサ・マスタ２３からシーケンサ・スレーブ２４−ｉに
与える制御信号ＪＭＰ−ｉ，ＥＸＩＴ−ｉ，ＡＤＤ−ｉ
の時間幅はいずれもｎクロック周期に拡大される。同様
に、シーケンサ・スレーブ２４−ｉよりデータセレクト
メモリ２５−ｉに与えるアドレス信号の時間長（ビット
長）もｎクロック周期に拡大される。各シーケンサスレ
ーブ２４−ｉ内の信号処理はビット長がｎクロック周期
で低速な信号を取扱えばよく、低速のデバイスを用いて
安価に構成することができ、ループシーケンサ全体とし
てもコストダウンを図ることができる。
ーケンサ・マスタ２３とシーケンサ・スレーブ２４で構
成し、シーケンサ・スレーブ２４を２４−１〜２４−ｎ
のｎ相で構成し、各相のシーケンサ・スレーブ２４−ｉ
より対応するデータセレクトメモリ２５−ｉ（ｉ＝１〜
ｎでｎ相構成）にアドレス信号を与えればよい。シーケ
ンサ・マスタ２３からシーケンサ・スレーブ２４−ｉに
与える制御信号ＪＭＰ−ｉ，ＥＸＩＴ−ｉ，ＡＤＤ−ｉ
の時間幅はいずれもｎクロック周期に拡大される。同様
に、シーケンサ・スレーブ２４−ｉよりデータセレクト
メモリ２５−ｉに与えるアドレス信号の時間長（ビット
長）もｎクロック周期に拡大される。各シーケンサスレ
ーブ２４−ｉ内の信号処理はビット長がｎクロック周期
で低速な信号を取扱えばよく、低速のデバイスを用いて
安価に構成することができ、ループシーケンサ全体とし
てもコストダウンを図ることができる。
【図１】この発明の実施例を示すブロック図。
【図２】３ステップ、ｎ＝４相としたときの、図１の要
部のタイミングチャート。
部のタイミングチャート。
【図３】図２のタイミングチャートに続くタイミングチ
ャート。
ャート。
【図４】３ステップ、ｎ＝４相としたときの図１のデー
タセレクトメモリ２５−ｉ内のデータの格納状態を示す
図。
タセレクトメモリ２５−ｉ内のデータの格納状態を示す
図。
【図５】図４のデータセレクトメモリ２５−１〜２５−
４のアドレス入力と出力データの一例を示す図。
４のアドレス入力と出力データの一例を示す図。
【図６】図４のデータセレクトメモリ２５−１〜２５−
４のアドレス入力と出力データの他の例を示す図。
４のアドレス入力と出力データの他の例を示す図。
【図７】ループシーケンサを用いない従来のパターン発
生器のブロック図。
生器のブロック図。
【図８】被試験デバイス（ＤＵＴ）がメモリデバイスで
ある場合の内部構成を示すブロック図。
ある場合の内部構成を示すブロック図。
【図９】ループシーケンサを用いた従来のパターン発生
器のブロック図。
器のブロック図。
Claims (1)
- 【請求項１】 シーケンサ・マスタと、ｎ（２以上の整
数）相のシーケンサ・スレーブとより成り、 前記シーケンサ・マスタは、 ループステップ数と制御ビットを格納しておくループメ
モリと、そのループメモリのアドレスを与えるアドレス
・ポインタと、 前記ループメモリよりループ情報をロードし、ループシ
ーケンスの条件を与えるループバッファレジスタと、 各ループを構成するサイクルを発生するループカウンタ
と、 そのループカウンタの出力と前記ループバッファレジス
タのループ・ステップ数情報との一致を検出する一致検
出回路と、 その一致検出回路の一致検出信号と、外部のオプション
パターン発生器からのループエクジット（LOOPEXIT）信
号及び前記ループバッファレジスタの制御ビットによ
り、前記アドレス・ポインタ、ループカウンタ、ループ
バッファレジスタを制御するループ制御回路と、 前記一致検出回路の一致検出信号と、前記ループ制御回
路の制御信号により、前記ｎ相のシーケンサ・スレーブ
の制御信号を生成するスレーブ制御回路とを具備し、 前記各相のシーケンサ・スレーブは、 スタートアドレスを格納するスタートアドレスレジスタ
と、 ジャンプ先アドレスを生成、格納するジャンプアドレス
レジスタと、 次のループのスタートアドレスを演算し、格納するネク
ストループスタートアドレスレジスタと、 前記シーケンサ・マスタのスレーブ制御回路の制御信号
により、ロード、インクリメント、ホールドの動作を行
い、外部のデータセレクトメモリのアドレスの上位ビッ
トを与える上位アドレスカウンタと、 前記シーケンサ・マスタのスレーブ制御回路の制御信号
により、ロード、ホールドの動作を行い、外部のデータ
セレクトメモリの下位ビットを与える下位アドレスレジ
スタと、 前記シーケンサ・マスタのスレーブ制御回路の制御信号
により、前記下位アドレスレジスタ、ジャンプアドレス
レジスタ、ネクストループスタートアドレスレジスタに
ロード信号を与えると共に、前記上位アドレスカウンタ
を制御する制御回路とを具備することを特徴とする、パ
ターン発生器のループシーケンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309296A JPH10148660A (ja) | 1996-11-20 | 1996-11-20 | パターン発生器のループシーケンサ |
| DE1997151546 DE19751546A1 (de) | 1996-11-20 | 1997-11-20 | Mustergenerator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309296A JPH10148660A (ja) | 1996-11-20 | 1996-11-20 | パターン発生器のループシーケンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10148660A true JPH10148660A (ja) | 1998-06-02 |
Family
ID=17991301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8309296A Withdrawn JPH10148660A (ja) | 1996-11-20 | 1996-11-20 | パターン発生器のループシーケンサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10148660A (ja) |
| DE (1) | DE19751546A1 (ja) |
-
1996
- 1996-11-20 JP JP8309296A patent/JPH10148660A/ja not_active Withdrawn
-
1997
- 1997-11-20 DE DE1997151546 patent/DE19751546A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE19751546A1 (de) | 1998-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |