JPH10149307A - チェックポイント処理方法及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、標準的なユニプロセッサなどを搭載
する計算機でチェックポイント／リカバリ機能を容易に
実現可能とする。 【解決手段】キャッシュメモリ２０上でのデータ更新が
行なわれると、ビフォアイメージ取得部３２は、その更
新アドレスと更新前データとを取得して、ビフォアイメ
ージ記憶部３５に格納する。キャッシュフラッシュ実行
部３４は、このビフォアイメージ記憶部３５に格納され
たすべてのアドレスを使用し、更新状態のキャッシュブ
ロックの内容をメインメモリ５１に書き戻すことを要求
するコマンドをシステムバス４０に発行する。一方、メ
インメモリ状態復元部３３は、ビフォアイメージ記憶部
３５に格納されたすべての更新前データについて、新し
く格納したものから順に、メインメモリ５１への更新書
き込みを要求するコマンドをシステムバス４０に発行す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばデータの一
貫性を保証するためにスヌープ機構を有してなるキャッ
シュメモリを備えた計算機に適用して好適なチェックポ
イント処理方法、及びコピーバック型のキャッシュメモ
リを備えた計算機システムのチェックポイント処理機構
に適用されるコンピュータプログラムを記録した記録媒
体に関する。

【０００２】更に本発明は、バススヌープ機構を有する
コピーバック型のキャッシュメモリを備えた少なくとも
一つ以上のプロセッサと、メインメモリと、前記プロセ
ッサと前記メインメモリとを接続するシステムバスとを
具備してなる計算機に適用されるチェックポイント処理
方法、及び同計算機のチェックポイント処理機構に適用
されるコンピュータプログラムを記録した記録媒体に関
する。

【０００３】

【従来の技術】計算機システムを高信頼化する方式の一
つとして、通常のデータ処理の途中で定期的にチェック
ポイントをメインメモリ上に作成しておき、計算機に何
らかの障害が発生したときに、直前のチェックポイント
に戻って処理を再開する機能を実現した技術が存在す
る。このような機能を実現する方式は、通常、チェック
ポイント／リカバリ方式と称され、下記の３つの種類に
大別される。

【０００４】（１）主にデータベース管理システムなど
で使用され、計算機がダウンしたときに、データ自体の
喪失を防いだり、データ間の論理的な整合性を維持した
り、他の計算機がデータベースを引継いたりするための
もの。

【０００５】（２）ひとつのアプリケーションプログラ
ムをプライマリプロセスとシャドウプロセスとして別の
計算機に配置して実行し、プライマリプロセスを実行中
の計算機がダウンしたときに、シャドウプロセスが整合
性のとれた状態で引継ぐためのもの。ユーザからは、ア
プリケーションプログラムの実行が途中で打ち切られず
に続いているように見える。

【０００６】（３）計算機に何らかの故障が発生したと
きに、その計算機がダウンすることを回避するためのも
の。ユーザおよびアプリケーションプログラムからは、
故障が発生しなかったときと比べてほとんど違いが見え
ない。

【０００７】このうち、（３）のチェックポイント／リ
カバリ方式では、何らかの故障が発生したときに、直前
のチェックポイントから処理が再開されるので、チェッ
クポイント自身は故障発生によっても破壊されない記憶
装置に格納することが必須である。そのような記憶装置
は安定記憶と呼ばれ、たとえば二重化された主記憶装置
などが使用される。

【０００８】このようなチェックポイント／リカバリ方
式の計算機では、図２８に示すように、各プロセッサ
は、定期的に通常のデータ処理を一時中断してチェック
ポイント処理を行ない（１）、それが終了すると再び通
常のデータ処理を中断した時点から再開する（２）。

【０００９】そして、何らかの故障が発生すると
（３）、プロセッサはリカバリ処理を行なう。このリカ
バリ処理では、メインメモリを（２）の状態に戻した後
に、通常のデータ処理を再開する（４）。

【００１０】すなわち、（４）において（２）と同じ状
態から再開することにより、障害発生の影響を受けるこ
となくデータ処理を続行することを目指すものである。

【００１１】次に、この種、チェックポイント／リカバ
リ方式について、キャッシュメモリ、メインメモリおよ
びチェックポイントの関係を下記に示す。

【００１２】（通常のデータ処理）障害発生時にメイン
メモリをチェックポイント時の状態に戻すため、メイン
メモリが書き換えられる場合、何らかの対策をとる必要
がある。

【００１３】（チェックポイント処理）キャッシュメモ
リに保持されている更新されたデータをすべてメインメ
モリに書き戻す。

【００１４】（障害発生時の復旧処理）少なくとも直前
のチェックポイント処理以後にメインメモリ上で更新の
発生した部分をチェックポイント時点の状態に戻す必要
がある。

【００１５】チェックポイント／リカバリ方式を採用し
たフォールトトレラント計算機は、たとえばＰｈｉｌｉ
ｐ Ａ Ｂｅｒｎｓｔｅｉｎ，“Ｓｅｑｕｏｉａ：Ａ
Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ Ｔｉｇｈｔｌｙ Ｃｏ
ｕｐｌｅｄ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ
Ｔｒａｎｓａｃｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ”，Ｉ
ＥＥＥ Ｃｏｍｐｕｔｅｒ，Ｖｏｌ．２１，Ｎｏ．２，
１９８８などに開示されている。

【００１６】このＳｅｑｕｏｉａ計算機に於いては、通
常のデータ処理の期間中、プロセッサがデータを更新す
ると、そのデータはキャッシュメモリ上に保持され、決
してメインメモリに書き戻されることはない。

【００１７】そして、チェックポイント処理を開始する
と、キャッシュメモリに保持されていた更新されたデー
タがメインメモリに書き戻される。

【００１８】計算機に何らかの故障が発生した場合に
は、キャッシュメモリを無効化することにより、直前の
チェックポイントの時点のメインメモリの状態から通常
のデータ処理を再開することができる。

【００１９】これを前述したキャッシュメモリ、メイン
メモリおよびチェックポイントの関係に対応させると、
下記のように示すことができる。

【００２０】（通常のデータ処理）プロセッサにより更
新されたデータは、チェックポイント処理を始めるまで
はメインメモリに書き戻さない。

【００２１】（チェックポイント処理）キャッシュメモ
リに保持されている更新されたデータは、すべてメイン
メモリに書き戻す。

【００２２】（障害発生時の復旧処理）キャッシュメモ
リを無効化するだけでよい。

【００２３】また、このＳｅｑｕｏｉａ計算機では、チ
ェックポイント／リカバリ方式を実現するために、特別
なキャッシュメモリを備えている。その理由は、通常の
ライトスルー型、あるいはコピーバック型のキャッシュ
メモリを使用すると、「通常のデータ処理の期間中にプ
ロセッサにより更新されたデータは、チェックポイント
処理を始めるまではメインメモリに書き戻さない」とい
う制御ができないためである。

【００２４】また、ＵＳＰ ４，７４０，９６９“Ｍｅ
ｔｈｏｄ ＆ Ａｐｐａｒａｔｕｓｆｏｒ Ｒｅｃｏｖ
ｅｒｉｎｇ ｆｒｏｍ Ｈａｒｄｗａｒｅ Ｆａｕｌｔ
ｓ”には、下記の方式が開示されている。

【００２５】（通常のデータ処理）メインメモリからキ
ャッシュメモリにデータをロードする際、そのアドレス
とデータの内容を保持する。

【００２６】（チェックポイント処理）言及されていな
い。

【００２７】（障害発生時の復旧処理）前記アドレスと
データとを用いて、メインメモリをチェックポイント時
点の状態に戻す。

【００２８】このように、Ｓｅｑｕｏｉａ計算機の場合
には、チェックポイント／リカバリのために特別なキャ
ッシュメモリを備える必要があり、プロセッサの急激な
技術改革に追従させることが難しいという問題がある。

【００２９】また、ＵＳＰ４，７４０，９６９に開示さ
れる方式では、通常のデータ処理において取得するデー
タの量が多くなること、およびチェックポイント処理時
にキャッシュフラッシュを実行する手段を設ける必要が
あるという問題がある。

【００３０】

【発明が解決しようとする課題】上記したように、チェ
ックポイント／リカバリ方式の計算機として代表され
る、従来技術によるところのＳｅｑｕｏｉａ計算機にあ
っては、チェックポイント／リカバリのために特別なキ
ャッシュメモリを備える必要があり、プロセッサの急激
な技術改革に追従させることが難しいという問題があっ
た。また、ＵＳＰ４，７４０，９６９に開示される方式
では、通常のデータ処理に於いて取得するデータの量が
多くなること、およびチェックポイント処理時にキャッ
シュフラッシュを実行する手段を設ける必要があるとい
う問題があった。

【００３１】本発明は上記実情に鑑みなされたもので、
上記した各問題点を解消し、特別なキャッシュメモリを
必要とせずに、標準的なユニプロセッサあるいはマルチ
プロセッサを搭載する計算機でチェックポイント／リカ
バリ機能を容易に実現可能とするチェックポイント処理
加速装置、およびチェックポイント／リカバリ方式を提
供することにより、標準的な計算機における性能向上の
恩恵を享受することができ、また、ＵＳＰ４，７４０，
９６９に開示される方法と比較して、通常のデータ処理
において取得するデータの量がより少なく、チェックポ
イント処理時のキャッシュフラッシュ機能も容易に実現
することのできるチェックポイント処理方法、及びバス
スヌープ機構を有するコピーバック型のキャッシュメモ
リを備えた少なくとも一つ以上のプロセッサを具備して
なる計算機のチェックポイント処理機構に適用されるコ
ンピュータプログラムを記録した記録媒体を提供するこ
とを目的とする。

【００３２】

【課題を解決するための手段】本発明は、上記目的を達
成するため、コピーバック型のキャッシュメモリを備え
た計算機システムに適用されるチェックポイント処理方
法でに於いて、システムバス上のバススヌープによりキ
ャッシュメモリ上でデータ更新が発生したことを示すコ
マンドおよび当該コマンドに対する応答を監視する第１
の処理手段と、前記第１の処理手段でシステムバス上の
アクセスに更新アドレスおよび更新前データが含まれる
ことを検知したとき、当該アドレスおよび更新前データ
を採取し所定の記憶手段に記憶する第２の処理手段と、
前記第１の処理手段でシステムバス上のアクセスに更新
の発生したアドレスを含むが更新前のデータを含まない
ことを検知したとき、その更新前のデータを読み出すた
めのコマンドを前記コマンドに含まれるアドレスを用い
前記システムバスに発行して前記アドレスおよび読み出
された更新前のデータを採取し前記記憶手段に記憶する
第３の処理手段と、前記記憶手段に記憶されたすべての
アドレスについて、そのアドレスで示される更新状態の
データをメインメモリに書き戻すことを要求するコマン
ドを前記システムバスに発行する第４の処理手段とを具
備してなることを特徴とする。

【００３３】また、本発明は上記目的を達成するため、
コピーバック型のキャッシュメモリを備えた計算機シス
テムに適用されるチェックポイント処理方法に於いて、
システムバス上のバススヌープによりキャッシュメモリ
上でデータ更新が発生したことを示すコマンドおよび当
該コマンドに対する応答を監視する第１のビフォアイメ
ージ処理手段と、前記第１のビフォアイメージ処理手段
でシステムバス上のアクセスに更新アドレスおよび更新
前データが含まれることを検知したとき、当該アドレス
および更新前データを採取してビフォアイメージ記憶手
段に記憶し、更新の発生したアドレスを含むが更新前の
データを含まないことを検知したとき、その更新前のデ
ータを読み出すためのコマンドを前記コマンドに含まれ
るアドレスを用いて前記システムバスに発行し、前記ア
ドレスおよび読み出された更新前のデータを採取して前
記ビフォアイメージ記憶手段に記憶する第２のビフォア
イメージ処理手段と、前記ビフォアイメージ記憶手段に
記憶されたすべてのアドレスについて、そのアドレスで
示される更新状態のデータをメインメモリに書き戻すこ
とを要求するコマンドを前記システムバスに発行するキ
ャッシュフラッシュ実行処理手段とを具備してなること
を特徴とする。

【００３４】また、本発明は上記目的を達成するため、
コピーバック型のキャッシュメモリを備えた計算機シス
テムに適用されるチェックポイント処理方法に於いて、
システムバス上のバススヌープによりキャッシュメモリ
上でデータ更新が発生したことを示すコマンドおよび当
該コマンドに対する応答を監視する第１のビフォアイメ
ージ処理手段と、前記第１のビフォアイメージ処理手段
でシステムバス上のアクセスに更新アドレスおよび更新
前データが含まれることを検知したとき、当該アドレス
および更新前データを採取してビフォアイメージ記憶手
段に記憶し、更新の発生したアドレスを含むが更新前の
データを含まないことを検知したとき、その更新前のデ
ータを読み出すためのコマンドを前記コマンドに含まれ
るアドレスを用い前記システムバスに発行して前記アド
レスおよび読み出された更新前のデータを採取して前記
ビフォアイメージ記憶手段に記憶する第２のビフォアイ
メージ処理手段と、前記ビフォアイメージ記憶手段に記
憶されたすべてのアドレスについて、そのアドレスで示
される更新状態のデータをメインメモリに書き戻すこと
を要求するコマンドを前記システムバスに発行するキャ
ッシュフラッシュ実行処理手段と、前記ビフォアイメー
ジ記憶手段に記憶されたすべての更新前データについ
て、新しく格納したものから順にメインメモリへ更新書
き込みを行なうことを要求するコマンドを前記システム
バスに発行するメインメモリ状態復元処理手段とを具備
してなることを特徴とする。

【００３５】また、本発明は上記目的を達成するため、
バススヌープ機構を有するコピーバック型のキャッシュ
メモリを備えた少なくとも一つ以上のプロセッサと、メ
インメモリと、前記プロセッサと前記メインメモリとを
接続するシステムバスとを具備してなる計算機に適用さ
れるチェックポイント処理方法に於いて、前記キャッシ
ュメモリ上でデータ更新が発生したことを示すコマンド
およびそれに対する応答を前記システムバスの監視によ
って検知するステップと、それらが更新アドレスおよび
更新前データを含む場合に、そのアドレスおよび更新前
データを記憶するステップと、更新の発生したアドレス
を含むが更新前のデータを含まない場合に、その更新前
のデータを読み出すためのコマンドを前記コマンドに含
まれるアドレスを用いて前記システムバスに発行して前
記アドレスおよび読み出された更新前のデータを記憶す
るステップと、前記プロセッサから指示されたときに、
前記記憶されたすべてのアドレスについて、そのアドレ
スで示される更新状態のデータをメインメモリに書き戻
すことを要求するコマンドを前記システムバスに発行す
るステップと、前記プロセッサから指示されたときに、
前記記憶されたすべての更新前データについて、新しく
格納したものから順にメインメモリへの更新書き込みを
要求するコマンドを前記システムバスに発行するステッ
プとを具備してなることを特徴とする。

【００３６】また、本発明は上記チェックポイント処理
方法に於いて、前記計算機に、前記メインメモリを前記
キャッシュメモリ内に確保されるキャッシュブロックの
大きさで分割し、この分割によって定義される複数の区
画の中の少なくとも一つ以上の区画それぞれに対応させ
て、オンとオフとの二つの状態が割り当てられるフラグ
メモリを設け、前記更新アドレスおよび更新前データを
取得した際、その更新アドレスに対するフラグメモリが
設けられ、かつオフのときに、前記フラグメモリをオン
に設定するとともに前記更新アドレスおよび更新前デー
タを記憶するステップと、前記更新アドレスおよび更新
前データを取得した際、その更新アドレスに対するフラ
グメモリが設けられていないときに、前記更新アドレス
および更新前データを記憶するステップと、前記記憶し
た更新アドレスおよび更新前データを取り出して更新状
態にあるキャッシュブロックの内容の前記メインメモリ
への書き戻しを要求するコマンドを発行する際、そのア
ドレスに対応するフラグメモリが設けられているとき
に、そのフラグメモリをオフに設定するステップとを具
備してなることを特徴とする。

【００３７】さらに、本発明は上記チェックポイント処
理方法に於いて、前記計算機に、互いに共通部分をもた
ないように設定される一つ以上のアドレス範囲それぞれ
に対応して設けられ、前記アドレス範囲に属する更新状
態のキャッシュブロック数を保持するブロックカウンタ
を設け、前記システムバス上のコマントおよびその応答
を監視して、前記キャッシュブロックが更新状態に移行
することを検知した際、そのアドレスに対応した前記ブ
ロックカウンタが存在するときに、そのブロックカウン
タをインクリメントし、前記キャッシュブロックが更新
状態からそれ以外の状態に移行すること検知した際、そ
のアドレスに対応した前記ブロックカウンタがあるとき
に、そのブロックカウンタをデクリメントするステップ
と、前記記憶されたすべての更新アドレスについて、そ
の更新アドレスに対応する前記ブロックカウンタがない
か、またはその値が初期値でないときに、そのアドレス
の更新状態のキャッシュブロックの内容をメインメモリ
に書き戻すことを要求するコマンドを前記システムバス
に発行するステップとを具備してなることを特徴とす
る。

【００３８】さらに、本発明は上記チェックポイント処
理方法に於いて、前記キャッシュメモリは、ダイレクト
マップで構成され、前記ブロックカウンタは、キャッシ
ュブロックと一対に設けられることを特徴とする。

【００３９】さらに、本発明は上記チェックポイント処
理方法に於いて、前記キャッシュメモリは、ｎウェイの
セットアソシアティブで構成され、前記ブロックカウン
タは、ｎ個のキャッシュブロックで形成されるグループ
と一対に設けられることを特徴とする。

【００４０】さらに、本発明は上記チェックポイント処
理方法に於いて、前記計算機は、前記メインメモリを前
記キャッシュメモリ内に確保されるキャッシュブロック
の大きさで分割し、この分割によって定義される複数の
区画の中の少なくとも一つ以上の区画それぞれに対応さ
せて、オンとオフとの二つの状態が割り当てられるフラ
グメモリを設けてなり、前記システムバス上のコマント
およびその応答を監視して、前記キャッシュブロックが
更新状態に移行することを検知した際、そのアドレスに
対応した前記フラグメモリが設けられているときに、そ
のフラグメモリをオンに設定し、前記キャッシュブロッ
クが更新状態からそれ以外の状態に移行すること検知し
た際、そのアドレスに対応した前記フラグメモリが設け
られているときに、そのフラグメモリをオフに設定する
ステップと、前記記憶されたすべての更新アドレスにつ
いて、その更新アドレスに対応する前記フラグメモリが
設けられていないか、またはその状態がオンのときに、
そのアドレスの更新状態のキャッシュブロックの内容を
メインメモリに書き戻すことを要求するコマンドを前記
システムバスに発行するステップを具備してなることを
特徴とする。

【００４１】さらに、本発明は上記チェックポイント処
理方法に於いて、前記キャッシュメモリ上でデータ更新
が発生したことを示すコマンドまたはそれに対する応答
を検知したときに、その更新アドレスおよび更新前デー
タを記憶するか否かその更新アドレスにより判断するス
テップを具備してなることを特徴とする。

【００４２】さらに、本発明は上記チェックポイント処
理方法に於いて、前記記憶された前記更新アドレスおよ
び更新前データそれぞれについて、前記メインメモリに
書き戻すか否かその更新アドレスにより判断するステッ
プを具備してなることを特徴とする。

【００４３】さらに、本発明は上記チェックポイント処
理方法に於いて、前記キャッシュメモリ上でのデータ更
新が行なわれた際、その更新対象のデータが他のキャッ
シュメモリ上で更新されて保持されているデータである
ときに、前記更新アドレスおよび更新前データの記憶を
回避するステップを具備してなることを特徴とする。

【００４４】さらに、本発明は上記チェックポイント処
理方法に於いて、前記キャッシュブロックに割り当てら
れる複数の管理状態の中に、そのキャッシュブロックが
保持しているデータは他のプロセッサのキャッシュメモ
リには保持されておらず、かつメインメモリ上と同じデ
ータであるといったクリーンエクスクルーシブ状態を含
むときに、いずれかのキャッシュメモリの発行したメイ
ンメモリデータの読み込み要求コマンドに対し、そのデ
ータを保持していると応答するステップを具備し、前記
キャッシュブロックがクリーンエクスクルーシブ状態と
なるのを防ぐことを特徴とする。

【００４５】さらに、本発明は上記チェックポイント処
理方法に於いて、前記キャッシュメモリの機構を介さず
に前記メインメモリの内容を更新するコマンドを検知し
たときに、そのコマンドの実行を中止させ、前記コマン
ドに含まれる更新アドレスを用いて前記メインメモリか
ら更新前のデータを読み出すためのコマンドを前記シス
テムバスに発行し、前記アドレスと読み出された更新前
のデータとを記憶するステップと、前記実行を中止させ
たコマンドが再度発行されたときに、そのコマンドの実
行の中止を行なわないように制御するステップとを具備
してなることを特徴とする。

【００４６】さらに、本発明は上記チェックポイント処
理方法に於いて、前記プロセッサから指示されたアドレ
ス範囲について、前記メインメモリから更新前のデータ
を読み出すためのコマンドを前記システムバスに発行
し、前記アドレスとその読み出された更新前のデータを
組として記憶するステップを具備してなることを特徴と
する。

【００４７】さらに、本発明は上記チェックポイント処
理方法に於いて、前記更新アドレスおよび更新前データ
を記憶するステップと、前記更新状態のデータをメイン
メモリに書き戻すことを要求するコマンドを前記システ
ムバスに発行するステップとは並行して実行可能である
ことを特徴とする。

【００４８】さらに、本発明は上記チェックポイント処
理方法に於いて、前記更新状態のデータをメインメモリ
に書き戻すことを要求するコマンドを前記システムバス
に発行するステップは、最も早い時点で取得された更新
アドレスおよび更新前データから順に処理することを特
徴とする。

【００４９】さらに、本発明は上記チェックポイント処
理方法に於いて、前記更新アドレスおよび更新前データ
を記憶する領域の残容量が予め定められた量を下回った
ことを前記プロセッサに通知するステップを具備してな
ることを特徴とする。

【００５０】さらに、本発明は上記チェックポイント処
理方法に於いて、前記更新アドレスおよび更新前データ
を記憶するステップが実行中であるときに、前記更新状
態のデータをメインメモリに書き戻すことを要求するコ
マンドを前記システムバスに発行するステップにより発
行される、前記更新状態のキャッシュブロックの内容を
前記メインメモリへ書き戻すことを要求するコマンドの
発行頻度を予め定められた値以内に抑制するステップ
と、前記更新アドレスおよび更新前データを記憶するス
テップが停止したときに、前記更新状態のデータをメイ
ンメモリに書き戻すことを要求するコマンドを前記シス
テムバスに発行するステップにより発行される前記更新
状態のキャッシュブロックの内容を前記メインメモリへ
書き戻すことを要求するコマンドの発行頻度を高くする
ステップとを具備してなることを特徴とする。

【００５１】また、本発明は、コピーバック型のキャッ
シュメモリを備えた計算機システムのチェックポイント
処理機構に適用されるコンピュータプログラムを記録し
た記録媒体であって、システムバス上のバススヌープに
よりキャッシュメモリ上でデータ更新が発生したことを
示すコマンドおよび当該コマンドに対する応答を監視す
る機能と、前記監視機能でシステムバス上のアクセスに
更新アドレスおよび更新前データが含まれることを検知
したとき、当該アドレスおよび更新前データを採取し所
定の記憶手段に記憶する機能と、前記監視機能でシステ
ムバス上のアクセスに更新の発生したアドレスを含むが
更新前のデータを含まないことを検知したとき、その更
新前のデータを読み出すためのコマンドを前記コマンド
に含まれるアドレスを用い前記システムバスに発行して
前記アドレスおよび読み出された更新前のデータを採取
し前記記憶手段に記憶する機能と、前記記憶手段に記憶
されたすべてのアドレスについて、そのアドレスで示さ
れる更新状態のデータをメインメモリに書き戻すことを
要求するコマンドを前記システムバスに発行する機能と
を実現させるためのプログラムを記録したことを特徴と
する。

【００５２】また、本発明は、コピーバック型のキャッ
シュメモリを備えた計算機システムのチェックポイント
処理機構に適用されるコンピュータプログラムを記録し
た記録媒体であって、システムバス上のバススヌープに
よりキャッシュメモリ上でデータ更新が発生したことを
示すコマンドおよび当該コマンドに対する応答を監視す
る第１のビフォアイメージ処理機能と、前記第１のビフ
ォアイメージ処理機能でシステムバス上のアクセスに更
新アドレスおよび更新前データが含まれることを検知し
たとき、当該アドレスおよび更新前データを採取してビ
フォアイメージ記憶手段に記憶し、更新の発生したアド
レスを含むが更新前のデータを含まないことを検知した
とき、その更新前のデータを読み出すためのコマンドを
前記コマンドに含まれるアドレスを用い前記システムバ
スに発行して前記アドレスおよび読み出された更新前の
データを採取して前記ビフォアイメージ記憶手段に記憶
する第２のビフォアイメージ処理機能と、前記ビフォア
イメージ記憶手段に記憶されたすべてのアドレスについ
て、そのアドレスで示される更新状態のデータをメイン
メモリに書き戻すことを要求するコマンドを前記システ
ムバスに発行するキャッシュフラッシュ実行処理機能と
を実現させるためのプログラムを記録したことを特徴と
する。

【００５３】また、本発明は、コピーバック型のキャッ
シュメモリを備えた計算機システムのチェックポイント
処理機構に適用されるコンピュータプログラムを記録し
た記録媒体であって、システムバス上のバススヌープに
よりキャッシュメモリ上でデータ更新が発生したことを
示すコマンドおよび当該コマンドに対する応答を監視す
る第１のビフォアイメージ処理機能と、前記第１のビフ
ォアイメージ処理機能でシステムバス上のアクセスに更
新アドレスおよび更新前データが含まれることを検知し
たとき、当該アドレスおよび更新前データを採取してビ
フォアイメージ記憶手段に記憶し、更新の発生したアド
レスを含むが更新前のデータを含まないことを検知した
とき、その更新前のデータを読み出すためのコマンドを
前記コマンドに含まれるアドレスを用い前記システムバ
スに発行して前記アドレスおよび読み出された更新前の
データを採取して前記ビフォアイメージ記憶手段に記憶
する第２のビフォアイメージ処理機能と、前記ビフォア
イメージ記憶手段に記憶されたすべてのアドレスについ
て、そのアドレスで示される更新状態のデータをメイン
メモリに書き戻すことを要求するコマンドを前記システ
ムバスに発行するキャッシュフラッシュ実行処理機能
と、前記ビフォアイメージ記憶手段に記憶されたすべて
の更新前データについて、新しく格納したものから順に
メインメモリへ更新書き込みを行なうことを要求するコ
マンドを前記システムバスに発行するメインメモリ状態
復元処理機能とを実現させるためのプログラムを記録し
たことを特徴とする。

【００５４】また、本発明は、バススヌープ機構を有す
るコピーバック型のキャッシュメモリを備えた少なくと
も一つ以上のプロセッサと、メインメモリと、前記プロ
セッサと前記メインメモリとを接続するシステムバスと
を具備してなる計算機のチェックポイント処理機構に適
用されるコンピュータプログラムを記録した記録媒体で
あって、前記キャッシュメモリ上でデータ更新が発生し
たことを示すコマンドおよび当該コマンドに対する応答
を前記システムバス上の監視により検知する機能と、前
記システムバス上の検知内容が更新アドレスおよび更新
前データを含む場合に、当該アドレスおよび更新前デー
タを記憶する機能と、更新の発生したアドレスを含むが
更新前のデータを含まない場合に、その更新前のデータ
を読み出すためのコマンドを前記コマンドに含まれるア
ドレスを用いて前記システムバスに発行して前記アドレ
スおよび読み出された更新前のデータを記憶する機能
と、前記プロセッサから指示に従い前記記憶されたすべ
てのアドレスについて、そのアドレスで示される更新状
態のデータをメインメモリに書き戻すことを要求するコ
マンドを前記システムバスに発行する機能とを実現させ
るためのプログラムを記録したことを特徴とする。

【００５５】また、本発明は、バススヌープ機構を有す
るコピーバック型のキャッシュメモリを備えた少なくと
も一つ以上のプロセッサと、メインメモリと、前記プロ
セッサと前記メインメモリとを接続するシステムバスと
を具備してなる計算機のチェックポイント処理機構に適
用されるコンピュータプログラムを記録した記録媒体で
あって、前記キャッシュメモリ上でデータ更新が発生し
たことを示すコマンドおよび当該コマンドに対する応答
を前記システムバス上の監視により検知する機能と、前
記システムバス上の検知内容が更新アドレスおよび更新
前データを含む場合に、当該アドレスおよび更新前デー
タを記憶する機能と、更新の発生したアドレスを含むが
更新前のデータを含まない場合に、その更新前のデータ
を読み出すためのコマンドを前記コマンドに含まれるア
ドレスを用いて前記システムバスに発行して前記アドレ
スおよび読み出された更新前のデータを記憶する機能
と、前記プロセッサから指示に従い前記記憶されたすべ
てのアドレスについて、そのアドレスで示される更新状
態のデータをメインメモリに書き戻すことを要求するコ
マンドを前記システムバスに発行する機能と、前記プロ
セッサから指示に従い、前記記憶されたすべての更新前
データについて、新しく格納したものから順にメインメ
モリへの更新書き込みを要求するコマンドを前記システ
ムバスに発行する機能とを実現させるためのプログラム
を記録したことを特徴とする。

【００５６】また、本発明は、上記記録媒体に於いて、
前記計算機に、前記メインメモリを前記キャッシュメモ
リ内に確保されるキャッシュブロックの大きさで分割
し、この分割によって定義される複数の区画の中の少な
くとも一つ以上の区画それぞれに対応させて、オンとオ
フとの二つの状態が割り当てられるフラグメモリを有し
て、前記更新アドレスおよび更新前データを取得した
際、その更新アドレスに対するフラグメモリが設けら
れ、かつオフのときに、前記フラグメモリをオンに設定
するとともに前記更新アドレスおよび更新前データを記
憶する機能と、前記更新アドレスおよび更新前データを
取得した際、その更新アドレスに対するフラグメモリが
設けられていないときに、前記更新アドレスおよび更新
前データを記憶する機能と、前記記憶した更新アドレス
および更新前データを取り出して更新状態にあるキャッ
シュブロックの内容の前記メインメモリへの書き戻しを
要求するコマンドを発行する際、そのアドレスに対応す
るフラグメモリが設けられているときに、そのフラグメ
モリをオフに設定する機能とを実現させるためのプログ
ラムを記録したことを特徴とする。

【００５７】また、本発明は、上記記録媒体に於いて、
前記計算機に、互いに共通部分をもたないように設定さ
れる一つ以上のアドレス範囲それぞれに対応して設けら
れ、前記アドレス範囲に属する更新状態のキャッシュブ
ロック数を保持するブロックカウンタを有して、前記シ
ステムバス上のコマントおよびその応答を監視し、前記
キャッシュブロックが更新状態に移行することを検知し
た際、そのアドレスに対応した前記ブロックカウンタが
存在するときに、そのブロックカウンタをインクリメン
トし、前記キャッシュブロックが更新状態からそれ以外
の状態に移行すること検知した際、そのアドレスに対応
した前記ブロックカウンタがあるときに、そのブロック
カウンタをデクリメントする機能と、前記記憶されたす
べての更新アドレスについて、その更新アドレスに対応
する前記ブロックカウンタがないか、またはその値が初
期値でないときに、そのアドレスの更新状態のキャッシ
ュブロックの内容をメインメモリに書き戻すことを要求
するコマンドを前記システムバスに発行する機能とを実
現させるためのプログラムを記録したことを特徴とす
る。

【００５８】

【発明の実施の形態】本発明によるチェックポイント処
理方法及び記録媒体の概要は、次の通りである。

【００５９】本発明によるチェックポイント処理方法
は、コピーバック型のキャッシュメモリを備えた計算機
システムに於いて、システムバス上に、ビフォアイメー
ジ処理手段と、ビフォアイメージ記憶手段と、キャッシ
ュフラッシュ実行処理手段とメインメモリ状態復元処理
手段とをもつチェックポイント処理加速装置を設け、第
１のビフォアイメージ処理手段により、システムバス上
のバススヌープによりキャッシュメモリ上でデータ更新
が発生したことを示すコマンドおよび当該コマンドに対
する応答を監視する。そして第２のビフォアイメージ処
理手段により、第１のビフォアイメージ処理手段でシス
テムバス上のアクセスに更新アドレスおよび更新前デー
タが含まれることを検知したとき、当該アドレスおよび
更新前データを採取してビフォアイメージ記憶手段に記
憶し、更新の発生したアドレスを含むが更新前のデータ
を含まないことを検知したとき、その更新前のデータを
読み出すためのコマンドを前記コマンドに含まれるアド
レスを用いてシステムバスに発行し、アドレスおよび読
み出された更新前のデータを採取してビフォアイメージ
記憶手段に記憶する。また、システムバスより受けた指
示コマンドに従い、キャッシュフラッシュ実行処理手段
により、前記ビフォアイメージ記憶手段に記憶されたす
べてのアドレスについて、そのアドレスで示される更新
状態のデータをメインメモリに書き戻すことを要求する
コマンドを前記システムバスに発行する。更にメインメ
モリ状態復元処理手段により、前記ビフォアイメージ記
憶手段に記憶されたすべての更新前データについて、新
しく格納したものから順にメインメモリへ更新書き込み
を行なうことを要求するコマンドを前記システムバスに
発行する。

【００６０】即ち、この発明のチェックポイント処理加
速装置は、バススヌープ機構を有するコピーバック型の
キャッシュメモリを備えた少なくとも一つ以上のプロセ
ッサと、メインメモリと、前記プロセッサと前記メイン
メモリとを接続するシステムバスとを具備してなる計算
機に適用されるチェックポイント処理加速装置であっ
て、データ更新の発生したアドレスおよびその更新前の
データを組としたビフォアイメージを複数個記憶するビ
フォアイメージ記憶手段と、前記キャッシュメモリ上で
データ更新が発生したことを示すコマンドおよびそれに
対する応答を前記システムバスの監視によって検知し、
それらが更新アドレスおよび更新前データを含む場合
に、そのアドレスおよび更新前データを前記ビフォアイ
メージ記憶手段に格納し、更新の発生したアドレスを含
むが更新前のデータを含まない場合に、その更新前のデ
ータを読み出すためのコマンドを前記コマンドに含まれ
るアドレスを用いて前記システムバスに発行し、前記ア
ドレスおよび読み出された更新前のデータを前記ビフォ
アイメージ記憶手段に格納するビフォアイメージ取得手
段と、前記プロセッサから指示されたときに、前記ビフ
ォアイメージ記憶手段に格納されたすべてのアドレスに
ついて、そのアドレスで示される更新状態のデータをメ
インメモリに書き戻すことを要求するコマンドを前記シ
ステムバスに発行するキャッシュフラッシュ実行手段
と、前記プロセッサから指示されたときに、前記ビフォ
アイメージ記憶手段に格納されたすべての更新前データ
について、新しく格納したものから順にメインメモリへ
の更新書き込みを要求するコマンドを前記システムバス
に発行するメインメモリ状態復元手段とを具備してなる
ことを特徴とする。

【００６１】また、連続するチェックポイントの間でプ
ロセッサが同じアドレスのデータを複数回更新すること
も十分考えられる。そこで、メインメモリをキャッシュ
メモリ上に確保されるキャッシュブロックの大きさで分
割し、この分割によって定義される区画に対応させて、
オンとオフとの二つの状態が割り当てられるフラグメモ
リを設けることが好ましい。そして、キャッシュブロッ
ク内のデータが更新された際、そのアドレスに対応した
フラグメモリがオフであった場合には、その更新前のデ
ータをビフォアイメージ記憶手段に格納するとともに、
そのフラグメモリをオンにする。また、プロセッサによ
り再度そのデータが更新された場合には、そのフラグメ
モリはすでにオンとなっているので、更新前のデータは
格納済みであることが認識できるため、更新前のデータ
のビフォアイメージ記憶手段への格納は行なわない。こ
れにより、不要な動作を削減することができるため、そ
の性能をさらに向上させることが可能となる。このフラ
グメモリは、必ずしもすべての区画に対応させて設けな
ければならないものではなく、一部の区画に対応させて
設けた場合であっても有効である。

【００６２】また、互いに共通部分をもたないようにア
ドレス範囲を設定し、この設定したアドレス範囲それぞ
れに対応させてブロックカウンタを設けることが好まし
い。この場合、このブロックカウンタを、その対応する
アドレス範囲に含まれるキャッシュブロックの中で更新
状態のキャッシュブロックがいくつあるかを示すように
管理する。したがって、このブロックカウンタが初期値
（たとえば０）を示す場合、このアドレス範囲に関して
は、キャッシュフラッシュが不要であることが即座に認
識できるため、チェックポイント処理の所要時間を大幅
に短縮することが可能となる。

【００６３】また、この発明の計算機システムは、バス
スヌープ機構を有するコピーバック型のキャッシュメモ
リを備えた少なくとも一つ以上のプロセッサと、メイン
メモリと、前記プロセッサと前記メインメモリとを接続
するシステムバスを具備し、中断した処理を再開始する
ためのチェックポイントを定期的に採取する作成しなが
らデータ処理を行なう計算機システムであって、チェッ
クポイント処理加速装置と、前記チェックポイント処理
加速装置のビフォアイメージ取得手段を動作させながら
通常のデータ処理を実行するデータ処理手段と、すべて
のプロセッサが同期して実行するデータ処理中のコンテ
キストのメインメモリへの格納、および前記チェックポ
イント処理加速装置のキャッシュフラッシュ実行手段が
実行するすべての更新状態のブロックの内容の前記メイ
ンメモリへの書き戻しを含むチェックポイント作成手段
と、故障が発生したときに、すべてのキャッシュブロッ
クを無効化し、前記チェックポイント処理加速装置のメ
インメモリ復元手段により直前に採取したチェックポイ
ント時点の状態へのメインメモリを復元し、この復元さ
れたメインメモリに格納されている情報を用いて、デー
タ処理を再開するロールバック／リカバリ手段とを具備
してなることを特徴とする。

【００６４】中断した処理を再開始するためのチェック
ポイントを定期的に採取する計算機システムにおいて
は、このチェックポイントの採取に費やす時間をいかに
短縮するかが重要である。すなわち、このような計算機
システムに、前述したようなチェックポイント処理加速
装置を適用すれば、システム全体の性能を向上させるこ
とが可能となる。

【００６５】以下、図面を参照してこの発明の実施の形
態を説明する。

【００６６】（第１の実施形態）図１には、この発明の
第１の実施形態に係る計算機システムのシステム構成が
示されている。

【００６７】各プロセッサ１０は、キャッシュ一貫性を
備えたコピーバック型のキャッシュメモリ２０を有す
る。ただし、キャッシュメモリがプライマリとセカンダ
リとの２階層あるいはそれ以上の階層で構成される場
合、本実施形態でいうキャッシュメモリ２０とは、最も
システムバス４０に近いキャッシュメモリを指す。

【００６８】また、キャッシュメモリによっては、命令
を格納するキャッシュメモリと、データを格納するキャ
ッシュメモリとが分かれているものもあるが、その場
合、本実施形態でいうキャッシュメモリ２０とは、デー
タを格納するためのキャッシュメモリを指す。また、本
システムにおけるシステムバス４０上でのアドレスは、
３２ビットとして説明する。

【００６９】まず、このチェックポイント処理加速装置
３０の機能について、本装置を制御するソフトウェアと
関連させて説明する。

【００７０】（初期化）プロセッサ１０は、ある適当な
時点でＭｏｄｉｆｉｅｄ状態（後述）のキャッシュブロ
ックが存在しない状態を作る。

【００７１】（通常のデータ処理時）プロセッサ１０
は、通常のデータ処理を開始する時点でビフォアイメー
ジ取得部３２を起動する。プロセッサ１０が、アプリケ
ーションプログラムなどを実行している間、チェックポ
イント処理加速装置３０は、システムバス４０を監視
し、プロセッサ１０がキャッシュメモリ２０上でデータ
を更新したことを検知するごとに、更新アドレスと更新
前のデータとを記憶する。

【００７２】（チェックポイント処理）プロセッサ１０
は、通常のデータ処理を一定時間、たとえば数ミリ秒〜
数１０ミリ秒実行すると、チェックポイント処理を行な
う。チェックポイント処理では、直前まで実行していた
アプリケーションプログラムのコンテキスト（プロセッ
サのレジスタ内容など）をメインメモリ５１に格納する
とともに、すべてのＭｏｄｉｆｉｅｄ状態のキャッシュ
ブロックの内容をメインメモリ５１に格納する（以下、
「キャッシュフラッシュ」という）。

【００７３】このチェックポイント処理加速装置３０
は、すべてのＭｏｄｉｆｉｅｄ状態のキャッシュブロッ
クに対し、その内容のメインメモリ５１への書き戻しを
要求するコマンドをシステムバス４０に発行することに
よってキャッシュフラッシュを実現する。

【００７４】この処理は、プロセッサ１０がキャッシュ
フラッシュ用のソフトウェアを実行するのと比較して高
速であることが期待される。チェックポイント処理が終
了すると、プロセッサ１０は通常のデータ処理を再開す
る。

【００７５】（障害発生時の復旧処理）計算機システム
に何らかの障害が発生した場合、プロセッサ１０は、障
害の箇所を同定し、必要であれば障害の発生した装置を
切り離すとともに、すべてのキャッシュブロック２０を
無効化する。

【００７６】そして、チェックポイント処理加速装置３
０は、その内部に記憶されているビフォアイメージを使
って、メインメモリ５１に更新前のデータを書き戻すコ
マンドを発行することにより、メインメモリ５１の状態
を直前のチェックポイント処理時の状態に戻す。その
後、プロセッサ１０は通常のデータ処理を再開する。

【００７７】すなわち、本実施形態のチェックポイント
処理加速装置３０は、下記の３つの機能を有する。

【００７８】（１）通常のデータ処理時 プロセッサ１０がデータ更新を行なったことを検知し、
そのビフォアイメージを取得して記憶する。

【００７９】（２）チェックポイント処理 プロセッサ１０からの指示により、記憶していたビフォ
フイメージを使ってＭｏｄｉｆｉｅｄ状態のキャッシュ
ブロックの内容のメインメモリ５１への書き戻しを要求
するコマンドを発行する。

【００８０】（３）障害発生時の復旧処理 プロセッサ１０からの指示により、記憶していたビフォ
アイメージを使ってメインメモリ５１に更新前のデータ
を書き戻すコマンドを発行する。

【００８１】なお、ビフォアイメージを記憶するのは、
（２）および（３）の機能を実現するためであるから、
必ずしもすべてのデータ更新について、そのビフォアイ
メージを取得する必要はない。たとえば、チェックポイ
ントの後、あるアドレスに対して最初に更新が発生した
場合、ビフォアイメージの取得は必須であるが、２度目
以降の場合には、ビフォアイメージの取得は不要であ
る。

【００８２】このチェックポイント処理加速装置３０
は、システムバス４０上のコマンドとその応答とを監視
し、あるいは能動的にコマンドを発行することにより処
理を行なうので、ここでキャッシュメモリ２０およびシ
ステムバス４０の構造、ならびにコマンドとそれに対す
る応答とについて説明する。ただし、ここで述べるもの
は、本実施形態のメモリ状態復元部３３を適用可能な計
算機の一例である。たとえば、下記に示すキャッシュブ
ロックの取り得る状態やシステムバス４０上のコマンド
や応答には、それぞれ数種類のバリエーションが存在す
るが、いずれについても本実施形態の主旨にしたがった
チェックポイント処理加速装置３０が構成可能である。

【００８３】（システムバスの構造）システムバス４０
は、アドレス／データ線の他、制御用信号線として、コ
マンド信号線、モディファイド応答信号線、およびシェ
アード応答信号線を含む。アドレス／データ信号線は、
コマンドのアドレスおよびデータを送るための信号線で
あり、共通の信号線を時分割で使う方式と、アドレス／
データそれぞれに独立した信号線を設ける方式とがあ
り、いずれであっても構わない。コマンド信号線は、コ
マンドの種類を示す他、コマンドに関する各種情報を送
るための信号線である。シェアード応答信号線は、他の
プロセッサ／キャッシュメモリにより発行されたコマン
ドに対して、ブロックを共有していることを通知するた
めに用いられる。そして、モディファイド応答信号線
は、他のプロセッサ／キャッシュメモリにより発行され
たコマンドに対して、ブロックの更新データを保持して
いることを通知するために用いられる。

【００８４】（キャッシュブロックの状態）キャッシュ
ブロックの取り得る状態は、下記の通りである。

【００８５】（１）Ｉｎｖａｌｉｄ状態 そのキャッシュブロックには有効なデータが存在しな
い。

【００８６】（２）Ｍｏｄｉｆｉｅｄ状態 そのキャッシュブロックには更新されたデータが存在す
る。また、他のプロセッサ１０のキャッシュブロックに
は、このデータは存在しない。

【００８７】（３）Ｃｌｅａｎ−Ｓｈａｒｅｄ状態 そのキャッシュブロックにはメインメモリ５１と同一内
容のデータが存在する。また、他のプロセッサ１０のキ
ャッシュブロックにも、このデータが存在する可能性が
ある。

【００８８】（４）Ｃｌｅａｎ−Ｅｘｃｌｕｓｉｖｅ状
態 そのキャッシュブロックにはメインメモリ５１と同一内
容のデータが存在する。また、他のキャッシュメモリ２
０のキャッシュブロックには、このデータは存在しな
い。

【００８９】（コマンドおよび応答の仕様）システムバ
ス４０上のコマンドおよびそれに対するキャッシュメモ
リ２０あるいはメインメモリ５１からの応答は、次の通
りである。ただし、このうち、Ｒｅａｄ−Ｌｉｎｅ−Ｎ
ｏｎ−Ｃｏｈｅｒｅｎｔは、システムバス４０ではサポ
ートされているが、キャッシュメモリ２０が発行するコ
マンドではない。

【００９０】（１）Ｒｅａｄ−Ｌｉｎｅ（キャッシュブ
ロックデータのリード要求） 発行される状況…プロセッサ１０がデータを読込もうと
して、キャッシュメモリ２０中にそのデータが無い場
合。

【００９１】応答（ケース１）…Ｍｏｄｉｆｉｅｄ状態
のキャッシュブロックを有するキャッシュメモリ２０が
あれば、そのキャッシュメモリ２０は、モディファイド
応答信号線をアサートして、Ｒｅａｄ−Ｌｉｎｅコマン
ドを発行したキャッシュメモリ２０とメインメモリ５１
にデータが転送される。両方のキャッシュブロックの状
態は、Ｃｌｅａｎ−Ｓｈａｒｅｄとなる。

【００９２】応答（ケース２）…Ｍｏｄｉｆｉｅｄ状態
のキャッシュブロックを有するキャッシュメモリ２０は
ないが、Ｃｌｅａｎ−ＳｈａｒｅｄまたはＣｌｅａｎ−
Ｅｘｃｌｕｓｉｖｅ状態のキャッシュブロックを有する
キャッシュメモリ２０があれば、そのキャッシュメモリ
２０は、シェアード応答信号線をアサートする。メイン
メモリ５１またはそのデータを保持するキャッシュメモ
リ２０がＲｅａｄ−Ｌｉｎｅコマンドを発行したキャッ
シュメモリ２０にデータを転送する。いずれがデータ転
送するかは、計算機に依存する。両方のキャッシュブロ
ックの状態は、Ｃｌｅａｎ−Ｓｈａｒｅｄとなる。

【００９３】応答（ケース３）…前記いずれでもない場
合、モディファイド応答信号線もシェアード応答信号線
もアサートされず、メインメモリ５１からＲｅａｄ−Ｌ
ｉｎｅコマンドを発行したキャッシュメモリ２０にデー
タが転送される。キャッシュブロックの状態は、Ｃｌｅ
ａｎ−Ｅｘｃｌｕｓｉｖｅとなる。

【００９４】（２）Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉ
ｎｖａｌｉｄａｔｅ（キャッシュブロックデータのリー
ドと、他のキャッシュブロックの無効化要求） 発行される状況…プロセッサ１０がデータを更新しよう
として、キャッシュメモリ２０中にそのデータが無い場
合。

【００９５】応答（ケース１）…Ｍｏｄｉｆｉｅｄ状態
のキャッシュブロックを有するキャッシュメモリ２０が
あれば、そのキャッシュメモリ２０は、モディファイド
応答信号線をアサートして、Ｒｅａｄ−Ｌｉｎｅ−ｗｉ
ｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドを発行したキャッ
シュメモリ２０とメインメモリ５１にデータが転送され
る。計算機によっては、Ｍｏｄｉｆｉｅｄ状態のキャッ
シュブロックを有するキャッシュメモリ２０がＲｅｔｒ
ｙを応答して、メインメモリ５１にデータを書戻し、Ｒ
ｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅコ
マンドを発行したキャッシュメモリ２０が再度同じコマ
ンドを発行すると、今度はメインメモリ５１が応答する
こともある（後述するケース３）。本実施形態では、前
者であるとして説明する。要求を発行した側のキャッシ
ュブロックの状態は、Ｍｏｄｉｆｉｅｄとなり、応答し
た側は、Ｉｎｖａｌｉｄ状態となる。

【００９６】応答（ケース２）…Ｃｌｅａｎ−Ｓｈａｒ
ｅｄまたはＣｌｅａｎ−Ｅｘｃｌｕｓｉｖｅ状態のキャ
ッシュブロックを有するキャッシュメモリ２０があれ
ば、そのキャッシュメモリ２０は、シェアード応答信号
線をアサートする。メインメモリ５１またはそのデータ
を保持するキャッシュメモリ２０がＲｅａｄ−Ｌｉｎｅ
−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドを発行した
キャッシュメモリ２０にデータを転送する。いずれがデ
ータ転送するかは、計算機に依存する。要求を発行した
側のキャッシュブロックの状態は、Ｍｏｄｉｆｉｅｄと
なり、応答した側は、Ｉｎｖａｌｉｄ状態となる。

【００９７】応答（ケース３）…前記いずれでもない場
合、モディファイド応答信号線もシェアード応答信号線
もアサートされず、メインメモリ５１からＲｅａｄ−Ｌ
ｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドを発
行したキャッシュメモリ２０にデータが転送される。キ
ャッシュブロックの状態は、Ｍｏｄｉｆｉｅｄとなる。

【００９８】（３）Ｗｒｉｔｅ−Ｌｉｎｅ（キャッシュ
ブロックデータのメインメモリへの書き込み） 発行される状況…Ｍｏｄｉｆｉｅｄ状態のキャッシュブ
ロックに他のアドレスのデータを格納しなければならな
くなったため、Ｍｏｄｉｆｉｅｄ状態のキャッシュブロ
ックの内容をメインメモリ５１に書き戻す場合。

【００９９】応答…メインメモリ５１がこのコマンドに
含まれるデータにより更新される。キャッシュブロック
の内容は、Ｃｌｅａｎ−Ｓｈａｒｅｄとなる。

【０１００】（４）Ｉｎｖａｌｉｄａｔｅ（他のキャッ
シュメモリのデータ無効化要求。アドレスの転送のみ） 発行される状況…プロセッサ１０がＣｌｅａｎ−Ｓｈａ
ｒｅｄ状態のキャッシュブロックのデータを更新しよう
とする場合。

【０１０１】応答…本コマンドを発行した側は、Ｍｏｄ
ｉｆｉｅｄ状態となり、受信した側は、Ｉｎｖａｌｉｄ
状態となる。

【０１０２】（５）Ｒｅａｄ−Ｌｉｎｅ−Ｎｏｎ−Ｃｏ
ｈｅｒｅｎｔ（メインメモリデータのリード要求） 発行される状況…メインメモリ５１からＩ／Ｏ装置への
ＤＭＡ転送等で使用応答…キャッシュメモリ２０の状態
に関わらず、常にメインメモリ５１が要求されたアドレ
スの内容を応答として返す。キャッシュブロックの状態
は不変である。

【０１０３】以上、本実施形態のキャッシュメモリ２０
およびシステムバス４０などを説明した。

【０１０４】（チェックポイント処理加速装置の構成）
チェックポイント処理加速装置３０は、ビフォアイメー
ジ記憶部３５、ビフォアイメージ取得部３２、キャッシ
ュフラッシュ実行部３４およびメインメモリ状態復元部
３３で構成される。

【０１０５】ビフォアイメージ記憶部３５は、図２に示
すように、更新アドレスおよび更新前データの組（ビフ
ォアイメージ）を記憶する複数のエントリと、キャッシ
ュフラッシュ実行部３４が使用するＦポインタと、ビフ
ォアイメージ取得部３２およびメインメモリ状態復元部
３３が使用するＷポインタとで構成される。

【０１０６】ビフォアイメージ記憶部３５に記憶する更
新前のデータは、キャッシュブロックと同じ大きさ（こ
こでは、Ｂビットとする）である。これは、キャッシュ
メモリ２０間、あるいはキャッシュメモリ２０とメイン
メモリ５１間のデータ転送の単位と同じにするためであ
る。

【０１０７】Ｗポインタは、ビフォアイメージ取得部３
２が新たに取得したビフォアイメージを格納するエント
リを示す。プロセッサ１０の指示により、ビフォアイメ
ージ取得部３２が起動されると、Ｗポインタは、最初の
エントリを指すように初期化される。

【０１０８】そして、ビフォアイメージ取得部３２が新
たに取得したビフォアイメージをＷポインタの指すエン
トリに格納すると、Ｗポインタがインクリメントされ、
その次のエントリを指すように制御される。

【０１０９】また、プロセッサ１０の指示によりメイン
メモリ状態復元部３３が起動されると、Ｗポインタが次
々とデクリメントされながら、Ｗポインタの指すエント
リに格納されている更新アドレスと更新前データの組を
使って、メインメモリ５１の内容が更新前の状態に戻さ
れていく。

【０１１０】Ｆポインタは、キャッシュフラッシュ実行
部３４が次に処理対象とするビフォアイメージを格納し
ているエントリを指す。プロセッサ１０の指示により、
キャッシュフラッシュ実行部３４が起動されると、Ｆポ
インタは最初のエントリを指すよう初期化される。

【０１１１】キャッシュフラッシュ実行部３４は、Ｆポ
インタの指すエントリに格納されている更新アドレスに
対して、Ｒｅａｄ−Ｌｉｎｅコマンドを発行しては、Ｆ
ポインタが次のエントリを指すよう制御される。そし
て、Ｆポインタの値とＷポインタの値が一致すると、キ
ャッシュフラッシュ実行部３４は終了する。

【０１１２】ビフォアイメージ取得部３２は、システム
バス４０上のコマンドおよび応答を監視し、あるいは必
要によりコマンドを発行することにより、プロセッサ１
０がキャッシュメモリ２０上でデータを更新した際、そ
のビフォアイメージをビフォアイメージ記憶部３５に格
納する。ビフォアイメージ取得部３２が前記コマンドを
検知したときの動作を下記に示す。

【０１１３】（１）Ｒｅａｄ−Ｌｉｎｅ シェアード応答信号線をアサートする。

【０１１４】（２）Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉ
ｎｖａｌｉｄａｔｅ もし、モディファイド応答信号線がアサートされれば何
もしない。そうでなければ、コマンドに含まれる更新ア
ドレスと、キャッシュメモリ２０またはメインメモリ５
１からの応答に含まれる更新前データとをビフォアイメ
ージ記憶部３５に格納する。

【０１１５】（３）Ｉｎｖａｌｉｄａｔｅ コマンドに含まれる更新アドレスを使って、Ｒｅａｄ−
Ｌｉｎｔ−Ｎｏｎ−Ｃｏｈｅｒｅｎｔコマンドを発行す
る。そして、前記更新アドレスとメインメモリ５１から
の応答に含まれる更新前データとをビフォアイメージ記
憶部３５に格納する。

【０１１６】図３には、このビフォアイメージ取得部３
２の処理フローが示されている。

【０１１７】Ｒｅａｄ−Ｌｉｎｅコマンドは、プロセッ
サ１０がデータを更新するときに発行されるコマンドで
はないので、ビフォアイメージを取得することはない。
しかし、シェアード応答信号線をアサートし、キャッシ
ュブロックがＣｌｅａｎ−Ｅｘｃｌｕｓｉｖｅ状態とな
るのを防ぐ必要がある。というのは、プロセッサ１０が
Ｃｌｅａｎ−Ｅｘｃｌｕｓｉｖｅ状態のキャッシュブロ
ックのデータを更新する場合、他のキャッシュメモリ２
０はそのデータを保持していないため、システムバス４
０に何のコマンドも発行されることなく、Ｃｌｅａｎ−
Ｅｘｃｌｕｓｉｖｅ状態からＭｏｄｉｆｉｅｄ状態に遷
移する。そのため、ビフォアイメージ取得部３２は、ビ
フォアイメージを取得できなくなる。そこで、ビフォア
イメージ取得部３２がシェアード応答信号線をアサート
することにより、キャッシュブロックはＣｌｅａｎ−Ｓ
ｈａｒｅｄ状態となり、プロセッサ１０によるデータの
更新では、システムバス４０にＩｎｖａｌｉｄａｔｅコ
マンドが発行されることになる。

【０１１８】Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａ
ｌｉｄａｔｅコマンドの場合、キャッシュメモリ２０あ
るいはメインメモリ５１から更新前のデータを含む応答
があるので、ビフォアイメージ取得部３２は、それらを
抽出すれば良い。ただし、モディファイド応答信号線が
アサートされている場合、他のキャッシュメモリ２０が
そのデータをＭｏｄｉｆｉｅｄ状態で保持していたこと
になるので（したがって、そのアドレスに対応するビフ
ォアイメージはすでにビフォアイメージ記憶部３５に記
憶されている）、その場合にはビフォアイメージを記憶
しない。これにより、ビフォアイメージ記憶部３２の利
用効率の向上、キャッシュフラッシュ時間の短縮などが
期待できる。

【０１１９】Ｉｎｖａｌｉｄａｔｅコマンドの場合、本
コマンドおよび応答はデータを含まないので、ビフォア
イメージ取得部３２が、Ｒｅａｄ−Ｌｉｎｅ−Ｎｏｎ−
Ｃｏｈｅｒｅｎｔコマンドを発行し、メインメモリ５１
からの応答に含まれる更新前データを取得する。ここ
で、もしＲｅａｄ−Ｌｉｎｅコマンドを発行すると更新
されたデータを保持しているキャッシュブロックが応答
するので、更新前のデータを得ることはできない。すな
わち、Ｒｅａｄ−Ｌｉｎｅ−Ｎｏｎ−Ｃｏｈｅｒｅｎｔ
コマンドを発行することが必須である。

【０１２０】キャッシュフラッシュ実行部３４は、プロ
セッサ１０の指示により、まずＦポインタが最初のエン
トリを指すようにした後、Ｆポインタの指すエントリ中
の更新アドレスを使って、Ｒｅａｄ−Ｌｉｎｅコマンド
を発行し、Ｆポインタを進める。Ｒｅａｄ−Ｌｉｎｅコ
マンドを発行するのは、もし、そのアドレスのデータを
Ｍｏｄｉｆｉｅｄ状態で保持するキャッシュブロックが
あれば、そのデータをメインメモリ５１にも転送し、そ
のキャッシュブロックの状態はＭｏｄｉｆｉｅｄからＣ
ｌｅａｎ−Ｓｈａｒｅｄに変化するというＲｅａｄ−Ｌ
ｉｎｅとその応答の性質を利用するためである。そし
て、ＦポインタがＷポインタと等しくなれば、キャッシ
ュフラッシュ処理を終了する。この時、キャッシュブロ
ックの状態はすべてＩｎｖａｌｉｄもしくはＣｌｅａｎ
−Ｓｈａｒｅｄとなっている。

【０１２１】このキャッシュフラッシュ実行部３４は、
ビフォアイメージ記憶部３５に格納されているすべての
アドレスについて、Ｒｅａｄ−Ｌｉｎｅコマンドを発行
しているが、これには無駄がある。というのは、通常の
データ処理において、たとえばａ番地のデータをＭｏｄ
ｉｆｉｅｄ状態で保持しているキャッシュブロックが、
その後にｂ番地のデータを格納するため、ａ番地のデー
タをメインメモリ５１に書き戻した場合、ａ番地のＭｏ
ｄｉｆｉｅｄ状態のキャッシュブロックは実在しないに
もかかわらず、キャッシュフラッシュ実行部３４は、ａ
番地のビフォアイメージが存在するため、ａ番地に対し
てＲｅａｄ−Ｌｉｎｅコマンドを発行することが、少な
からず起こるためである。これを改善する方法について
は、他の実施形態において説明する。図４には、キャッ
シュフラッシュ実行部３４の処理フローが示されてい
る。

【０１２２】メインメモリ状態復元部３３は、プロセッ
サ１０の指示により、Ｗポインタをデクリメントし、Ｗ
ポインタの指すエントリ中のビフォアイメージをＷｒｉ
ｔｅ−Ｌｉｎｅコマンドを使って、メインメモリに書き
戻す。ここで、ａ番地に対するビフォアイメージが２つ
以上存在する場合、チェックポイント時の状態に戻すに
は、より早い時点で取得したビフォアイメージをより遅
い時点でメインメモリ５１に書き戻す必要がある。した
がって、Ｗポインタが現在指すエントリから最初のエン
トリに向かってデクリメントするのは、前記の制約を満
たす最も容易な方法である。図５には、メインメモリ状
態復元部３３の処理フローが示されている。

【０１２３】次に、プロセッサ１０によるチェックポイ
ント処理加速装置３０の制御方式を図６に基づいて説明
する。

【０１２４】通常のデータ処理では、ビフォアイメージ
取得部３２を起動した後、アプリケーションプログラム
やオペレーティングシステムを実行する。そして、適当
なタイミングになると、通常のデータ処理を中断して、
チェックポイント処理を開始する。

【０１２５】チェックポイント処理では、まず、プロセ
ッサ１０を割り込み禁止状態にして、外部機器などから
の割り込みを受けつけないようにする。これは、チェッ
クポイント処理中は、通常のデータ処理を一切実行しな
いようにするためである。ただし、計算機の故障発生を
通知する割り込みについては、通常の割り込みより高い
優先度を設定するなど、前記割り込み禁止状態にあって
も受け付けられるようになっている必要がある。

【０１２６】次に、プロセッサ１０は、キャッシュフラ
ッシュ実行部３４を起動し、通常のデータ処理を中断し
た時点でのコンテキスト、すなわちレジスタの内容のメ
インメモリ５１の然るべきアドレスへの書き込みを行な
う。ただし、本実施形態ではコピーバック型のキャッシ
ュメモリが使用されるので、この時点では通常のデータ
更新と同じように、キャッシュブロックにＭｏｄｉｆｉ
ｅｄ状態で保持され、ビフォアイメージ記憶部３５にそ
のアドレスのビフォアイメージが記憶されている。

【０１２７】その後、プロセッサ１０は、キャッシュフ
ラッシュ実行部３４が、ビフォアイメージ記憶部３５内
のビフォアイメージを使って、すべてのＭｏｄｉｆｉｅ
ｄ状態のキャッシュブロックのデータがメインメモリ５
１に書き戻されるのを待つ。プロセッサ１０のコンテキ
ストも、このとき、メインメモリ５１に書き戻される。
キャッシュフラッシュ実行部３４が実行を終了すると、
メインメモリ５１に保存したコンテキストを対応するレ
ジスタに戻し、割り込み禁止状態を解除することによ
り、通常のデータ処理を再開する。

【０１２８】次に、チェックポイント処理加速装置３０
の動作を説明する。

【０１２９】（初期化）プロセッサ１０は、ソフトウェ
アを実行することにより、すべてのキャッシュブロック
をＭｏｄｉｆｉｅｄ状態以外の状態にする。

【０１３０】（通常のデータ処理時）プロセッサ１０
は、通常のデータ処理を開始する時点で、ビフォアイメ
ージ取得部３２を起動する。ここでは、図７を参照し、
通常のデータ処理として、プロセッサ１０が、ａ番地の
データをＡ０からＡ１に、ｂ番地のデータをＢ０からＢ
１に、ａ番地のデータをＡ１からＡ２に、この順で更新
する場合について説明する。ただし、ａ番地、ｂ番地
は、ともにキャッシュブロックＢＬＫ０に対応し、ＢＬ
Ｋ０は、初期状態ではａ番地のデータＡ０をＣｌｅａｎ
−Ｓｈａｒｅｄ状態で保持しているとする。

【０１３１】（１）初期状態を示す。

【０１３２】（２）プロセッサ１０がａ番地のデータを
Ａ１に更新しようとするが、キャッシュブロックＢＬＫ
０がａ番地のデータをＣｌｅａｎ−Ｓｈａｒｅｄ状態で
保持しているため、ａ番地に対するＩｎｖａｌｉｄａｔ
ｅコマンドが発行される。

【０１３３】（３）そのデータを有する他のキャッシュ
メモリ２０は、ａ番地のキャッシュブロックがあれば無
効化し、終了したことを示す応答を返す。キャッシュメ
モリ２０上のデータが、Ａ０からＡ１へと更新される。

【０１３４】（４）ビフォアイメージ取得部３２は、ａ
番地に対してＲｅａｄ−Ｌｉｎｅ−Ｎｏｎ−Ｃｏｈｅｒ
ｅｎｔコマンドを発行する。

【０１３５】（５）メインメモリ５１がデータＡ０を応
答する。ビフォアイメージ取得部３２は、ａ番地とデー
タＡ０の組を、ビフォアイメージ記憶部３５に格納す
る。

【０１３６】（６）プロセッサ１０がｂ番地のデータを
Ｂ１に更新しようとするが、キャッシュブロックＢＬＫ
０がａ番地のデータＡ１をＭｏｄｉｆｉｅｄ状態で保持
しているため、ａ番地のデータ書き戻しのためのＷｒｉ
ｔｅ−Ｌｉｎｅコマンドがライトバッファに一時的に保
持され、先にｂ番地に対するＲｅａｄ−Ｌｉｎｅ−ｗｉ
ｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドが発行される。

【０１３７】（７）メインメモリ５１がデータＢ０を含
む応答を返す。この動作例は、初期化直後であるので、
モディファイド応答信号線はアサートされない。このと
き、ビフォアイメージ取得部３２は、ｂ番地とデータＢ
０の組をビフォアイメージ記憶部３５に格納する。

【０１３８】（８）ライトバッファに保持されていたａ
番地に対するＷｒｉｔｅ−Ｌｉｎｅコマンドが発行され
る。

【０１３９】（９）メインメモリ５１のａ番地のデータ
がＡ１に変わる。

【０１４０】（１０）プロセッサ１０がａ番地のデータ
をＡ２に更新しようするが、キャッシュブロックＢＬＫ
０がｂ番地のデータＢ１をＭｏｄｉｆｉｅｄ状態を保持
しているため、ｂ番地のデータ書き戻しのためのＷｒｉ
ｔｅ−Ｌｉｎｅコマンドがライトバッファに一時的に保
持され、先にａ番地に対するＲｅａｄ−Ｌｉｎｅ−ｗｉ
ｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドが発行される。

【０１４１】（１１）メインメモリ５１がデータＡ１を
含む応答を返す。ビフォアイメージ取得部３２は、ａ番
地とデータＡ１の組をビフォアイメージ記憶部３５に格
納する。

【０１４２】（１２）ライトバッファに保持されていた
ｂ番地に対するＷｒｉｔｅ−Ｌｉｎｅコマンドが発行さ
れる。

【０１４３】（１３）メインメモリ５１のｂ番地のデー
タがＢ１に変わる。

【０１４４】以上、プロセッサ１０、メインメモリ５１
およびビフォアイメージ取得部３２の動作例を示した。

【０１４５】（チェックポイント処理時）前述した状態
で、プロセッサ１０がキャッシュフラッシュ実行部３４
を起動すると、キャッシュフラッシュ実行部３４は、ａ
番地、ｂ番地、ａ番地の順にＲｅａｄ−Ｌｉｎｅコマン
ドを発行する。その様子を図８に示す。ただし、ビフォ
アイメージの欄の下線は、Ｆポインタの指す位置を表わ
す。

【０１４６】（１）初期状態を示す。

【０１４７】（２）キャッシュフラッシュ実行部３４
は、最初に取得したビフォアイメージａ番地とデータＡ
０の組を使い、ａ番地に対するＲｅａｄ−Ｌｉｎｅコマ
ンドを発行する。

【０１４８】（３）ＢＬＫ０はａ番地のデータＡ２をＭ
ｏｄｉｆｉｅｄ状態で保持しているので、モディファイ
ド応答信号線をアサートし、メインメモリ５１への書き
戻しが行なわれ、メインメモリ５１のａ番地がＡ２に変
わる。ＢＬＫ０の状態は、Ｃｌｅａｎ−Ｓｈａｒｅｄに
変化する。

【０１４９】（４）キャッシュフラッシュ実行部３４
は、ビフォアイメージｂ番地とデータＢ０の組を使い、
ｂ番地に対してＲｅａｄ−Ｌｉｎｅコマンドを発行す
る。

【０１５０】（５）ＢＬＫ０はａ番地のデータをＣｌｅ
ａｎ−Ｓｈａｒｅｄ状態で保持しているので、モディフ
ァイド応答信号線もシェアード応答信号線もアサートし
ない。メインメモリ５１がＢ１を応答する。ＢＬＫ０の
状態は変化しない。

【０１５１】（６）キャッシュフラッシュ実行部３４
は、ビフォアイメージａ番地とデータＡ１の組を使い、
ａ番地に対してＲｅａｄ−Ｌｉｎｅコマンドを発行す
る。

【０１５２】（７）ＢＬＫ０はＣｌｅａｎ−Ｓｈａｒｅ
ｄ状態であるので、シェアード応答信号線をアサートす
る。メインメモリ５１がＡ２を応答する。ＢＬＫ０の状
態は変化しない。

【０１５３】キャッシュフラッシュ実行部３４の動作が
終了すると、Ｍｏｄｉｆｉｅｄ状態であったすべてのキ
ャッシュブロックの内容がメインメモリ５１に書き戻さ
れるとともに、それらキャッシュブロックの状態がＣｌ
ｅａｎ−Ｓｈａｒｅｄ状態になる。これは、初期化直後
と同じ状態であり、したがって、キャッシュフラッシュ
実行部３４が終了すると、プロセッサ１０は直ちに通常
のデータ処理を始めることができる。

【０１５４】以上、ビフォアイメージを使った、キャッ
シュフラッシュ実行部３４の動作例を示した。

【０１５５】（障害発生時の復旧処理）計算機に何らか
の障害が発生した場合、プロセッサ１０は、障害の箇所
を同定し、必要であれば障害の発生した装置を切り離す
とともに、すべてのキャッシュブロックを無効化する。
そして、チェックポイント処理加速装置３０のメインメ
モリ状態復元部３３が、ビフォアイメージを使って、Ｗ
ｒｉｔｅ−Ｌｉｎｅコマンドを発行することにより、メ
インメモリ５１の状態を直前のチェックポイント処理時
の状態に戻す。

【０１５６】この様子を、先に説明したチェックポイン
ト処理の開始前に故障が発生した場合を例に図９を参照
して説明する。

【０１５７】（１）初期状態を示す。

【０１５８】（２）プロセッサ１０がすべてのキャッシ
ュブロックの無効化を行なう命令を実行する。

【０１５９】（３）この命令実行の結果、ＢＬＫ０はＩ
ｎｖａｌｉｄ状態となる。

【０１６０】（４）メインメモリ状態復元部３３が、最
後に取得したビフォアイメージａ番地とデータＡ１の組
をもとに、Ｗｒｉｔｅ−Ｌｉｎｅコマンド発行する。

【０１６１】（５）メインメモリ５１のａ番地にＡ１が
書かれるが、もともとＡ１であったので変わらない。

【０１６２】（６）メインメモリ状態復元部３３が、そ
の前に取得したビフォアイメージｂ番地とデータＢ０の
組をもとに、Ｗｒｉｔｅ−Ｌｉｎｅコマンド発行する。

【０１６３】（７）メインメモリ５１のｂ番地がＢ０に
変わる。

【０１６４】（８）メインメモリ状態復元部３３が、そ
の前に取得したビフォアイメージａ番地とデータＡ０の
組をもとに、Ｗｒｉｔｅ−Ｌｉｎｅコマンド発行する。

【０１６５】（９）メインメモリ５１のａ番地がＡ０に
変わる。

【０１６６】この結果、メインメモリ５１はチェックポ
イント処理終了時点の状態に戻る。

【０１６７】以上、メインメモリ状態復元部３３の動作
例を示した。

【０１６８】このように、本実施形態のチェックポイン
ト処理加速装置３０を適用すれば、特別なキャッシュメ
モリなどを必要とせずに、標準的な構成をもつ計算機シ
ステムにおいて効率的なキャッシュフラッシュが実現さ
れ、かつ高性能なチェックポイントリカバリ方式の計算
機システムが構築可能となる。

【０１６９】（第２の実施形態）次に、この発明の第２
の実施形態を説明する。図１０には、本実施形態に係る
計算機システムのシステム構成が示されている。チェッ
クポイント処理加速装置３０が適用される計算機の構成
は第１の実施形態と同じである。

【０１７０】本実施形態のチェックポイント処理加速装
置３０は、ビフォアイメージ記憶部３５、フラグメモリ
３６、ビフォアイメージ取得部３２、キャッシュフラッ
シュ実行部３４およびメインメモリ状態復元部３３で構
成される。

【０１７１】ビフォアイメージ記憶部３５は、第１の実
施形態のビフォアイメージ記憶部３５と同一である。

【０１７２】フラグメモリ３６は、メインメモリ５１を
キャッシュブロック単位ごとに１ビットの情報を保持す
る領域である。なお、実装されているメインメモリ５１
の一部分についてフラグメモリ３６を備えるだけでもよ
い。フラグメモリ３６は、そのアドレスに対するビフォ
アイメージがビフォアイメージ記憶部３５に格納され、
かつキャッシュフラッシュ実行部３４が未だそのアドレ
スに対してＲｅａｄ−Ｌｉｎｅコマンドを発行していな
いときにだけオンになるように制御される。

【０１７３】したがって、あるアドレスに対するフラグ
メモリ３６がオンになっているということは、キャッシ
ュフラッシュ実行部３４が、将来、そのアドレスに対し
てＲｅａｄ−Ｌｉｎｅコマンドを発行することを表わし
ている。また、初期化終了時やチェックポイント処理終
了時は、すべてのフラグメモリ３６の値がオフになって
いる。

【０１７４】ビフォアイメージ取得部３２は、ビフォア
イメージを取得する部分に関しては第１の実施形態と同
じである。しかし、前述したフラグメモリ３６の参照／
更新の処理が追加され、また、フラグメモリ３６の値に
よって、ビフォアイメージを格納しないことがある。ビ
フォアイメージ取得部３２の処理フローを図１１に示
す。

【０１７５】図１１に示したように、ビフォアイメージ
取得部３２は、更新アドレスに対応するフラグメモリ３
６の値を参照し、もしオフであれば、それをオンに変更
するとともに、第１の実施形態と同一の方法でビフォア
イメージを取得する。一方、オンであれば、ビフォアイ
メージを取得・格納する必要はない。それは、下記の理
由による。

【０１７６】（１）フラグメモリ３６をオンにするの
は、ビフォアイメージ取得部３２がビフォアイメージを
取得して、ビフォアイメージ記憶部３５に格納する時だ
けである。したがって、フラグメモリ３６がオンである
ということは、そのアドレスに対するビフォアイメージ
が格納されているので、メインメモリ状態復元部３３は
正しく動作する。

【０１７７】（２）また、フラグメモリ３６がオンとい
うことは、キャッシュフラッシュ実行部３４が、そのア
ドレスに対して将来Ｒｅａｄ−Ｌｉｎｅコマンドを発行
することを示している。したがって、キャッシュフラッ
シュ実行部３４にとっても、フラグメモリ３６がオンの
時には、ビフォアイメージを格納する必要はない。

【０１７８】なお、あるアドレスに対応するフラグメモ
リ３６が無い場合には、そのアドレスに対応するビフォ
アイメージを常に採取・格納すれば良い。つまり、その
ようなアドレスに関しては、第１実施形態の場合と同じ
動作となる。

【０１７９】キャッシュフラッシュ実行部３４は、第１
の実施形態のキャッシュフラッシュ実行部３４に、Ｒｅ
ａｄ−Ｌｉｎｅコマンドを発行する際、フラグメモリ３
６をオフにする機構を追加したものである。なお、ある
アドレスに対応するフラグメモリ３６が無い場合には、
図１２に示す処理フローにおいて、フラグメモリ３６を
オフにする部分だけを実行しないようにすればよい。

【０１８０】メインメモリ状態復元部３３は、第１の実
施形態と同じである。

【０１８１】ここで、チェックポイント処理加速装置３
０の動作を説明する。

【０１８２】（初期化）プロセッサ１０は、すべてのフ
ラグメモリ３６をオフにする。これと同期して、プロセ
ッサ１０はソフトウェアを実行することにより、すべて
のキャッシュブロックをＭｏｄｉｆｉｅｄ状態以外の状
態にする。

【０１８３】（通常のデータ処理時）プロセッサ１０
は、通常のデータ処理を開始する時点で、ビフォアイメ
ージ取得部３２を起動する。ここでは、図１３を参照
し、通常のデータ処理として、プロセッサ１０が、ａ番
地のデータをＡ０からＡ１に、ｂ番地のデータをＢ０か
らＢ１に、ａ番地のデータをＡ１からＡ２に、この順で
更新する場合について説明する。ただし、ａ番地、ｂ番
地は、ともにキャッシュブロックＢＬＫ０に対応し、Ｂ
ＬＫ０は、初期状態ではａ番地のデータＡ０をＣｌｅａ
ｎ−Ｓｈａｒｅｄ状態で保持しているとする。

【０１８４】（１）初期状態を示す。

【０１８５】（２）プロセッサ１０がａ番地のデータを
Ａ１に更新しようとするが、キャッシュブロックＢＬＫ
０がａ番地のデータをＣｌｅａｎ−Ｓｈａｒｅｄ状態で
保持しているため、ａ番地に対するＩｎｖａｌｉｄａｔ
ｅコマンドが発行される。

【０１８６】（３）そのデータを有する他のキャッシュ
メモリ２０は、ａ番地のキャッシュブロックがあれば無
効化し、終了したことを示す応答を返す。

【０１８７】（４）ビフォアイメージ取得部３２は、ａ
番地に対応するフラグメモリ３６がオフであるため、こ
れをオンにし、ａ番地に対してＲｅａｄ−Ｌｉｎｅ−Ｎ
ｏｎ−Ｃｏｈｅｒｅｎｔコマンドを発行する。

【０１８８】（５）メインメモリ５１がデータＡ０を応
答する。ビフォアイメージ取得部３２が、ａ番地とデー
タＡ０の組をビフォアイメージ記憶部３５に格納する。

【０１８９】（６）プロセッサ１０がｂ番地のデータを
Ｂ１に更新しようとするが、キャッシュブロックＢＬＫ
０がａ番地のデータＡ１をＭｏｄｉｆｉｅｄ状態で保持
しているため、ａ番地のデータ書戻しのためのＷｒｉｔ
ｅ−Ｌｉｎｅコマンドがライトバッファに一時的に保持
され、先にｂ番地に対するＲｅａｄ−Ｌｉｎｅ−ｗｉｔ
ｈ−Ｉｎｖａｌｉｄａｔｅコマンドが発行される。

【０１９０】（７）メインメモリ５１がデータＢ０を応
答する。ビフォアイメージ取得部３２は、ｂ番地に対応
するフラグメモリ３６がオフであるため、これをオンに
し、ｂ番地とデータＢ０の組をビフォアイメージ記憶部
３５に格納する。

【０１９１】（８）ライトバッファに保持されていたａ
番地に対するＷｒｉｔｅ−Ｌｉｎｅコマンドが発行され
る。

【０１９２】（９）メインメモリ５１のａ番地がＡ１に
変わる。

【０１９３】（１０）プロセッサ１０がａ番地のデータ
をＡ２に更新しようとするが、キャッシュブロックＢＬ
Ｋ０がｂ番地のデータＢ１をＭｏｄｉｆｉｅｄ状態で保
持しているため、ｂ番地のデータ書き戻しのためのＷｒ
ｉｔｅ−Ｌｉｎｅコマンドがライトバッファに一時的に
保持され、先にａ番地に対するＲｅａｄ−Ｌｉｎｅ−ｗ
ｉｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドが発行される。

【０１９４】（１１）メインメモリ５１がデータＡ１を
応答する。ビフォアイメージ取得部３２は、ａ番地に対
応するフラグメモリ３６がオンであるため、ビフォアイ
メージを格納しない。

【０１９５】（１２）ライトバッファに保持されていた
ａ番地に対するＷｒｉｔｅ−Ｌｉｎｅコマンドが発行さ
れる。

【０１９６】（１３）メインメモリ５１のａ番地がＡ１
に変わる。

【０１９７】以上、プロセッサ１０、メインメモリ５
１、およびビフォアイメージ取得部３２の動作例を示し
た。

【０１９８】（チェックポイント処理時）前述した状態
で、プロセッサ１０がキャッシュフラッシュ実行部３４
を起動すると、キャッシュフラッシュ実行部３４は、ａ
番地、ｂ番地の順にＲｅａｄ−Ｌｉｎｅコマンドを発行
する。その様子を図１４に示す。ただし、ビフォアイメ
ージの欄の下線は、Ｆポインタが指す位置を表わす。

【０１９９】（１）初期状態を示す。

【０２００】（２）キャッシュフラッシュ実行部３４
は、最初に、ビフォアイメージａ番地とデータＡ０の組
を使い、ａ番地に対応するフラグメモリ３６をオフにす
るとともに、ａ番地に対してＲｅａｄ−Ｌｉｎｅコマン
ドを発行する。

【０２０１】（３）ＢＬＫ０はａ番地のデータＡ２をＭ
ｏｄｉｆｉｅｄ状態で保持しているので、モディファイ
ド応答信号線がアサートされ、メインメモリ５１への書
き戻しが行なわれ、メインメモリ５１のａ番地がＡ２に
変わる。ＢＬＫ０の状態は、Ｃｌｅａｎ−Ｓｈａｒｅｄ
に変化する。

【０２０２】（４）キャッシュフラッシュ実行部３４
は、ビフォアイメージｂ番地とデータＢ０の組を使い、
ｂ番地に対応するフラグメモリ３６をオフにするととも
に、ｂ番地に対してＲｅａｄ−Ｌｉｎｅコマンドを発行
する。

【０２０３】（５）ＢＬＫ０はａ番地のデータをＣｌｅ
ａｎ−Ｓｈａｒｅｄ状態で保持しているので、モディフ
ァイド応答信号線もシェアード応答信号線もアサートさ
れない。メインメモリ５１がＢ１を応答する。ＢＬＫ０
の状態は変化しない。

【０２０４】キャッシュフラッシュ実行部３４の動作が
終了すると、Ｍｏｄｉｆｉｅｄ状態であったすべてのキ
ャッシュブロックの内容がメインメモリ５１に書き戻さ
れるとともに、それらキャッシュブロックの状態がＣｌ
ｅａｎ−Ｓｈａｒｅｄ状態になる。また、すべてのフラ
グメモリ３６の値がオフとなる。これは、初期化直後と
同じ状態であり、したがって、キャッシュフラッシュ実
行部３４の動作が終了すると、プロセッサ１０は直ちに
通常のデータ処理を始めることができる。

【０２０５】以上、ビフォアイメージを使った、キャッ
シュフラッシュ実行部３４の動作例を示した。

【０２０６】（障害発生時の復旧処理）計算機に何らか
の障害が発生した場合、プロセッサ１０は、障害の箇所
を同定し、必要であれば障害の発生した装置を切り離す
とともに、すべてのキャッシュブロックを無効化する。

【０２０７】そして、チェックポイント処理加速装置３
０のメインメモリ状態復元部３３が、ビフォアイメージ
を使って、Ｗｒｉｔｅ−Ｌｉｎｅコマンドを発行するこ
とにより、メインメモリ５１の状態を直前のチェックポ
イント処理時の状態に戻す。

【０２０８】この様子を、先に説明したチェックポイン
ト処理の開始前に故障が発生した場合を例に図１５を参
照して説明する。

【０２０９】（１）初期状態を示す。

【０２１０】（２）プロセッサ１０がすべてのキャッシ
ュブロックの無効化を行なう命令を実行する。

【０２１１】（３）この命令実行の結果、ＢＬＫ０はＩ
ｎｖａｌｉｄ状態となる。

【０２１２】（４）メインメモリ状態復元部３３が、最
後に取得したビフォアイメージｂ番地とデータＢ０の組
をもとに、Ｗｒｉｔｅ−Ｌｉｎｅコマンドを発行する。

【０２１３】（５）メインメモリ５１のｂ番地がＢ０に
変わる。

【０２１４】（６）メインメモリ状態復元部３３が、ビ
フォアイメージａ番地とデータＡ０の組をもとに、Ｗｒ
ｉｔｅ−Ｌｉｎｅコマンド発行する。

【０２１５】（７）メインメモリ５１のａ番地がＡ０に
変わる。

【０２１６】（８）プロセッサ１０は、フラグメモリ５
１をすべてオフにする。

【０２１７】この結果、メインメモリ５１はチェックポ
イント処理終了時点の状態に戻る。

【０２１８】以上、メインメモリ状態復元部３３の動作
例を示した。

【０２１９】なお、フラグメモリ３６は、すべてのアド
レスに対して設定する必要は必ずしもない。あるアドレ
スについて、対応するフラグメモリ３６がない場合、ビ
フォアイメージ取得部３２は、そのアドレスに対するビ
フォアイメージを取得し、ビフォアイメージ記憶部３５
に格納するようにすればよい。

【０２２０】このように、本実施形態のチェックポイン
ト処理加速装置３０では、フラグメモリ３６を設けるこ
とにより、同じアドレスに対するビフォアイメージが２
回以上ビフォアイメージ記憶部３５に格納されることを
回避できる。

【０２２１】また、キャッシュフラッシュ実行部３４が
実行を終了したときには、すべてのフラグメモリ３６が
オフになっているため、プロセッサ１０は直ちに通常の
データ処理を開始できる。

【０２２２】（第３の実施形態）次に、この発明の第３
の実施形態を説明する。図１６には、本実施形態に係る
計算機システムのシステム構成が示されている。チェッ
クポイント処理加速装置３０が適用される計算機の構成
は第１の実施形態と同じである。

【０２２３】本実施形態のチェックポイント処理加速装
置３０は、ビフォアイメージ記憶部３５、ブロックカウ
ンタ３８、ブロックカウンタ制御部３７、ビフォアイメ
ージ取得部３２、キャッシュフラッシュ実行部３４およ
びメインメモリ状態復元部３３で構成される。

【０２２４】ビフォアイメージ記憶部３５は、第１の実
施形態のビフォアイメージ記憶部３５と同一である。

【０２２５】ブロックカウンタ３８は、１つ以上のアド
レス範囲の各々に対して設けられたカウンタの集合であ
り、各アドレス範囲に含まれるＭｏｄｉｆｉｅｄ状態の
キャッシュブロックの個数を保持するのに用いられる。
ただし、各アドレス範囲は、互い共通部分を持たないよ
うに設定する。このアドレス範囲の設定の一例を、キャ
ッシュメモリ２０がダイレクトマップ方式の場合につい
て説明する。

【０２２６】ひとつのキャッシュブロックに対応するア
ドレスの集合をひとつのアドレス範囲とする。この場
合、ブロックカウンタに属するひとつのカウンタは、対
応するキャッシュブロックでＭｏｄｉｆｉｅｄ状態のも
のの個数を保持することになる。プロセッサ数がＰの場
合、カウンタは０〜Ｐ＋αまでの値を取りうる。ここ
で、αは正の整数であり、最近の高速プロセッサが有す
るライトバッファの効果により、システムバスを監視し
ているチェックポイント処理加速装置からは、一時的に
ではあるが、ひとつのキャッシュブロックに対応して、
複数の番地のデータがＭｏｄｉｆｉｅｄ状態で保持され
ているように見えることに対応するものである。αの値
は、Ｐ程度であれば十分である。なお、ブロックカウン
タを構成する各カウンタは、ブロックカウンタ制御部３
７により増減される。また、キャッシュフラッシュ実行
部３４によって参照される。

【０２２７】ブロックカウンタ制御部３７は、システム
バス４０上のコマンドおよびその応答を監視して、キャ
ッシュブロックがＭｏｄｉｆｉｅｄ状態に変わるのを検
知したときに、そのアドレスに対応する前記カウンタが
ある場合は、それをインクリメントする。

【０２２８】一方、キャッシュブロックがＭｏｄｉｆｉ
ｅｄ状態からそれ以外の状態に変わるのを検知したとき
には、そのアドレスに対応する前記カウンタがある場合
は、それをデクリメントする。

【０２２９】ブロックカウンタ制御部３７がシステムバ
ス４０上のコマンドおよびその応答を検知したときの動
作を下記に示す。

【０２３０】（１）Ｒｅａｄ−Ｌｉｎｅ もし、モディファイド応答信号線がアサートされれば、
コマンドに含まれるアドレスに対応するカウンタをデク
リメントする。そうでなければ何もしない。

【０２３１】（２）Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉ
ｎｖａｌｉｄａｔｅ もし、モディファイド応答信号線がアサートされれば何
もしない。そうでなければ、コマンドに含まれる更新ア
ドレスに対応するカウンタをインクリメントする。

【０２３２】（３）Ｉｎｖａｌｉｄａｔｅ コマンドに含まれる更新アドレスに対応するカウンタを
インクリメントする。

【０２３３】（４）Ｗｒｉｔｅ−Ｌｉｎｅ コマンドに含まれるアドレスに対応するカウンタをデク
リメントする。

【０２３４】なお、Ｒｅａｄ−Ｌｉｎｅコマンドでモデ
ィファイド応答信号線がアサートされた場合は、Ｍｏｄ
ｉｆｉｅｄ状態のキャッシュブロックのデータがメイン
メモリに書き戻され、状態がＭｏｄｉｆｉｅｄからＣｌ
ｅａｎ−Ｓｈａｒｅｄに変化したことを示すから、カウ
ンタをデクリメントする。

【０２３５】また、Ｒｅａｄ−Ｌｉｎｅ−ｗｉｔｈ−Ｉ
ｎｖａｌｉｄａｔｅコマンドでモディファイド応答信号
線がアサートされた場合は、Ｍｏｄｉｆｉｅｄ状態のキ
ャッシュブロックがあるキャッシュメモリから他のキャ
ッシュメモリに移動したということであるから、カウン
タの値は変えない。

【０２３６】ビフォアイメージ取得部３２は、第１の実
施形態のビフォアイメージ取得部３２と同一である。

【０２３７】キャッシュフラッシュ実行部３４は、第１
の実施形態のキャッシュフラッシュ実行部３４に、Ｒｅ
ａｄ−Ｌｉｎｅコマンドを発行する際、対応するカウン
タの値を参照し、もし、０であれば、Ｒｅａｄ−Ｌｉｎ
ｅコマンドを発行しないようにする機構を追加したもの
である。図１７には、キャッシュフラッシュ実行部３４
の処理フローが示されている。

【０２３８】メインメモリ状態復元部３３は、第１の実
施形態と同じである。

【０２３９】ここで、チェックポイント処理加速装置３
０の動作を説明する。

【０２４０】（初期化）プロセッサ１０は、ブロックカ
ウンタ３８を構成するすべてのカウンタの値を０とす
る。これと同期して、プロセッサ１０はソフトウェアを
実行することにより、すべてのキャッシュブロックをＭ
ｏｄｉｆｉｅｄ状態以外の状態にする。

【０２４１】（通常のデータ処理時）プロセッサ１０
は、通常のデータ処理を開始する時点で、ビフォアイメ
ージ取得部３２を起動する。ここでは、図１８を参照
し、通常のデータ処理として、プロセッサ１０が、ａ番
地のデータをＡ０からＡ１に、ｂ番地のデータをＢ０か
らＢ１に、ａ番地のデータをＡ１からＡ２に、この順で
更新する場合について説明する。ただし、ａ番地、ｂ番
地は、ともにキャッシュブロックＢＬＫ０に対応し、Ｂ
ＬＫ０は、初期状態ではａ番地のデータＡ０をＣｌｅａ
ｎ−Ｓｈａｒｅｄ状態で保持しているとする。また、キ
ャッシュブロックＢＬＫ０に対応して、カウンタが１つ
設けられているとする。

【０２４２】（１）初期状態を示す。

【０２４３】（２）プロセッサ１０がａ番地のデータを
Ａ１に更新しようとするが、キャッシュブロックＢＬＫ
０がａ番地のデータをＣｌｅａｎ−Ｓｈａｒｅｄ状態で
保持しているため、ａ番地に対するＩｎｖａｌｉｄａｔ
ｅコマンドが発行される。

【０２４４】（３）そのデータを有する他のキャッシュ
メモリ２０は、ａ番地のキャッシュブロックがあれば無
効化し、終了したことを示す応答を返す。キャッシュメ
モリ２０上のデータが、Ａ０からＡ１へと更新される。
ブロックカウンタ制御部３７は、カウンタをインクリメ
ントして１とする。

【０２４５】（４）ビフォアイメージ取得部３２は、ａ
番地に対してＲｅａｄ−Ｌｉｎｅ−Ｎｏｎ−Ｃｏｈｅｒ
ｅｎｔコマンドを発行する。

【０２４６】（５）メインメモリ５１がデータＡ０を応
答する。ビフォアイメージ取得部３２は、ａ番地とデー
タＡ０の組を、ビフォアイメージ記憶部３５に格納す
る。

【０２４７】（６）プロセッサ１０がｂ番地のデータを
Ｂ１に更新しようとするが、キャッシュブロックＢＬＫ
０がａ番地のデータＡ１をＭｏｄｉｆｉｅｄ状態で保持
しているため、ａ番地のデータ書き戻しのためのＷｒｉ
ｔｉ−Ｌｉｎｅコマンドがライトバッファに一時的に保
持され、先にｂ番地に対するＲｅａｄ−Ｌｉｎｅ−ｗｉ
ｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドが発行される。

【０２４８】（７）メインメモリ５１がデータＢ０を含
む応答を返す。ブロックカウンタ制御部３７は、カウン
タをインクリメントして２とする。ビフォアイメージ取
得部３２は、ｂ番地とデータＢ０の組をビフォアイメー
ジ記憶部３５に格納する。

【０２４９】（８）ライトバッファに保持されていたａ
番地に対するＷｒｉｔｅ−Ｌｉｎｅコマンドが発行され
る。

【０２５０】（９）メインメモリ５１のａ番地のデータ
がＡ１に変わる。ブロックカウンタ制御部３７は、カウ
ンタをデクリメントして１とする。

【０２５１】（１０）プロセッサ１０がａ番地のデータ
をＡ２に更新しようとするが、キャッシュブロックＢＬ
Ｋ０がｂ番地のデータＢ１をＭｏｄｉｆｉｅｄ状態で保
持しているため、ｂ番地のデータ書き戻しのためのＷｒ
ｉｔｅ−Ｌｉｎｅコマンドがライトバッファに一時的に
保持され、先にａ番地に対するＲｅａｄ−Ｌｉｎｅ−ｗ
ｉｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドが発行される。

【０２５２】（１１）メインメモリ５１がデータＡ１を
含む応答を返す。ブロックカウンタ制御部３７は、カウ
ンタをインクリメントして２とする。ビフォアイメージ
取得部３２は、ａ番地とデータＡ１の組をビフォアイメ
ージ記憶部３５に格納する。

【０２５３】（１２）ライトバッファに保持されていた
ｂ番地に対するＷｒｉｔｅ−Ｌｉｎｅコマンドが発行さ
れる。

【０２５４】（１３）メインメモリ５１のｂ番地のデー
タがＢ１に変わる。このとき、ブロックカウンタ制御部
３７は、カウンタをデクリメントして１とする。

【０２５５】以上、プロセッサ１０、メインメモリ５
１、ブロックカウンタ制御部３７、およびビフォアイメ
ージ取得部３２の動作例を示した。

【０２５６】（チェックポイント処理時）前述した状態
で、プロセッサ１０がキャッシュフラッシュ実行部３４
を起動すると、キャッシュフラッシュ実行部３４は、ａ
番地、ｂ番地、ａ番地の順にＲｅａｄ−Ｌｉｎｅコマン
ドを発行する。その様子を図１９に示す。ただし、ビフ
ォアイメージの欄の下線は、Ｆポインタの指す位置を表
わす。

【０２５７】（１）初期状態を示す。

【０２５８】（２）キャッシュフラッシュ実行部３４
は、最初に、取得したビフォアイメージａ番地とデータ
Ａ０の組を使う。ａ番地に対応するカウンタが１である
ので、ａ番地に対してＲｅａｄ−Ｌｉｎｅコマンドを発
行する。

【０２５９】（３）ＢＬＫ０はａ番地のデータＡ２をＭ
ｏｄｉｆｉｅｄ状態で保持しているので、モディファイ
ド応答信号線をアサートし、メインメモリ５１への書き
戻しが行なわれ、メインメモリ５１のａ番地がＡ２に変
わる。ＢＬＫ０の状態は、Ｃｌｅａｎ−Ｓｈａｒｅｄに
変化する。

【０２６０】ブロックカウンタ制御部３７は、Ｒｅａｄ
−Ｌｉｎｅコマンドに対して、モディファイド応答信号
線がアサートされたので、カウンタをデクリメントして
０とする。

【０２６１】（４）キャッシュフラッシュ実行部３４
は、ビフォアイメージｂ番地とデータＢ０の組を使おう
とするが、ｂ番地に対応するカウンタは０であるので、
Ｒｅａｄ−Ｌｉｎｅコマンドは発行しない。

【０２６２】（５）キャッシュフラッシュ実行部３４
は、ビフォアイメージａ番地とデータＡ１の組を使おう
とするが、ａ番地に対応するカウンタは０であるので、
Ｒｅａｄ−Ｌｉｎｅコマンドは発行しない。

【０２６３】（６）キャッシュフラッシュ実行部３４の
動作が終了すると、Ｍｏｄｉｆｉｅｄ状態であったすべ
てのキャッシュブロックの内容がメインメモリ５１に書
き戻されるとともに、それらキャッシュブロックの状態
がＣｌｅａｎ−Ｓｈａｒｅｄ状態になる。また、すべて
のカウンタの値は０となる。これは、初期化直後と同じ
状態であり、したがって、キャッシュフラッシュ実行部
３４の動作が終了すると、プロセッサ１０は直ちに通常
のデータ処理を始めることができる。

【０２６４】以上、ビフォアイメージを使った、キャッ
シュフラッシュ実行部３４の動作例を示した。

【０２６５】このように、本実施形態では、ブロックカ
ウンタ３８を設けることにより、キャッシュフラッシュ
実行部３４が発行するＲｅａｄ−Ｌｉｎｅコマンドの数
を減らすことができるため、その分、チェックポイント
処理の所要時間を短縮できる。

【０２６６】（障害発生時の復旧処理）次に、先に説明
したチェックポイント処理の開始前に故障が発生した場
合を例に図２０を参照して説明する。障害が発生したと
き、プロセッサ１０はすべてのキャッシュブロックを無
効化するので、キャッシュブロックＢＬＫ０の状態もＩ
ｎｖａｌｉｄとなっている。

【０２６７】（１）初期状態を示す。

【０２６８】（２）プロセッサ１０がすべてのキャッシ
ュブロックの無効化を行なう命令を実行する。

【０２６９】（３）この命令実行の結果、ＢＬＫ０はＩ
ｎｖａｌｉｄ状態となる。

【０２７０】（４）メインメモリ状態復元部３３が、最
後に取得したビフォアイメージａ番地とデータＡ１の組
をもとに、Ｗｒｉｔｅ−Ｌｉｎｅコマンド発行する。

【０２７１】（５）メインメモリ５１のａ番地にＡ１が
書かれるが、もともとＡ１であったので変わらない。

【０２７２】（６）メインメモリ状態復元部３３が、そ
の前に取得したビフォアイメージｂ番地とデータＢ０の
組をもとに、Ｗｒｉｔｅ−Ｌｉｎｅコマンド発行する。

【０２７３】（７）メインメモリ５１のｂ番地がＢ０に
変わる。

【０２７４】（８）メインメモリ状態復元部３３が、そ
の前に取得したビフォアイメージａ番地とデータＡ０の
組をもとに、Ｗｒｉｔｅ−Ｌｉｎｅコマンド発行する。

【０２７５】（９）メインメモリ５１のａ番地がＡ０に
変わる。

【０２７６】（１０）プロセッサ１０が、すべてのカウ
ンタの値を０にする。

【０２７７】この結果、メインメモリ５１は、チェック
ポイント処理終了の時点の状態に戻る。

【０２７８】以上、メインメモリ状態復元部３３の動作
例を示した。

【０２７９】なお、ブロックカウンタ３８は、すべての
アドレスに対して設定する必要は必ずしもない。あるア
ドレスについて、対応するカウンタがない場合、キャッ
シュフラッシュ実行部３４は、そのアドレスに対するＲ
ｅａｄ−Ｌｉｎｅコマンドを常に発行するようにすれば
良い。

【０２８０】このように、本実施形態のチェックポイン
ト処理加速装置３０では、ブロックカウンタ３８を設け
ることにより、キャッシュフラッシュ実行部３４がＭｏ
ｄｉｆｉｅｄ状態のキャッシュブロックが実在しないア
ドレスに対して、Ｒｅａｄ−Ｌｉｎｅコマンドを発行す
るという無駄をある程度軽減できる。また、キャッシュ
フラッシュ実行部３４が実行中も、ブロックカウンタ制
御部３７がブロックカウンタ３８のインクリメント／デ
クリメントを適切に行なうことにより、キャッシュフラ
ッシュ実行部３４が実行を終了したとき、すべてのブロ
ックカウンタの値は０となっている。このため、キャッ
シュフラッシュ実行部３４が実行を終了すると、プロセ
ッサは直ちに通常のデータ処理を開始できる。

【０２８１】なお、前述した実施形態では、ブロックカ
ウンタ３８を、ダイレクトマップ方式のキャッシュメモ
リ２０についてキャッシュブロックの各々に対応させて
設ける方式を示した。

【０２８２】ここでは、キャッシュメモリ２０がｎウェ
イのセットアソシアティブ方式の場合について示す。

【０２８３】ｎウェイのセットアソシアティブ方式のキ
ャッシュメモリの場合、あるアドレスのデータは、ひと
つのウェイを形成するｎ個のキャッシュブロックのいず
れかに格納されるが、そのうちのどのキャッシュブロッ
クに格納されるかは、その都度変わりうる。

【０２８４】そこで、ひとつのウェイを形成するｎ個の
キャッシュブロックに対して、ひとつのカウンタを設け
る。すなわち、あるカウンタは、対応するウェイでＭｏ
ｄｉｆｉｅｄ状態のキャッシュブロックの個数を保持す
ることになる。プロセッサ数がＰの場合、カウンタは０
〜Ｐ×ｎ＋αまでの値を取りうる。αはダイレクトマッ
プ方式の場合に説明したように、プロセッサのライトバ
ッファに対応するためのマージンである。

【０２８５】また、ブロックカウンタ３８をキャッシュ
ブロックあるいはひとつのウェイを形成するキャッシュ
ブロックの集合に対応させて設けることに代えて、メイ
ンメモリをキャッシュブロックの大きさに分け、それぞ
れに対してカウンタを設けることも可能である。この場
合、計算機のプロセッサ数に関係なく、ひとつのアドレ
スに対するＭｏｄｉｆｉｅｄ状態のキャッシュブロック
の個数は０か１かであるので、それぞれ１ビットで表現
することができ、ブロックカウンタ制御部３７を簡単化
することができる。

【０２８６】これは、メインメモリをキャッシュブロッ
クの大きさに分けて、１ビットの情報を持たせるという
点で、第２の実施形態と類似するが、下記の点で異な
る。

【０２８７】すなわち、１ビット情報のオン／オフする
タイミング、および、そのオン／オフによって制御する
対象が異なる。具体的には、第２の実施形態では、ビフ
ォアイメージを取得するか否かの判断に使用するのに対
し、キャッシュフラッシュ実行部３４がＲｅａｄ−Ｌｉ
ｎｅコマンドを発行するか否かの判断に使用する。

【０２８８】また、チェックポイント方式の計算機の障
害が発生した場合、すべてのメインメモリを直前のチェ
ックポイントに戻すのではなく、メインメモリの一部の
領域、たとえば障害発生と回復処理の履歴を保持する領
域や、回復処理を実行するプログラムの作業領域など、
戻してはならない領域が存在する。

【０２８９】このチェックポイント処理加速装置３０
で、それを実現する方式には下記の２種類の候補があ
る。

【０２９０】（１）ビフォアイメージ取得部３２に、ビ
フォアイメージを取得するか否かを判断させる機構を設
ける。この方法は、取得するビフォアイメージが少なく
なる長所があるが、その判断を高速に実行しないと、プ
ロセッサ１０やシステムバス４０の動作に追従できなく
なる危険性がある。

【０２９１】（２）メインメモリ状態復元部３３に、同
様の判断機構を持たせ、メインメモリ５１にビフォアイ
メージを書き込むＷｒｉｔｅ−Ｌｉｎｅコマンドを発行
するか否かを判断する。この方法では、実行速度を余り
気にする必要はない。また、同様の判断機構を、キャッ
シュフラッシュ実行部３４に持たせれば、チェックポイ
ント処理の所要時間が若干短縮できる。

【０２９２】ここでは、状態を復元してはならない領域
は、制御ソフトウェアの方で、物理的に連続な領域で、
かつ、領域の先頭アドレスをある程度自由に設定できる
という前提で、前者にも適用可能な判断が高速でハード
ウェア量も余り必要としない方式を示す。

【０２９３】図２１のように、この機構は、判断の対象
となる更新アドレスを保持するアドレスレジスタ、アド
レスレジスタの一部ビットをマスクするためのマスクレ
ジスタと３２ビットのＡＮＤ回路、その結果と比較する
ための比較参照レジスタと３２ビット比較器で構成され
る。そして、比較器で一致と判断したときは、ビフォア
イメージを採取しないようにする。なお、この機構でも
判断が遅すぎる場合には、たとえばＩｎｖａｌｉｄａｔ
ｅコマンドに対するＲｅａｄ−Ｌｉｎｅ−Ｎｏｎ−Ｃｏ
ｈｅｒｅｎｔコマンドを先に発行して、ビフォアイメー
ジを格納する直前にこの機構の結果を使用しても良い。

【０２９４】これまで、キャッシュメモリ２０上でデー
タ更新が発生した場合に、システムバス４０に発行され
るＩｎｖａｌｉｄａｔｅコマンド、およびＲｅａｄ−Ｌ
ｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドが観
測されたとき、ビフォアイメージ取得部３２が更新アド
レスと更新前データを取得する方法を示してきた。しか
しながら、計算機によっては、Ｉ／Ｏ機器からメインメ
モリ５１へのデータ転送や、プロセッサ１０からのキャ
ッシュメモリ２０を通さないメインメモリ５１への書き
込みが起こる場合があるので、次に、その対策について
説明する。

【０２９５】（対策１）ここでは、下記の前提に基づい
て、第１の対策について説明する。

【０２９６】（１）メインメモリ５１への書き込みに
は、Ｗｒｉｔｅ−Ｌｉｎｅコマンドとは別のコマンド
（ここでは、それをＷｒｉｔｅ−Ｎｏｎ−Ｃｏｈｅｒｅ
ｎｔコマンドと呼ぶ）が使われる。

【０２９７】（２）システムバス４０の仕様として、Ｒ
ｅｔｒｙ応答線という制御信号線があり、Ｗｒｉｔｅ−
Ｎｏｎ−Ｃｏｈｅｒｅｎｔコマンドがシステムバスに発
行されたとき、Ｒｅｔｒｙ信号線をアサートすることに
より、そのコマンドの実行中止を要求できる。この場
合、暫くして、中止させられたコマンドが再度発行され
る。

【０２９８】ビフォアイメージ取得部３２は、Ｗｒｉｔ
ｅ−Ｎｏｎ−Ｃｏｈｅｒｅｎｔコマンドを検出すると、
Ｒｅｔｒｙ応答線をアサートする。そして、その直後
に、Ｗｒｉｔｅ−Ｎｏｎ−Ｃｏｈｅｒｅｎｔコマンドに
含まれている更新アドレスを使って、Ｒｅａｄ−Ｌｉｎ
ｅ−Ｎｏｎ−Ｃｏｈｅｒｅｎｔコマンドを発行する。

【０２９９】そして、メインメモリ５１からの応答に含
まれるデータと前記更新アドレスの組をビフォアイメー
ジとしてビフォアイメージ記憶部３５に格納する。

【０３００】一方、ビフォアイメージ取得部３２は、先
程と同じアドレスを含むＷｒｉｔｅ−Ｎｏｎ−Ｃｏｈｅ
ｒｅｎｔコマンドを検出したときには、Ｒｅｔｒｙ応答
線をアサートしない。

【０３０１】（対策２）Ｉ／Ｏ機器からメインメモリ５
１へのデータ転送や、プロセッサ１０からのキャッシュ
メモリ２０を通さないメインメモリ５１への書き込み
は、プロセッサ１０の制御下で行なわれる。

【０３０２】したがって、Ｗｒｉｔｅ−Ｎｏｎ−Ｃｏｈ
ｅｒｅｎｔコマンドが発行される前に、プロセッサ１０
がそのアドレスに対してキャッシュメモリ２０を経由し
たデータ更新を行なうことにより、ビフォアイメージ取
得部３２にビフォアイメージを取得させる。

【０３０３】次に、プロセッサ１０は、更新したデータ
を保持しているキャッシュブロックを無効化し、その
後、Ｉ／Ｏ機器からメインメモリ５１へのデータ転送な
どを起動する。

【０３０４】（対策３）ビフォアイメージ取得部３２
は、プロセッサ１０から指定されたアドレス範囲につい
て、ビフォアイメージの取得と格納を実行する機能を付
加する。通常、Ｉ／Ｏ機器からメインメモリ５１へのデ
ータ転送は、連続したアドレスに対して行なわれるの
で、プロセッサ１０からの１回の指示で複数のビフォア
イメージの取得が可能となる。したがって、対策２より
処理が高速である。

【０３０５】以上、第３の実施形態について説明した。

【０３０６】（第４の実施形態）次に、この発明の第４
の実施形態を説明する。前述した第１乃至第３の実施形
態では、通常のデータ処理時、ビフォアイメージ取得部
３２を動作させることによってビフォアイメージを取得
し、チェックポイント処理時には、プロセッサ１０がキ
ャッシュフラッシュ実行部３４を起動し、その終了を待
って通常のデータ処理を再開する制御方式のもとでの動
作説明をした。ここでは、チェックポイント処理の所要
時間を短縮する、より最適化されたチェックポイント処
理加速装置３０の制御方法、およびその制御方法に適合
したチェックポイント処理加速装置の機能および構成法
を示す。なお、この制御方式をフラッシュ前倒し方式と
呼ぶことにする。

【０３０７】このチェックポイント処理加速装置３０を
適用したチェックポイント／リカバリ方式の計算機で
は、通常のデータ処理を継続する時間は、典型的には数
ミリ秒〜数１０ミリ秒である。チェックポイント処理が
終了した時点では、すべてのキャッシュブロックが、Ｉ
ｎｖａｌｉｄ状態、またはＣｌｅａｎ−Ｓｈａｒｅｄ状
態であり、Ｍｏｄｉｆｉｅｄ状態のものはない。

【０３０８】そして、通常のデータ処理を再開すると、
次第にＭｏｄｉｆｉｅｄ状態のキャッシュブロックが増
加し、次のチェックポイント処理を始める時には、典型
的には、１０％〜５０％のキャッシュブロックがＭｏｄ
ｉｆｉｅｄ状態になっている。

【０３０９】チェックポイント処理の所要時間の大部分
は、ビフォアイメージ記憶部３５に格納されているビフ
ォアイメージのアドレスに対して、Ｒｅａｄ−Ｌｉｎｅ
コマンドを発行する処理が占める。これを高速化する方
法として、第２の実施形態ではフラグメモリ３６を使用
する方法を、また、第３の実施形態ではブロックカウン
タ３８を使用する方法を示した。そして、これらは無駄
なＲｅａｄ−Ｌｉｎｅコマンドの発行を減らすことを目
的としていた。

【０３１０】ここでは、キャッシュフラッシュ実行部３
４の起動を、チェックポイント処理の開始前、すなわ
ち、通常のデータ処理中に行なう方法を説明する。ま
た、第１乃至第３の実施形態で説明したチェックポイン
ト処理加速装置が、いずれもこの制御方式のもとで正し
く動作すること、および、この制御方式により適合した
チェックポイント処理加速装置の構成法について説明す
る。

【０３１１】最初に、図２２に基づいて、プロセッサ１
０、ビフォアイメージ取得部３２、およびキャッシュフ
ラッシュ実行部３４の動作の時間的な関係を説明する。

【０３１２】プロセッサ１０は、通常のデータ処理およ
びビフォアイメージ処理の前半は、ビフォアイメージ取
得部３２を実行させておく。また、プロセッサ１０は、
通常のデータ処理の途中で、キャッシュフラッシュ実行
部３４を起動する。すると、その後は、プロセッサ１０
が通常のデータ処理にともなって、データの更新を行な
い、それをビフォアイメージ取得部３２がビフォアイメ
ージ記憶部３５のＷポインタ（第１の実施形態で説明）
が指すエントリに格納するという処理と、キャッシュフ
ラッシュ実行部３４がビフォアイメージ記憶部３５のＦ
ポインタが指すエントリに格納されているアドレスに対
してＲｅａｄ−Ｌｉｎｅコマンドを発行することによ
り、Ｍｏｄｉｆｉｅｄ状態のキャッシュブロックの内容
をメインメモリに書き戻すという処理が並行して行なわ
れる。

【０３１３】そして、プロセッサ１０がチェックポイン
ト処理を開始すると、まず、通常のデータ処理を中断し
た時のコンテキストのメインメモリ５１（実際には、キ
ャッシュメモリ２０）への書き込み後、キャッシュフラ
ッシュ実行部３４が処理を終了するのを待つ。

【０３１４】次に、フラッシュ前倒し方式のプロセッサ
の処理フローを図２３に基づいて説明する。

【０３１５】通常のデータ処理では、ビフォアイメージ
取得部３２を起動した後、アプリケーションプログラム
やオペレーティングシステムを実行する。そして、適当
なタイミングになるとキャッシュフラッシュ実行部３４
を起動する。このキャッシュフラッシュ実行部３４を起
動するタイミングについては後述する。そして、さらに
アプリケーションプログラムやオペレーティングシステ
ムの実行を続け、適当なタイミングになると、通常のデ
ータ処理を中断し、チェックポイント処理を開始する。

【０３１６】チェックポイント処理では、まず、プロセ
ッサ１０を割り込み禁止状態にして、外部機器などから
の割込みを受けつけないようにする。これは、チェック
ポイント処理中は、通常のデータ処理を一切実行しない
ようにするためである。ただし、計算機の故障発生を通
知する割り込みについては、通常の割込みにより高い優
先度を設定するなど、割込み禁止状態にあっても受け付
けられるようになっている必要がある。

【０３１７】次に、プロセッサ１０は、通常のデータ処
理を中断した時点でのコンテキスト、すなわちレジスタ
の内容のメインメモリ５１の然るべきアドレスへの書き
込みを行なう。ただし、本実施形態では、コピーバック
型のキャッシュメモリが使用されるので、この時点では
通常のデータ更新と同じように、キャッシュブロックに
Ｍｏｄｉｆｉｅｄ状態で保持され、ビフォアイメージ記
憶部３５にそのアドレスのビフォアイメージが記憶され
ている。

【０３１８】その後、プロセッサ１０は、キャッシュフ
ラッシュ実行部３４がビフォアイメージ記憶部３５内の
ビフォアイメージを使って、すべてのＭｏｄｉｆｉｅｄ
状態のキャッシュブロックのデータがメインメモリ５１
に書き戻されるのを待つ。プロセッサ１０のコンテキス
トも、このとき、メインメモリ５１に書き戻される。

【０３１９】キャッシュフラッシュ実行部３４が実行を
終了すると、メインメモリ５１に保存したコンテキスト
を対応するレジスタに戻し、割り込み禁止状態を解除す
ることにより、通常のデータ処理を再開する。

【０３２０】フラッシュ前倒し方式の効果を、元の制御
方式と対比させて模式的に表わすと、図２４のようにな
る。

【０３２１】元の制御方式（ａ）もフラッシュ前倒し方
式（ｂ）も、通常のデータ処理を開始した直後は、新た
に取得されるビフォアイメージの量が、ほぼ直線的に増
加する。

【０３２２】元の制御方式では、この状態がチェックポ
イント処理の直前まで続くのに対して、フラッシュ前倒
し方式では、通常のデータ処理の途中でキャッシュフラ
ッシュ実行部３４を起動することにより、ビフォアイメ
ージ取得部３２が新たにビフォアイメージを取得する一
方でキャッシュフラッシュ実行部３４がＲｅａｄ−Ｌｉ
ｎｅコマンドを発行し、その結果、キャッシュフラッシ
ュ実行部３４が処理すべきビフォアイメージの量（Ｗポ
インタとＦポインタの差）の増加が鈍るもしくは減る。
模式図では減る場合を示した。キャッシュフラッシュ実
行部３４が処理すべきビフォアイメージの量を減らすよ
うにするか否かは、キャッシュフラッシュ実行部３４の
構成法で制御できるので後で説明する。

【０３２３】このチェックポイント処理加速装置３０を
用いた場合のチェックポイント処理の所要時間は、ほ
ぼ、キャッシュフラッシュ実行部３４が処理すべきビフ
ォアイメージの量に比例するので、フラッシュ前倒し方
式は、チェックポイント処理の所要時間を大幅に減らす
ことができる。

【０３２４】通常のデータ処理の継続時間は、前に述べ
た通り、典型的には数ミリ秒〜数１０ミリ秒の間であ
り、元の制御方式の場合、チェックポイント処理の所要
時間は、１ミリ秒〜１０ミリ秒程度である。その間、外
部機器からの割込みを受け付けないことが、本チェック
ポイント／リカバリ方式の計算機の適用範囲を制限する
要因となりうる。したがって、フラッシュ前倒し方式に
より、チェックポイント処理の所要時間が、たとえば数
分の１になるということは十分に意味がある。

【０３２５】ただし、フラッシュ前倒し方式には、性能
を劣化させる側面もある。それは、将来もＭｏｄｉｆｉ
ｅｄ状態で使われるキャッシュブロック（メインメモリ
上に設けられたカウンタがその典型である）をＣｌｅａ
ｎ−Ｓｈａｒｅｄ状態にしてしまい、次にプロセッサが
そのデータを更新しようとするとき、Ｉｎｖａｌｉｄａ
ｔｅコマンドが発行されてしまう点である。この性能劣
化を軽減する方法については、後で説明する。

【０３２６】ここでチェックポイント処理加速装置３０
の動作を説明する。

【０３２７】フラッシュ前倒し方式のもとで、第１乃至
第３の実施形態のチェックポイント処理加速装置３０は
正しく動作する。動作例は類似するので、ここでは、第
２の実施形態の場合について説明するにとどめる。

【０３２８】（初期化）プロセッサ１０は、すべてのフ
ラグメモリ３６をオフにする。これと同期して、プロセ
ッサ１０はソフトウェアを実行することにより、すべて
のキャッシュブロックをＭｏｄｉｆｉｅｄ状態以外の状
態にする。

【０３２９】（通常のデータ処理およびチェックポイン
ト処理時）プロセッサ１０は、通常のデータ処理を開始
する時点で、ビフォアイメージ取得部３２を起動する。
ここでは、下記に示した順序で処理が行なわれた場合に
ついて説明する。

【０３３０】（１）プロセッサ１０が、ａ番地のデータ
をＡ０からＡ１に、ｂ番地のデータをＢ０からＢ１に、
この順で更新した。

【０３３１】（２）プロセッサ１０が、キャッシュフラ
ッシュ実行部３４を起動した。

【０３３２】（３）キャッシュフラッシュ実行部３４
が、ａ番地に対してＲｅａｄ−Ｌｉｎｅコマンドを発行
した。

【０３３３】（４）プロセッサ１０が、ａ番地のデータ
をＡ１からＡ２に更新した。

【０３３４】ただし、ａ番地、ｂ番地、ともにキャッシ
ュブロックＢＬＫ０に対応し、ＢＬＫ０は、初期状態で
はａ番地のデータＡ０をＣｌｅａｎ−Ｓｈａｒｅｄ状態
で保持しているとする。

【０３３５】この場合の動作を図２５を参照して説明す
る。

【０３３６】（１）初期状態を示す。

【０３３７】（２）プロセッサ１０がａ番地のデータを
Ａ１に更新しようとするが、キャッシュブロックＢＬＫ
０がａ番地のデータをＣｌｅａｎ−Ｓｈａｒｅｄ状態で
保持しているため、ａ番地に対するＩｎｖａｌｉｄａｔ
ｅコマンドが発行される。

【０３３８】（３）そのデータを有する他のキャッシュ
メモリ２０は、ａ番地のキャッシュブロックがあれば無
効化し、終了したことを示す応答を返す。

【０３３９】（４）ビフォアイメージ取得部３２は、ａ
番地に対応するフラグメモリ３６がオフであるため、こ
れをオンにし、ａ番地に対してＲｅａｄ−Ｌｉｎｅ−Ｎ
ｏｎ−Ｃｏｈｅｒｅｎｔコマンドを発行する。

【０３４０】（５）メインメモリ５１がデータＡ０を応
答する。ビフォアイメージ取得部３２が、ａ番地とデー
タＡ０の組をビフォアイメージ記憶部３５に格納する。

【０３４１】（６）プロセッサ１０がｂ番地のデータを
Ｂ１に更新しようとするが、キャッシュブロックＢＬＫ
０がａ番地のデータＡ１をＭｏｄｉｆｉｅｄ状態で保持
しているため、ａ番地のデータ書き戻しのためのＷｒｉ
ｔｅ−Ｌｉｎｅコマンドがライトバッファに一時的に保
持され、先にｂ番地に対するＲｅａｄ−Ｌｉｎｅ−ｗｉ
ｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドが発行される。

【０３４２】（７）メインメモリ５１がデータＢ０を応
答する。ビフォアイメージ取得部３２は、ｂ番地に対応
するフラグメモリ３６がオフであるため、これをオンに
し、ｂ番地とデータＢ０の組をビフォアイメージ記憶部
３５に格納する。

【０３４３】（８）ライトバッファに保持されていたａ
番地に対するＷｒｉｔｅ−Ｌｉｎｅコマンドが発行され
る。

【０３４４】（９）メインメモリのａ番地がＡ１に変わ
る。

【０３４５】（１０）プロセッサ１０は、この時点でキ
ャッシュフラッシュ実行部３４を起動する。

【０３４６】（１１）キャッシュフラッシュ実行部３４
は、ビフォアイメージａ番地とデータＡ０の組を使い、
ａ番地に対応するフラグメモリ３６をオフにするととも
に、ａ番地に対してＲｅａｄ−Ｌｉｎｅコマンドを発行
する。

【０３４７】（１２）ＢＬＫ０はｂ番地のデータＢ１を
Ｍｏｄｉｆｉｅｄ状態で保持しているので、モディファ
イド応答信号線もシェアード応答信号線もアサートされ
ない。メインメモリ５１がＡ１を応答する。ＢＬＫ０の
状態は変化しない。

【０３４８】（１３）キャッシュフラッシュ実行部３４
は、ビフォアイメージｂ番地とデータＢ０の組を使い、
ｂ番地に対応するフラグメモリ３６をオフにするととも
に、ｂ番地に対してＲｅａｄ−Ｌｉｎｅコマンドを発行
する。

【０３４９】（１４）ＢＬＫ０はｂ番地のデータＢ１を
Ｍｏｄｉｆｉｅｄ状態で保持しているので、モディファ
イド応答信号線がアサートされ、メインメモリ５１への
書き戻しが行なわれ、メインメモリ５１のｂ番地がＢ１
に変わる。ＢＬＫ０の状態は、Ｃｌｅａｎ−Ｓｈａｒｅ
ｄに変わる。

【０３５０】（１５）プロセッサ１０がａ番地のデータ
をＡ２に更新しようとするが、キャッシュブロックＢＬ
Ｋ０がｂ番地のデータＢ１をＣｌｅａｎ−Ｓｈａｒｅｄ
状態で保持しているため、ａ番地に対するＲｅａｄ−Ｌ
ｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅコマンドが発
行される。

【０３５１】（１６）メインメモリ５１がデータＡ１を
含む応答を返す。ビフォアイメージ取得部３２は、ａ番
地に対応するフラグメモリ３６がオフであるため、これ
をオンにし、ａ番地とデータＡ１の組をビフォアイメー
ジ記憶部３５に格納する。

【０３５２】（１７）キャッシュフラッシュ実行部３４
は、ビフォアイメージａ番地とデータＡ１の組を使い、
ａ番地に対応するフラグメモリ３６をオフにし、ａ番地
に対してＲｅａｄ−Ｌｉｎｅコマンドを発行する。

【０３５３】（１８）ＢＬＫ０はａ番地のデータＡ２を
Ｍｏｄｉｆｉｅｄ状態で保持しているので、モディファ
イド応答信号線がアサートされ、メインメモリ５１への
書き戻しが行なわれ、メインメモリ５１のａ番地はＡ２
に変わる。ＢＬＫ０の状態は、Ｃｌｅａｎ−Ｓｈａｒｅ
ｄに変わる。

【０３５４】以上、本制御方法における、プロセッサ１
０、メインメモリ５１、ビフォアイメージ取得部３２、
およびキャッシュフラッシュ実行部３４の動作例を示し
た。

【０３５５】（障害発生時の復旧処理）メインメモリ状
態復元部３３の動作は、ビフォアイメージ記憶部３５に
記憶されているビフォアイメージを、より後で格納され
たものから順に、Ｗｒｉｔｅ−Ｌｉｎｅコマンドを発行
するだけであるので、動作例に基づいた説明を割愛す
る。

【０３５６】以上、フラッシュ前倒し方式のもとで、本
発明の第２の実施形態のチェックポイント処理加速装置
が正しく動作することを説明した。

【０３５７】次に、チェックポイント処理加速装置３０
の機能および構成法を説明する。

【０３５８】第１乃至第３の実施形態では、キャッシュ
フラッシュ実行部３４は、ビフォアイメージ記憶部３５
に格納されているビフォアイメージをＦポインタを使っ
て最初に格納されたものから順に処理する方式を示し
た。元の制御方式の場合には、ビフォアイメージをどの
ような順序で処理しても大して変わりはないが、フラッ
シュ前倒し方式の場合、この処理方式は２つの長所があ
る。

【０３５９】第１の長所は、将来もＭｏｄｉｆｉｅｄ状
態で使われるキャッシュブロックをＣｌｅａｎ−Ｓｈａ
ｒｅｄ状態にしてしまい、次にプロセッサがそのデータ
を更新しようとする時、Ｉｎｖａｌｉｄａｔｅコマンド
が発行されてしまうという性能劣化要因を軽減できる点
である。

【０３６０】つまり、早い時点で取得したビフォアイメ
ージほど、キャッシュフラッシュ実行部３４が処理しよ
うとする時点では、すでにＭｏｄｉｆｉｅｄ状態のキャ
ッシュブロックが実在しない可能性が高く、キャッシュ
フラッシュ実行部３４がＲｅａｄ−Ｌｉｎｅコマンドを
発行しても、それによってＣｌｅａｎ−Ｓｈａｒｅｄ状
態に変化する可能性は小さいためである。

【０３６１】第２の長所は、ハードウェアの制御のしや
すさである。まず、ビフォアイメージ取得部３２がＷポ
インタを使って最初のエントリから順に書き込むのを、
キャッシュフラッシュ実行部３４がＦポインタを使って
追いかけるため、キャッシュフラッシュ実行部３４の終
了の判断が簡単になる。

【０３６２】また、フラッシュ前倒し方式では、ビフォ
アイメージ取得部３２とキャッシュフラッシュ実行部３
４によるビフォアイメージ記憶部３５へのアクセス競合
が発生する。ひとつのメモリバンクに対してリードアク
セスとライトアクセスが交互に出ると、リードアクセス
が遅くなるので、そういった状況を避けることが望まし
い。特に、複数プロセッサを備えたマルチプロセッサシ
ステムに適用する場合には、アクセス競合の回避が重要
である。

【０３６３】ここでは、第１の実施形態で述べたＷポイ
ンタとＦポインタを使用することを前提に、アクセス競
合の少ないビフォアイメージ記憶部３５のエントリの構
成法とその使用法を示す。

【０３６４】まず、前半のｎ個のエントリと、後半のｎ
個のエントリを、図２６に示したように、メモリバンク
ＡとメモリバンクＢとに分けて構成する。ただし、２つ
のバンクメモリに分けるのは、それぞれのバンクメモリ
に同時にアクセス可能とすることと、後で示すように、
ひとつのメモリバンクに対してリードアクセスとライト
アクセスが交互に出るような状況を作らないためであ
る。

【０３６５】通常のデータ処理の前半、すなわち、ビフ
ォアイメージ取得部３２が動作し、キャッシュフラッシ
ュ実行部３４が動作しないときは、取得したビフォアイ
メージをメモリバンクＡに格納する。このとき、メモリ
バンクＡは、ライトアクセスのみとなる。

【０３６６】次に、プロセッサ１０がキャッシュフラッ
シュ実行部３４を起動すると、ビフォアイメージ取得部
３２は、取得したビフォアイメージをメモリバンクＢに
格納する。そして、キャッシュフラッシュ実行部３４
は、メモリバンクＡからビフォアイメージを取り出す。
このとき、メモリバンクＡはリードアクセスのみ、メモ
リバンクＢはライトアクセスのみとなる。

【０３６７】次に、プロセッサ１０は、キャッシュフラ
ッシュがメモリバンクＡ内のビフォアイメージを全部処
理する直前にチェックポイント処理を開始し、間もなく
ビフォアイメージ取得部３２を停止する。このとき、メ
モリバンクＢは、ほぼライトアクセスのみとなる。

【０３６８】以上のように、メモリバンクの使用状況と
キャッシュフラッシュ実行部３４の起動、およびチェッ
クポイント処理の開始をリンクすることにより、各メモ
リバンクは、ほとんど常時、リードかライトのいずれか
のモードでアクセスされることになり、ビフォアイメー
ジの格納と取り出しとが高速化できる。

【０３６９】なお、前述の説明では、キャッシュフラッ
シュ実行部３４はプロセッサ１０が起動するとしたが、
このように制御するのであれば、ビフォアイメージ取得
部３２が、メモリバンクＡのすべてのエントリにビフォ
アイメージを格納した時点でキャッシュフラッシュ実行
部３４を起動するようにもでき、その場合、プロセッサ
１０は、キャッシュフラッシュ実行部３４を起動する処
理を省けるほか、メモリバンクＡを容量一杯まで使用で
きるという長所がある。

【０３７０】また、キャッシュフラッシュ実行部３４
は、Ｒｅａｄ−Ｌｉｎｅコマンドの発行頻度を制御する
ことができる。元の制御方式のもとでは、キャッシュフ
ラッシュ実行部３４は、プロセッサ１０がほとんど動作
を停止している状況で動作するので、ビフォアイメージ
記憶部３５に格納されている更新アドレスを使って、い
かに高速にＲｅａｄ−Ｌｉｎｅコマンドを発行するかの
みが重要であった。

【０３７１】しかし、フラッシュ前倒し方式のもとで
は、データ処理の途中において、キャッシュフラッシュ
実行部３４によるＲｅａｄ−Ｌｉｎｅコマンドの発行頻
度が過度に高いと、通常のデータ処理がほとんど進まな
いという状況となる。

【０３７２】そこで、キャッシュフラッシュ実行部３４
は、Ｒｅａｄ−Ｌｉｎｅコマンドの発行頻度を少なくす
るモードと高いモードとを備えるのが望ましい。その実
現方法の例を図２７に示すキャッシュフラッシュ実行部
３４の処理フローに基づいて説明する。

【０３７３】この処理フローは、第１の実施形態を若干
修正したものである。すなわち、Ｒｅａｄ−Ｌｉｎｅコ
マンドを発行し、Ｆポインタをインクリメントしたとこ
ろで、ビフォアイメージ取得部３２が実行中であればＣ
サイクル待ち、そうでなければ直ちに次のビフォアイメ
ージを使ったＲｅａｄ−Ｌｉｎｅコマンドを発行する。

【０３７４】この方式の変形としては、たとえばビフォ
アイメージ取得部３２が最近の数１０サイクルにおい
て、ビフォアイメージを取得したことがある場合には、
Ｃサイクル待つという方式も可能である。

【０３７５】以上、第４の実施形態について説明した。

【０３７６】

【発明の効果】以上詳述したように本発明によれば、特
別なキャッシュメモリを備えるなどのことを必要とせず
に、標準的なプロセッサを搭載する計算機システム上に
おいて効率的なチェックポイント／リカバリ機能を実現
することが可能となる。また、従来のように、プロセッ
サがキャッシュフラッシュ用のソフトウェアを実行する
ことによってキャッシュフラッシュを実施することと比
較して、大幅な高速化が期待されるため、チェックポイ
ント／リカバリ方式の計算機全体の性能を向上させるこ
とが可能となる。また、キャッシュメモリ上に確保され
るキャッシュブロックに対応させてフラグメモリを設
け、ビフォアイメージの重複格納を回避する、あるい
は、互いに共通部分をもたないようにアドレス範囲を設
定し、この設定したアドレス範囲それぞれに対応させて
ブロックカウンタを設け、不要なキャッシュフラッシュ
動作を回避するといったことを行なえば、さらなる性能
向上を図れることになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る計算機システム
のシステム構成を示す図。

【図２】同実施形態のビフォアイメージ記憶部の構造を
示す概念図。

【図３】同実施形態のビフォアイメージ取得部の処理フ
ローを示す図。

【図４】同実施形態のキャッシュフラッシュ実行部の処
理フローを示す図。

【図５】同実施形態のメインメモリ状態復元部の処理フ
ローを示す図。

【図６】同実施形態のプロセッサによるチェックポイン
ト処理加速装置の制御方式を示す図。

【図７】同実施形態のプロセッサによるデータ更新に伴
なう動作を説明する図。

【図８】同実施形態のキャッシュフラッシュ実行部によ
るＲｅａｄ−Ｌｉｎｅコマンドの発行を説明する図。

【図９】同実施形態のチェックポイント処理の開始前に
故障が発生した場合の動作を説明する図。

【図１０】本発明の第２の実施形態に係る計算機システ
ムのシステム構成を示す図。

【図１１】同実施形態のビフォアイメージ取得部の処理
フローを示す図。

【図１２】同実施形態のキャッシュフラッシュ実行部の
処理フローを示す図。

【図１３】同実施形態のプロセッサによるデータ更新に
伴なう動作を説明する図。

【図１４】同実施形態のキャッシュフラッシュ実行部に
よるＲｅａｄ−Ｌｉｎｅコマンドの発行を説明する図。

【図１５】同実施形態のチェックポイント処理の開始前
に故障が発生した場合の動作を説明する図。

【図１６】本発明の第３の実施形態に係る計算機システ
ムのシステム構成を示す図。

【図１７】同実施形態のキャッシュフラッシュ実行部の
処理フローを示す図。

【図１８】同実施形態のプロセッサによるデータ更新に
伴なう動作を説明する図。

【図１９】同実施形態のキャッシュフラッシュ実行部に
よるＲｅａｄ−Ｌｉｎｅコマンドの発行を説明する図。

【図２０】同実施形態のチェックポイント処理の開始前
に故障が発生した場合の動作を説明する図。

【図２１】同実施形態のビフォアイメージを取得するか
否かを判断する機構を示す図。

【図２２】本発明の第４実施形態のプロセッサ、ビフォ
アイメージ取得部、およびキャッシュフラッシュ実行部
の動作の時間的な関係を説明する図。

【図２３】同実施形態のフラッシュ前倒し方式のプロセ
ッサの処理フローを示す図。

【図２４】同実施形態のフラッシュ前倒し方式の効果を
元の制御方式と対比させて模式的に表わした図。

【図２５】同実施形態のプロセッサ、メインメモリ、ビ
フォアイメージ取得部、およびキャッシュフラッシュ実
行部の動作例を示す図。

【図２６】同実施形態のビフォアイメージ記憶部のエン
トリの構成法とその使用法を説明する図。

【図２７】同実施形態のキャッシュフラッシュ実行部の
処理フローを示す図。

【図２８】従来のチェックポイント／リカバリ方式の動
作手順を説明する図。

【符号の説明】

１０…プロセッサ、 ２０…キャッシュメモリ、 ３０…チェックポイント処理加速装置、 ３１…バスインタフェース、 ３２…ビフォアイメージ取得部、 ３３…メインメモリ状態復元部、 ３４…キャッシュフラッシュ実行部、 ３５…ビフォアイメージ記憶部、 ３６…フラグメモリ、 ３７…ブロックカウンタ制御部、 ３８…ブロックカウンタ、 ４０…システムバス、 ５０…メモリコントローラ、 ５１…メインメモリ。

Claims (26)

【特許請求の範囲】
1. 【請求項１】 コピーバック型のキャッシュメモリを備
   えた計算機システムに適用されるチェックポイント処理
   方法であって、 システムバス上のバススヌープによりキャッシュメモリ
   上でデータ更新が発生したことを示すコマンドおよび当
   該コマンドに対する応答を監視する第１の処理手段と、 前記第１の処理手段でシステムバス上のアクセスに更新
   アドレスおよび更新前データが含まれることを検知した
   とき、当該アドレスおよび更新前データを採取し所定の
   記憶手段に記憶する第２の処理手段と、 前記第１の処理手段でシステムバス上のアクセスに更新
   の発生したアドレスを含むが更新前のデータを含まない
   ことを検知したとき、その更新前のデータを読み出すた
   めのコマンドを前記コマンドに含まれるアドレスを用い
   前記システムバスに発行して前記アドレスおよび読み出
   された更新前のデータを採取し前記記憶手段に記憶する
   第３の処理手段と、 前記記憶手段に記憶されたすべてのアドレスについて、
   そのアドレスで示される更新状態のデータをメインメモ
   リに書き戻すことを要求するコマンドを前記システムバ
   スに発行する第４の処理手段とを具備してなることを特
   徴とするチェックポイント処理方法。
2. 【請求項２】 コピーバック型のキャッシュメモリを備
   えた計算機システムに適用されるチェックポイント処理
   方法であって、 システムバス上のバススヌープによりキャッシュメモリ
   上でデータ更新が発生したことを示すコマンドおよび当
   該コマンドに対する応答を監視する第１のビフォアイメ
   ージ処理手段と、 前記第１のビフォアイメージ処理手段でシステムバス上
   のアクセスに更新アドレスおよび更新前データが含まれ
   ることを検知したとき、当該アドレスおよび更新前デー
   タを採取してビフォアイメージ記憶手段に記憶し、更新
   の発生したアドレスを含むが更新前のデータを含まない
   ことを検知したとき、その更新前のデータを読み出すた
   めのコマンドを前記コマンドに含まれるアドレスを用い
   て前記システムバスに発行し、前記アドレスおよび読み
   出された更新前のデータを採取して前記ビフォアイメー
   ジ記憶手段に記憶する第２のビフォアイメージ処理手段
   と、 前記ビフォアイメージ記憶手段に記憶されたすべてのア
   ドレスについて、そのアドレスで示される更新状態のデ
   ータをメインメモリに書き戻すことを要求するコマンド
   を前記システムバスに発行するキャッシュフラッシュ実
   行処理手段とを具備してなることを特徴とするチェック
   ポイント処理方法。
3. 【請求項３】 コピーバック型のキャッシュメモリを備
   えた計算機システムに適用されるチェックポイント処理
   方法であって、 システムバス上のバススヌープによりキャッシュメモリ
   上でデータ更新が発生したことを示すコマンドおよび当
   該コマンドに対する応答を監視する第１のビフォアイメ
   ージ処理手段と、 前記第１のビフォアイメージ処理手段でシステムバス上
   のアクセスに更新アドレスおよび更新前データが含まれ
   ることを検知したとき、当該アドレスおよび更新前デー
   タを採取してビフォアイメージ記憶手段に記憶し、更新
   の発生したアドレスを含むが更新前のデータを含まない
   ことを検知したとき、その更新前のデータを読み出すた
   めのコマンドを前記コマンドに含まれるアドレスを用い
   前記システムバスに発行して前記アドレスおよび読み出
   された更新前のデータを採取して前記ビフォアイメージ
   記憶手段に記憶する第２のビフォアイメージ処理手段
   と、 前記ビフォアイメージ記憶手段に記憶されたすべてのア
   ドレスについて、そのアドレスで示される更新状態のデ
   ータをメインメモリに書き戻すことを要求するコマンド
   を前記システムバスに発行するキャッシュフラッシュ実
   行処理手段と、 前記ビフォアイメージ記憶手段に記憶されたすべての更
   新前データについて、新しく格納したものから順にメイ
   ンメモリへ更新書き込みを行なうことを要求するコマン
   ドを前記システムバスに発行するメインメモリ状態復元
   処理手段とを具備してなることを特徴とするチェックポ
   イント処理方法。
4. 【請求項４】 バススヌープ機構を有するコピーバック
   型のキャッシュメモリを備えた少なくとも一つ以上のプ
   ロセッサと、メインメモリと、前記プロセッサと前記メ
   インメモリとを接続するシステムバスとを具備してなる
   計算機に適用されるチェックポイント処理方法であっ
   て、 前記キャッシュメモリ上でデータ更新が発生したことを
   示すコマンドおよび当該コマンドに対する応答を前記シ
   ステムバス上の監視により検知する処理ステップと、 前記システムバス上の検知内容が更新アドレスおよび更
   新前データを含む場合に、当該アドレスおよび更新前デ
   ータを所定の記憶部に記憶するステップと、 更新の発生したアドレスを含むが更新前のデータを含ま
   ない場合に、その更新前のデータを読み出すためのコマ
   ンドを前記コマンドに含まれるアドレスを用いて前記シ
   ステムバスに発行して前記アドレスおよび読み出された
   更新前のデータを前記記憶部に記憶するステップと、 前記プロセッサからの指示に従い前記記憶部に記憶され
   たすべてのアドレスについて、そのアドレスで示される
   更新状態のデータをメインメモリに書き戻すことを要求
   するコマンドを前記システムバスに発行するステップ
   と、 前記プロセッサから指示に従い前記記憶部に記憶された
   すべての更新前データについて、新しく格納したものか
   ら順にメインメモリへの更新書き込みを要求するコマン
   ドを前記システムバスに発行するステップとを具備して
   なることを特徴とするチェックポイント処理方法。
5. 【請求項５】 前記計算機は、前記メインメモリを前記
   キャッシュメモリ内に確保されるキャッシュブロックの
   大きさで分割し、この分割によって定義される複数の区
   画の中の少なくとも一つ以上の区画それぞれに対応させ
   て、オンとオフとの二つの状態が割り当てられるフラグ
   メモリを有し、 前記更新アドレスおよび更新前データを取得した際、そ
   の更新アドレスに対するフラグメモリが設けられ、かつ
   オフのときに、前記フラグメモリをオンに設定するとと
   もに前記更新アドレスおよび更新前データを記憶するス
   テップと、 前記更新アドレスおよび更新前データを取得した際、そ
   の更新アドレスに対するフラグメモリが設けられていな
   いときに、前記更新アドレスおよび更新前データを記憶
   するステップと、 前記記憶した更新アドレスおよび更新前データを取り出
   して更新状態にあるキャッシュブロックの内容の前記メ
   インメモリへの書き戻しを要求するコマンドを発行する
   際、そのアドレスに対応するフラグメモリが設けられて
   いるときに、そのフラグメモリをオフに設定するステッ
   プとを具備してなることを特徴とする請求項４記載のチ
   ェックポイント処理方法。
6. 【請求項６】 前記計算機は、互いに共通部分をもたな
   いように設定される一つ以上のアドレス範囲それぞれに
   対応して設けられ、前記アドレス範囲に属する更新状態
   のキャッシュブロック数を保持するブロックカウンタを
   有し、 前記システムバス上のコマントおよびその応答を監視し
   て、前記キャッシュブロックが更新状態に移行すること
   を検知した際、そのアドレスに対応した前記ブロックカ
   ウンタが存在するときに、そのブロックカウンタをイン
   クリメントし、前記キャッシュブロックが更新状態から
   それ以外の状態に移行することを検知した際、そのアド
   レスに対応した前記ブロックカウンタがあるときに、そ
   のブロックカウンタをデクリメントするステップと、 前記記憶されたすべての更新アドレスについて、その更
   新アドレスに対応する前記ブロックカウンタがないか、
   またはその値が初期値でないときに、そのアドレスの更
   新状態のキャッシュブロックの内容をメインメモリに書
   き戻すことを要求するコマンドを前記システムバスに発
   行するステップとを具備してなることを特徴とする請求
   項４記載のチェックポイント処理方法。
7. 【請求項７】 前記キャッシュメモリは、ダイレクトマ
   ップで構成され、前記ブロックカウンタは、キャッシュ
   ブロックと一対に設けられる請求項６記載のチェックポ
   イント処理方法。
8. 【請求項８】 前記キャッシュメモリは、ｎウェイのセ
   ットアソシアティブで構成され、前記ブロックカウンタ
   は、ｎ個のキャッシュブロックで形成されるグループと
   一対に設けられる請求項６記載のチェックポイント処理
   方法。
9. 【請求項９】 前記計算機は、前記メインメモリを前記
   キャッシュメモリ内に確保されるキャッシュブロックの
   大きさで分割し、この分割によって定義される複数の区
   画の中の少なくとも一つ以上の区画それぞれに対応させ
   て、オンとオフとの二つの状態が割り当てられるフラグ
   メモリを設けてなり、 前記システムバス上のコマントおよびその応答を監視し
   て、前記キャッシュブロックが更新状態に移行すること
   を検知した際、そのアドレスに対応した前記フラグメモ
   リが設けられているときに、そのフラグメモリをオンに
   設定し、前記キャッシュブロックが更新状態からそれ以
   外の状態に移行することを検知した際、そのアドレスに
   対応した前記フラグメモリが設けられているときに、そ
   のフラグメモリをオフに設定するステップと、 前記記憶されたすべての更新アドレスについて、その更
   新アドレスに対応する前記フラグメモリが設けられてい
   ないか、またはその状態がオンのときに、そのアドレス
   の更新状態のキャッシュブロックの内容をメインメモリ
   に書き戻すことを要求するコマンドを前記システムバス
   に発行するステップとを具備してなる請求項４記載のチ
   ェックポイント処理方法。
10. 【請求項１０】 前記キャッシュメモリ上でデータ更新
    が発生したことを示すコマンドまたはそれに対する応答
    を検知したときに、その更新アドレスおよび更新前デー
    タを記憶するか否かをその更新アドレスにより判断する
    ステップを具備してなる請求項４又は５又は６又は７又
    は８又は９記載のチェックポイント処理方法。
11. 【請求項１１】 前記記憶された前記更新アドレスおよ
    び更新前データそれぞれについて、前記メインメモリに
    書き戻すか否か否かをその更新アドレスにより判断する
    ステップを具備してなる請求項４又は５又は６又は７又
    は８又は９記載のチェックポイント処理方法。
12. 【請求項１２】 前記キャッシュメモリ上でのデータ更
    新が行なわれた際、その更新対象のデータが他のキャッ
    シュメモリ上で更新されて保持されているデータである
    ときに、前記更新アドレスおよび更新前データの記憶を
    回避するステップを具備してなる請求項４又は５又は６
    又は７又は８又は９記載のチェックポイント処理方法。
13. 【請求項１３】 前記キャッシュブロックに割り当てら
    れる複数の管理状態の中に、そのキャッシュブロックが
    保持しているデータは他のプロセッサのキャッシュメモ
    リには保持されておらず、かつメインメモリ上と同じデ
    ータであるといったクリーンエクスクルーシブ状態を含
    むときに、いずれかのキャッシュメモリの発行したメイ
    ンメモリデータの読み込み要求コマンドに対し、そのデ
    ータを保持していると応答するステップを具備し、前記
    キャッシュブロックがクリーンエクスクルーシブ状態と
    なるのを防ぐことを特徴とする請求項４又は５又は６又
    は７又は８又は９記載のチェックポイント処理方法。
14. 【請求項１４】 前記キャッシュメモリの機構を介さず
    に前記メインメモリの内容を更新するコマンドを検知し
    たときに、そのコマンドの実行を中止させ、前記コマン
    ドに含まれる更新アドレスを用いて前記メインメモリか
    ら更新前のデータを読み出すためのコマンドを前記シス
    テムバスに発行し、前記アドレスと読み出された更新前
    のデータとを記憶するステップと、 前記実行を中止させたコマンドが再度発行されたとき
    に、そのコマンドの実行の中止を行なわないように制御
    するステップとを具備してなる請求項４又は５又は６又
    は７又は８又は９記載のチェックポイント処理方法。
15. 【請求項１５】 前記プロセッサから指示されたアドレ
    ス範囲について、前記メインメモリから更新前のデータ
    を読み出すためのコマンドを前記システムバスに発行
    し、前記アドレスとその読み出された更新前のデータを
    組として記憶するステップを具備してなる請求項４又は
    ５又は６又は７又は８又は９記載のチェックポイント処
    理方法。
16. 【請求項１６】 前記更新アドレスおよび更新前データ
    を記憶するステップと、前記更新状態のデータをメイン
    メモリに書き戻すことを要求するコマンドを前記システ
    ムバスに発行するステップとは並行して実行可能である
    ことを特徴とする請求項４又は５又は６記載のチェック
    ポイント処理方法。
17. 【請求項１７】 前記更新状態のデータをメインメモリ
    に書き戻すことを要求するコマンドを前記システムバス
    に発行するステップは、最も早い時点で取得された更新
    アドレスおよび更新前データから順に処理する請求項１
    ６記載のチェックポイント処理加速方法。
18. 【請求項１８】 前記更新アドレスおよび更新前データ
    を記憶する領域の残容量が予め定められた量を下回った
    ことを前記プロセッサに通知するステップを具備してな
    る請求項４又は５又は６又は７又は８又は９記載のチェ
    ックポイント処理方法。
19. 【請求項１９】 前記更新アドレスおよび更新前データ
    を記憶するステップが実行中であるときに、前記更新状
    態のデータをメインメモリに書き戻すことを要求するコ
    マンドを前記システムバスに発行するステップにより発
    行される、前記更新状態のキャッシュブロックの内容を
    前記メインメモリへ書き戻すことを要求するコマンドの
    発行頻度を予め定められた値以内に抑制するステップ
    と、 前記更新アドレスおよび更新前データを記憶するステッ
    プが停止したときに、前記更新状態のデータをメインメ
    モリに書き戻すことを要求するコマンドを前記システム
    バスに発行するステップにより発行される前記更新状態
    のキャッシュブロックの内容を前記メインメモリへ書き
    戻すことを要求するコマンドの発行頻度を高くするステ
    ップとを具備してなる請求項１６記載のチェックポイン
    ト処理方法。
20. 【請求項２０】 コピーバック型のキャッシュメモリを
    備えた計算機システムのチェックポイント処理機構に適
    用されるコンピュータプログラムを記録した記録媒体で
    あって、 システムバス上のバススヌープによりキャッシュメモリ
    上でデータ更新が発生したことを示すコマンドおよび当
    該コマンドに対する応答を監視する機能と、前記監視機
    能でシステムバス上のアクセスに更新アドレスおよび更
    新前データが含まれることを検知したとき、当該アドレ
    スおよび更新前データを採取し所定の記憶手段に記憶す
    る機能と、 前記監視機能でシステムバス上のアクセスに更新の発生
    したアドレスを含むが更新前のデータを含まないことを
    検知したとき、その更新前のデータを読み出すためのコ
    マンドを前記コマンドに含まれるアドレスを用い前記シ
    ステムバスに発行して前記アドレスおよび読み出された
    更新前のデータを採取し前記記憶手段に記憶する機能
    と、 前記記憶手段に記憶されたすべてのアドレスについて、
    そのアドレスで示される更新状態のデータをメインメモ
    リに書き戻すことを要求するコマンドを前記システムバ
    スに発行する機能とを実現させるためのプログラムを記
    録した機械読取り可能な記録媒体。
21. 【請求項２１】 コピーバック型のキャッシュメモリを
    備えた計算機システムのチェックポイント処理機構に適
    用されるコンピュータプログラムを記録した記録媒体で
    あって、 システムバス上のバススヌープによりキャッシュメモリ
    上でデータ更新が発生したことを示すコマンドおよび当
    該コマンドに対する応答を監視する第１のビフォアイメ
    ージ処理機能と、 前記第１のビフォアイメージ処理機能でシステムバス上
    のアクセスに更新アドレスおよび更新前データが含まれ
    ることを検知したとき、当該アドレスおよび更新前デー
    タを採取してビフォアイメージ記憶手段に記憶し、更新
    の発生したアドレスを含むが更新前のデータを含まない
    ことを検知したとき、その更新前のデータを読み出すた
    めのコマンドを前記コマンドに含まれるアドレスを用い
    前記システムバスに発行して前記アドレスおよび読み出
    された更新前のデータを採取して前記ビフォアイメージ
    記憶手段に記憶する第２のビフォアイメージ処理機能
    と、 前記ビフォアイメージ記憶手段に記憶されたすべてのア
    ドレスについて、そのアドレスで示される更新状態のデ
    ータをメインメモリに書き戻すことを要求するコマンド
    を前記システムバスに発行するキャッシュフラッシュ実
    行処理機能とを実現させるためのプログラムを記録した
    機械読取り可能な記録媒体。
22. 【請求項２２】 コピーバック型のキャッシュメモリを
    備えた計算機システムのチェックポイント処理機構に適
    用されるコンピュータプログラムを記録した記録媒体で
    あって、 システムバス上のバススヌープによりキャッシュメモリ
    上でデータ更新が発生したことを示すコマンドおよび当
    該コマンドに対する応答を監視する第１のビフォアイメ
    ージ処理機能と、 前記第１のビフォアイメージ処理機能でシステムバス上
    のアクセスに更新アドレスおよび更新前データが含まれ
    ることを検知したとき、当該アドレスおよび更新前デー
    タを採取してビフォアイメージ記憶手段に記憶し、更新
    の発生したアドレスを含むが更新前のデータを含まない
    ことを検知したとき、その更新前のデータを読み出すた
    めのコマンドを前記コマンドに含まれるアドレスを用い
    前記システムバスに発行して前記アドレスおよび読み出
    された更新前のデータを採取して前記ビフォアイメージ
    記憶手段に記憶する第２のビフォアイメージ処理機能
    と、 前記ビフォアイメージ記憶手段に記憶されたすべてのア
    ドレスについて、そのアドレスで示される更新状態のデ
    ータをメインメモリに書き戻すことを要求するコマンド
    を前記システムバスに発行するキャッシュフラッシュ実
    行処理機能と、 前記ビフォアイメージ記憶手段に記憶されたすべての更
    新前データについて、新しく格納したものから順にメイ
    ンメモリへ更新書き込みを行なうことを要求するコマン
    ドを前記システムバスに発行するメインメモリ状態復元
    処理機能とを実現させるためのプログラムを記録した機
    械読取り可能な記録媒体。
23. 【請求項２３】 バススヌープ機構を有するコピーバッ
    ク型のキャッシュメモリを備えた少なくとも一つ以上の
    プロセッサと、メインメモリと、前記プロセッサと前記
    メインメモリとを接続するシステムバスとを具備してな
    る計算機のチェックポイント処理機構に適用されるコン
    ピュータプログラムを記録した記録媒体であって、 前記キャッシュメモリ上でデータ更新が発生したことを
    示すコマンドおよび当該コマンドに対する応答を前記シ
    ステムバス上の監視により検知する機能と、 前記システムバス上の検知内容が更新アドレスおよび更
    新前データを含む場合に、当該アドレスおよび更新前デ
    ータを記憶する機能と、 更新の発生したアドレスを含むが更新前のデータを含ま
    ない場合に、その更新前のデータを読み出すためのコマ
    ンドを前記コマンドに含まれるアドレスを用いて前記シ
    ステムバスに発行して前記アドレスおよび読み出された
    更新前のデータを記憶する機能と、 前記プロセッサから指示に従い前記記憶されたすべての
    アドレスについて、そのアドレスで示される更新状態の
    データをメインメモリに書き戻すことを要求するコマン
    ドを前記システムバスに発行する機能とを実現させるた
    めのプログラムを記録した機械読取り可能な記録媒体。
24. 【請求項２４】 バススヌープ機構を有するコピーバッ
    ク型のキャッシュメモリを備えた少なくとも一つ以上の
    プロセッサと、メインメモリと、前記プロセッサと前記
    メインメモリとを接続するシステムバスとを具備してな
    る計算機のチェックポイント処理機構に適用されるコン
    ピュータプログラムを記録した記録媒体であって、 前記キャッシュメモリ上でデータ更新が発生したことを
    示すコマンドおよび当該コマンドに対する応答を前記シ
    ステムバス上の監視により検知する機能と、 前記システムバス上の検知内容が更新アドレスおよび更
    新前データを含む場合に、当該アドレスおよび更新前デ
    ータを記憶する機能と、 更新の発生したアドレスを含むが更新前のデータを含ま
    ない場合に、その更新前のデータを読み出すためのコマ
    ンドを前記コマンドに含まれるアドレスを用いて前記シ
    ステムバスに発行して前記アドレスおよび読み出された
    更新前のデータを記憶する機能と、 前記プロセッサから指示に従い前記記憶されたすべての
    アドレスについて、そのアドレスで示される更新状態の
    データをメインメモリに書き戻すことを要求するコマン
    ドを前記システムバスに発行する機能と、 前記プロセッサから指示に従い、前記記憶されたすべて
    の更新前データについて、新しく格納したものから順に
    メインメモリへの更新書き込みを要求するコマンドを前
    記システムバスに発行する機能とを実現させるためのプ
    ログラムを記録した機械読取り可能な記録媒体。
25. 【請求項２５】 前記計算機は、前記メインメモリを前
    記キャッシュメモリ内に確保されるキャッシュブロック
    の大きさで分割し、この分割によって定義される複数の
    区画の中の少なくとも一つ以上の区画それぞれに対応さ
    せて、オンとオフとの二つの状態が割り当てられるフラ
    グメモリを有し、 前記更新アドレスおよび更新前データを取得した際、そ
    の更新アドレスに対するフラグメモリが設けられ、かつ
    オフのときに、前記フラグメモリをオンに設定するとと
    もに前記更新アドレスおよび更新前データを記憶する機
    能と、 前記更新アドレスおよび更新前データを取得した際、そ
    の更新アドレスに対するフラグメモリが設けられていな
    いときに、前記更新アドレスおよび更新前データを記憶
    する機能と、 前記記憶した更新アドレスおよび更新前データを取り出
    して更新状態にあるキャッシュブロックの内容の前記メ
    インメモリへの書き戻しを要求するコマンドを発行する
    際、そのアドレスに対応するフラグメモリが設けられて
    いるときに、そのフラグメモリをオフに設定する機能と
    を実現させるためのプログラムを記録した請求項２３又
    は２４記載の機械読取り可能な記録媒体。
26. 【請求項２６】 前記計算機は、互いに共通部分をもた
    ないように設定される一つ以上のアドレス範囲それぞれ
    に対応して設けられ、前記アドレス範囲に属する更新状
    態のキャッシュブロック数を保持するブロックカウンタ
    を有し、 前記システムバス上のコマントおよびその応答を監視し
    て、前記キャッシュブロックが更新状態に移行すること
    を検知した際、そのアドレスに対応した前記ブロックカ
    ウンタが存在するときに、そのブロックカウンタをイン
    クリメントし、前記キャッシュブロックが更新状態から
    それ以外の状態に移行すること検知した際、そのアドレ
    スに対応した前記ブロックカウンタがあるときに、その
    ブロックカウンタをデクリメントする機能と、 前記記憶されたすべての更新アドレスについて、その更
    新アドレスに対応する前記ブロックカウンタがないか、
    またはその値が初期値でないときに、そのアドレスの更
    新状態のキャッシュブロックの内容をメインメモリに書
    き戻すことを要求するコマンドを前記システムバスに発
    行する機能とを実現させるためのプログラムを記録した
    請求項２３又は２４記載の機械読取り可能な記録媒体。