JPH10149889A - シャットダウン機能を有する安定器用集積回路 - Google Patents
シャットダウン機能を有する安定器用集積回路Info
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- JPH10149889A JPH10149889A JP9284928A JP28492897A JPH10149889A JP H10149889 A JPH10149889 A JP H10149889A JP 9284928 A JP9284928 A JP 9284928A JP 28492897 A JP28492897 A JP 28492897A JP H10149889 A JPH10149889 A JP H10149889A
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- power semiconductor
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- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B41/00—Circuit arrangements or apparatus for igniting or operating discharge lamps
- H05B41/14—Circuit arrangements
- H05B41/26—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC
- H05B41/28—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters
- H05B41/282—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices
- H05B41/285—Arrangements for protecting lamps or circuits against abnormal operating conditions
- H05B41/2851—Arrangements for protecting lamps or circuits against abnormal operating conditions for protecting the circuit against abnormal operating conditions
- H05B41/2855—Arrangements for protecting lamps or circuits against abnormal operating conditions for protecting the circuit against abnormal operating conditions against abnormal lamp operating conditions
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B41/00—Circuit arrangements or apparatus for igniting or operating discharge lamps
- H05B41/14—Circuit arrangements
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
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- Circuit Arrangements For Discharge Lamps (AREA)
- Electronic Switches (AREA)
- Inverter Devices (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 ランプを駆動するための集積回路において、
駆動出力の双方が不能になるランプ故障時、または、ラ
ンプが取り外されたときに、駆動回路の構成部品をダメ
ージから保護する安定器集積回路を提供する。 【解決手段】 ＭＯＳゲート駆動集積回路において、ロ
ー論理レベル信号を入力する入力端子を有するタイマ回
路と、タイマ回路に接続されたラッチ回路と、ランプを
駆動するための一対のＭＯＳゲート型パワー半導体デバ
イスの同時導通を防止するためにラッチ回路の出力を遅
延させるデッドタイム遅延回路１２６、１３０と、一対
のＭＯＳゲート型パワー半導体デバイスを駆動するため
の出力を与えるゲートドライバ回路１３８、１４２と、
ゲートドライバ回路１３８、１４２の出力を停止させる
シャットダウンラッチ回路１２４とを備える。
駆動出力の双方が不能になるランプ故障時、または、ラ
ンプが取り外されたときに、駆動回路の構成部品をダメ
ージから保護する安定器集積回路を提供する。 【解決手段】 ＭＯＳゲート駆動集積回路において、ロ
ー論理レベル信号を入力する入力端子を有するタイマ回
路と、タイマ回路に接続されたラッチ回路と、ランプを
駆動するための一対のＭＯＳゲート型パワー半導体デバ
イスの同時導通を防止するためにラッチ回路の出力を遅
延させるデッドタイム遅延回路１２６、１３０と、一対
のＭＯＳゲート型パワー半導体デバイスを駆動するため
の出力を与えるゲートドライバ回路１３８、１４２と、
ゲートドライバ回路１３８、１４２の出力を停止させる
シャットダウンラッチ回路１２４とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はランプの安定器であ
って、特に、ランプの故障から保護する改善されたラン
プ安定器に関する。
って、特に、ランプの故障から保護する改善されたラン
プ安定器に関する。
【０００２】
【従来の技術】従来、ランプ安定器として、インターナ
ショナル・レクチファイア社（International Rectifie
r Corporation）のＩＲ２１５５またはＩＲ２１５１の
ＩＣのようなランプ安定器が知られており、また、ピー
タ・ウッド（Peter N.Wood）による米国特許番号５，５
４５，９５５号（ＩＲ−１０７４）および米国特許番号
５，５５９，３９４号（ＩＲ−１２５２）、並びに、タ
ルボット・Ｍ．ホウク（Talbott M.Houk）による米国特
許番号５，５５０，４３６号（ＩＲ−１０５５）におい
て説明されている。
ショナル・レクチファイア社（International Rectifie
r Corporation）のＩＲ２１５５またはＩＲ２１５１の
ＩＣのようなランプ安定器が知られており、また、ピー
タ・ウッド（Peter N.Wood）による米国特許番号５，５
４５，９５５号（ＩＲ−１０７４）および米国特許番号
５，５５９，３９４号（ＩＲ−１２５２）、並びに、タ
ルボット・Ｍ．ホウク（Talbott M.Houk）による米国特
許番号５，５５０，４３６号（ＩＲ−１０５５）におい
て説明されている。
【０００３】あるランプ装置が故障モードの間、安定器
ＩＣを適切にシャットダウンするためには、故障状態
（故障したフィラメントまたは起動時に点灯を失敗した
ランプのような）を検出したときにゲート駆動出力をオ
フし、その後、出力パワートランジスタをオフする手段
が必要である。
ＩＣを適切にシャットダウンするためには、故障状態
（故障したフィラメントまたは起動時に点灯を失敗した
ランプのような）を検出したときにゲート駆動出力をオ
フし、その後、出力パワートランジスタをオフする手段
が必要である。
【０００４】ＩＲ２１５５やＩＲ２１５１のＩＣのトポ
ロジーのために、通常動作時において、回路は図１およ
び図２に示すように自己発振する。
ロジーのために、通常動作時において、回路は図１およ
び図２に示すように自己発振する。
【０００５】図１は典型的なランプ駆動回路の構成を示
した図である。ブリッジ整流器１０はａｃ（交流）線か
らバス電圧（ＶBUS）を生成する。バス電圧ＶBUSは近似
的に直流であり、コンデンサ５６および５８によりサポ
ートされる。
した図である。ブリッジ整流器１０はａｃ（交流）線か
らバス電圧（ＶBUS）を生成する。バス電圧ＶBUSは近似
的に直流であり、コンデンサ５６および５８によりサポ
ートされる。
【０００６】図１のランプ駆動回路は、ＭＯＳゲート駆
動チップ３０と、それに関連する、高圧側のＭＯＳＦＥ
Ｔ４０および低圧側のＭＯＳＦＥＴ４２の動作を制御す
る回路構成とを含む。ＭＯＳゲート駆動チップ３０は、
ＶBUSに接続されたＭＯＳＦＥＴ４０および４２に対し
て駆動信号を与える。ここでは、パワーＭＯＳＦＥＴが
示されているが、ＩＧＢＴやＭＯＳゲート型サイリスタ
のようなＭＯＳゲートを有する任意のパワーデバイスが
パワーＭＯＳＦＥＴ４０、４２の代わりに用いられても
よい。
動チップ３０と、それに関連する、高圧側のＭＯＳＦＥ
Ｔ４０および低圧側のＭＯＳＦＥＴ４２の動作を制御す
る回路構成とを含む。ＭＯＳゲート駆動チップ３０は、
ＶBUSに接続されたＭＯＳＦＥＴ４０および４２に対し
て駆動信号を与える。ここでは、パワーＭＯＳＦＥＴが
示されているが、ＩＧＢＴやＭＯＳゲート型サイリスタ
のようなＭＯＳゲートを有する任意のパワーデバイスが
パワーＭＯＳＦＥＴ４０、４２の代わりに用いられても
よい。
【０００７】ＭＯＳＦＥＴ４０および４２からなるハー
フブリッジの中央タップの出力は、インダクタ素子４６
とコンデンサ５２とからなる直列ＬＣ負荷回路を含む回
路を駆動する。
フブリッジの中央タップの出力は、インダクタ素子４６
とコンデンサ５２とからなる直列ＬＣ負荷回路を含む回
路を駆動する。
【０００８】端子ＶBUSで供給される電圧は、供給され
る交流入力電圧に依存し、直流１４０ボルト程度の低い
値から直流６００ボルトより高い値までの範囲を取り得
る。
る交流入力電圧に依存し、直流１４０ボルト程度の低い
値から直流６００ボルトより高い値までの範囲を取り得
る。
【０００９】出力回路の発振周波数はインダクタ素子４
６とコンデンサ５２との共振周波数により制御される。
インダクタ素子４６の所望のインダクタンス値は電圧Ｖ
BUSの値に依存し、回路の発振周波数が所望の範囲内に
なるように選択される。
６とコンデンサ５２との共振周波数により制御される。
インダクタ素子４６の所望のインダクタンス値は電圧Ｖ
BUSの値に依存し、回路の発振周波数が所望の範囲内に
なるように選択される。
【００１０】チップ３０は８ピンＤＩＰまたは表面マウ
ントパッケージ（surface mount package）の中に収容
されてもよく、以下のようなピン出力を有する： Ｖcc−直流電源ＶBUSからチップ動作電圧を受けるため
のピン。 ＣT−タイミングコンデンサ１４とタイミング抵抗１６
との間のノードに接続された単一入力制御ピン。ピンＣ
Tでの信号はＨ0とＬ0の両出力を制御する。 ＲT−タイミング抵抗１６の他端に接続されたピン。 ＶB−高圧側スイッチ動作のために電力を供給するブー
トストラップ回路として働くダイオード２２とコンデン
サ２４とのノードに接続されたピン。 Ｈ0−高圧側ＭＯＳＦＥＴ４０のゲート（すなわち、ゲ
ートに対する抵抗２６）に対する出力ピン。 ＶS−トーテムポール接続すなわちハーフブリッジ接続
されたＭＯＳＦＥＴ４０および４２の中心タップに対す
るピン。 Ｌ0−低圧側ＭＯＳＦＥＴ４２のゲート（すなわち、ゲ
ートに対する抵抗２８）に対する出力ピン。 ＣＯＭ−負極すなわちグランド端子に接続されたピン。
ントパッケージ（surface mount package）の中に収容
されてもよく、以下のようなピン出力を有する： Ｖcc−直流電源ＶBUSからチップ動作電圧を受けるため
のピン。 ＣT−タイミングコンデンサ１４とタイミング抵抗１６
との間のノードに接続された単一入力制御ピン。ピンＣ
Tでの信号はＨ0とＬ0の両出力を制御する。 ＲT−タイミング抵抗１６の他端に接続されたピン。 ＶB−高圧側スイッチ動作のために電力を供給するブー
トストラップ回路として働くダイオード２２とコンデン
サ２４とのノードに接続されたピン。 Ｈ0−高圧側ＭＯＳＦＥＴ４０のゲート（すなわち、ゲ
ートに対する抵抗２６）に対する出力ピン。 ＶS−トーテムポール接続すなわちハーフブリッジ接続
されたＭＯＳＦＥＴ４０および４２の中心タップに対す
るピン。 Ｌ0−低圧側ＭＯＳＦＥＴ４２のゲート（すなわち、ゲ
ートに対する抵抗２８）に対する出力ピン。 ＣＯＭ−負極すなわちグランド端子に接続されたピン。
【００１１】抵抗１８およびコンデンサ１２はＩＣ３０
に対して直流および交流の必要な電力を与える。抵抗１
６およびコンデンサ１４は、次式で定まる発振周波数を
制御する： ｆ＝１／（１．４Ｒ16 Ｃ14） …（１）
に対して直流および交流の必要な電力を与える。抵抗１
６およびコンデンサ１４は、次式で定まる発振周波数を
制御する： ｆ＝１／（１．４Ｒ16 Ｃ14） …（１）
【００１２】ダイオード２２とコンデンサ２４とはＩＣ
内の浮遊ＣＭＯＳ駆動回路に対してブートストラップ電
源回路を形成する。抵抗２６および２８は、パワーＭＯ
ＳＦＥＴ４０および４２のＬＣリンギングを抑さえ、ま
た、ＩＣ３０を電力段から緩衝する。
内の浮遊ＣＭＯＳ駆動回路に対してブートストラップ電
源回路を形成する。抵抗２６および２８は、パワーＭＯ
ＳＦＥＴ４０および４２のＬＣリンギングを抑さえ、ま
た、ＩＣ３０を電力段から緩衝する。
【００１３】インダクタ素子４６と共振コンデンサ５２
を含む負荷回路は、さらに、阻止コンデンサ５６および
５８、正温度特性（ＰＴＣ：a positivetemperaturecoe
fficient）抵抗５４並びにランプ５０を有する。コンデ
ンサ４４は通常、ノードＶsで観測されるｄｖ／ｄｔを
制御し、放射されるＥＭＩを最小にする。
を含む負荷回路は、さらに、阻止コンデンサ５６および
５８、正温度特性（ＰＴＣ：a positivetemperaturecoe
fficient）抵抗５４並びにランプ５０を有する。コンデ
ンサ４４は通常、ノードＶsで観測されるｄｖ／ｄｔを
制御し、放射されるＥＭＩを最小にする。
【００１４】
【発明が解決しようとする課題】この基本回路の欠点
は、もし、ランプが壊れるか（その動作寿命が尽きたと
きのように）もしくは回路から取り外されたとき、回路
内の他の構成部品が破滅的に故障をするかもしれないこ
とである。それゆえ、ゲート駆動ＩＣ３０の使用者は、
故障の状態を検出してＩＣをオフする別個の外部回路要
素を設計しなければならない。好ましくは、ゲート駆動
ＩＣの両出力は、ターンオフ状態のもとでゲート駆動Ｉ
Ｃをオフする。
は、もし、ランプが壊れるか（その動作寿命が尽きたと
きのように）もしくは回路から取り外されたとき、回路
内の他の構成部品が破滅的に故障をするかもしれないこ
とである。それゆえ、ゲート駆動ＩＣ３０の使用者は、
故障の状態を検出してＩＣをオフする別個の外部回路要
素を設計しなければならない。好ましくは、ゲート駆動
ＩＣの両出力は、ターンオフ状態のもとでゲート駆動Ｉ
Ｃをオフする。
【００１５】ゲート駆動ＩＣは自己発振しているため、
ゲート駆動出力Ｌ0およびＨ0−Ｖsのうちの１つは図２
に示す短いデッドタイムの期間を除いて常時オンとな
る。通常の動作状態では、ＭＯＳＦＥＴ４０あるいはＭ
ＯＳＦＥＴ４２のいずれかがオンとなる。結果として、
例えば図３に示すように、単純にタイミングコンデンサ
１４により外部にグランドまで分路を形成することによ
りゲート駆動ＩＣをオフすることは、回路を保護するの
には充分でない。
ゲート駆動出力Ｌ0およびＨ0−Ｖsのうちの１つは図２
に示す短いデッドタイムの期間を除いて常時オンとな
る。通常の動作状態では、ＭＯＳＦＥＴ４０あるいはＭ
ＯＳＦＥＴ４２のいずれかがオンとなる。結果として、
例えば図３に示すように、単純にタイミングコンデンサ
１４により外部にグランドまで分路を形成することによ
りゲート駆動ＩＣをオフすることは、回路を保護するの
には充分でない。
【００１６】図３は、ランプが取り外されたときに入力
制御コンデンサ１４のグランドへの分路を形成するため
のトランジスタ６０を含む、図１を改変した回路を示
す。抵抗６２、６４、６６により形成される分圧回路お
よびコンデンサ６８は検出回路を構成する。通常の動作
状態では、ノードＶAでの電圧は近似的に直流電源電圧
の半分の値、すなわちＶBUS／２に等しい。このとき、
コンデンサ５６と５８は同一の値である。ノードＶAの
電圧と、コンデンサ５６とコンデンサ５８の中間点にお
けるノードの電圧との唯一の違いは、ランプ５０のフィ
ラメントでの電圧降下により生ずる。
制御コンデンサ１４のグランドへの分路を形成するため
のトランジスタ６０を含む、図１を改変した回路を示
す。抵抗６２、６４、６６により形成される分圧回路お
よびコンデンサ６８は検出回路を構成する。通常の動作
状態では、ノードＶAでの電圧は近似的に直流電源電圧
の半分の値、すなわちＶBUS／２に等しい。このとき、
コンデンサ５６と５８は同一の値である。ノードＶAの
電圧と、コンデンサ５６とコンデンサ５８の中間点にお
けるノードの電圧との唯一の違いは、ランプ５０のフィ
ラメントでの電圧降下により生ずる。
【００１７】通常動作状態では、フィラメントでの電圧
降下は比較的に小さく、すなわち、数ボルトのみであ
り、また、ノードＶCの電圧は分流トランジスタ６０を
オンさせるのに不十分である。しかしながら、もし、ラ
ンプが取り外されると、ノードＶCの電圧と同様にノー
ドＶAの電圧は上昇し、トランジスタ６０はオンする。
抵抗６２、６４、６６の値は、回路が通常動作状態の間
トランジスタ６０を決してオンさせず、ランプが取り外
されたときもしくは故障した時には常にトランジスタ６
０をオンさせるような値に選択されている。コンデンサ
６８もまた、ターンオフ応答回路における低域通過フィ
ルタ（それにより、ノイズ低減を増大させる）の一部を
形成している。
降下は比較的に小さく、すなわち、数ボルトのみであ
り、また、ノードＶCの電圧は分流トランジスタ６０を
オンさせるのに不十分である。しかしながら、もし、ラ
ンプが取り外されると、ノードＶCの電圧と同様にノー
ドＶAの電圧は上昇し、トランジスタ６０はオンする。
抵抗６２、６４、６６の値は、回路が通常動作状態の間
トランジスタ６０を決してオンさせず、ランプが取り外
されたときもしくは故障した時には常にトランジスタ６
０をオンさせるような値に選択されている。コンデンサ
６８もまた、ターンオフ応答回路における低域通過フィ
ルタ（それにより、ノイズ低減を増大させる）の一部を
形成している。
【００１８】しかしながら、図３に示す回路は、ランプ
が負荷回路から取り外されたときに、パワーＭＯＳＦＥ
Ｔデバイス４０および４２の両方ともをシャットダウン
するわけではない。このランプがない負荷状態において
は、ＩＣ３０のＣTピンはトランジスタ６０によりグラ
ンドに接続され、それにより、望ましいように、ＩＣの
内部発振とその出力の切り換えとが停止される。しかし
ながら、ハーフブリッジの出力をオフしたにもかかわら
ず、トランジスタ４２はオンのままである。
が負荷回路から取り外されたときに、パワーＭＯＳＦＥ
Ｔデバイス４０および４２の両方ともをシャットダウン
するわけではない。このランプがない負荷状態において
は、ＩＣ３０のＣTピンはトランジスタ６０によりグラ
ンドに接続され、それにより、望ましいように、ＩＣの
内部発振とその出力の切り換えとが停止される。しかし
ながら、ハーフブリッジの出力をオフしたにもかかわら
ず、トランジスタ４２はオンのままである。
【００１９】故障状態においてＭＯＳＦＥＴ４０および
４２の両方をシャットダウンするもう一つの方法は、図
４に示すようにＩＣグランドにＶccピンの分路を形成す
ることである。ここで、検出回路は本質的に図３のもの
と同じであるが、ＳＣＲ７０が出力をシャットダウンす
るために抵抗７２を介してＶccピンの分路を形成してい
る。
４２の両方をシャットダウンするもう一つの方法は、図
４に示すようにＩＣグランドにＶccピンの分路を形成す
ることである。ここで、検出回路は本質的に図３のもの
と同じであるが、ＳＣＲ７０が出力をシャットダウンす
るために抵抗７２を介してＶccピンの分路を形成してい
る。
【００２０】図４の回路の欠点は、ソケット内でランプ
が交換されるときのように故障状態が終了したときに、
チップに供給される電源電圧Ｖccがその不足電圧のしき
い値以下に放電されているため、全体の電力上昇手順が
繰り返されなければならないことである。実際には、回
路はパワートランジスタ４０、４２の両方をオフさせる
ためにＩＣ３０の不足電圧ロックアウト回路１２２に依
存している。
が交換されるときのように故障状態が終了したときに、
チップに供給される電源電圧Ｖccがその不足電圧のしき
い値以下に放電されているため、全体の電力上昇手順が
繰り返されなければならないことである。実際には、回
路はパワートランジスタ４０、４２の両方をオフさせる
ためにＩＣ３０の不足電圧ロックアウト回路１２２に依
存している。
【００２１】図４の回路のさらなる欠点は、ＳＣＲ７０
が図３のＮＰＮトランジスタ６０よりもより高価な部品
であることである。
が図３のＮＰＮトランジスタ６０よりもより高価な部品
であることである。
【００２２】さらに、抵抗７２が、Ｖccピンでのｄｖ／
ｄｔを緩やかに降下させるようにするためにＶccコンデ
ンサ放電経路に含まれなければならないことである。ｄ
ｖ／ｄｔは制限されなければならない、なぜならば、出
力段がパワーＭＯＳＦＥＴのゲートを完全に放電させて
しまう前に、ゲート駆動出力段に対する電源電圧がター
ンオフしてもよいからである。例えば、もし、上段のパ
ワーＭＯＳＦＥＴ４０がオンし、電源電圧が急速に０Ｖ
になった場合、パワーＭＯＳＦＥＴ４０はオフされず、
ＭＯＳＦＥＴを放電する生来のゲート−ソース間のリー
クのみによる電荷（すなわち電圧）を、事実上、パワー
ＭＯＳＦＥＴ４０のゲート上に有したままとなる。定在
する電荷は、上段のＭＯＳＦＥＴ４０がオンのままＩＣ
３０が再起動すると、破滅的な故障を引き起こす。ＩＣ
３０が再起動したとき、すなわち、そのＶcc電圧が上昇
する不足電圧ロックアウトしきい値を越えたとき、下段
のパワーＭＯＳＦＥＴ４２が最初にオンする。トランジ
スタ４２がオンしたときに、もし、トランジスタ４０が
オンのままであれば、ｄｃ（直流）バスとａｃ（交流）
線とに対して短絡が発生し、ごくまれにはヒューズが遮
断されるが、ほとんどの場合、パワーＭＯＳＦＥＴの少
なくとも一方が破壊される。
ｄｔを緩やかに降下させるようにするためにＶccコンデ
ンサ放電経路に含まれなければならないことである。ｄ
ｖ／ｄｔは制限されなければならない、なぜならば、出
力段がパワーＭＯＳＦＥＴのゲートを完全に放電させて
しまう前に、ゲート駆動出力段に対する電源電圧がター
ンオフしてもよいからである。例えば、もし、上段のパ
ワーＭＯＳＦＥＴ４０がオンし、電源電圧が急速に０Ｖ
になった場合、パワーＭＯＳＦＥＴ４０はオフされず、
ＭＯＳＦＥＴを放電する生来のゲート−ソース間のリー
クのみによる電荷（すなわち電圧）を、事実上、パワー
ＭＯＳＦＥＴ４０のゲート上に有したままとなる。定在
する電荷は、上段のＭＯＳＦＥＴ４０がオンのままＩＣ
３０が再起動すると、破滅的な故障を引き起こす。ＩＣ
３０が再起動したとき、すなわち、そのＶcc電圧が上昇
する不足電圧ロックアウトしきい値を越えたとき、下段
のパワーＭＯＳＦＥＴ４２が最初にオンする。トランジ
スタ４２がオンしたときに、もし、トランジスタ４０が
オンのままであれば、ｄｃ（直流）バスとａｃ（交流）
線とに対して短絡が発生し、ごくまれにはヒューズが遮
断されるが、ほとんどの場合、パワーＭＯＳＦＥＴの少
なくとも一方が破壊される。
【００２３】本発明は、上記課題を解決すべくなされた
ものであり、その目的とするところは、ランプを駆動す
る集積回路において、駆動出力の双方が不能になること
によりランプが故障したとき、または、ランプが取り外
されたときに、駆動回路の構成部品を損失から保護する
安定器集積回路を提供することにある。また、ランプ交
換時において、ランプのパワースイッチを切り換えなく
とも、自動的にランプ駆動回路を再起動する安定器集積
回路を提供することを目的とする。
ものであり、その目的とするところは、ランプを駆動す
る集積回路において、駆動出力の双方が不能になること
によりランプが故障したとき、または、ランプが取り外
されたときに、駆動回路の構成部品を損失から保護する
安定器集積回路を提供することにある。また、ランプ交
換時において、ランプのパワースイッチを切り換えなく
とも、自動的にランプ駆動回路を再起動する安定器集積
回路を提供することを目的とする。
【００２４】なお、本発明に関連する技術として参考に
以下のものを挙げておく；米国特許番号５，６１２，５
９７号、「力率補正された発振駆動回路、その駆動回路
を用いたランプ安定回路および駆動方法（OSCILLATING
DRIVER CIRCUIT WITH POWER FACTOR CORRECTION, ELECT
RONIC LAMP BALLAST EMPLOYING SAME ANDDRIVER METHO
D）」、１９９７年３月１８日発行；米国特許番号５，
５４５，９５５号、「安定回路に対するＭＯＳゲート駆
動装置（MOS GATE DRIER FOR BALLAST CIRCUITS）」、
１９９６年８月１３日発行；米国特許番号５，５５９，
３９４号、「安定回路に対するＭＯＳゲート駆動装置
（MOS GATE DRIER FOR BALLAST CIRCUITS）」、１９９
６年９月２４日発行、上記の全てはピータ・Ｎ．ウッド
（Peter N.Wood）の名でなされている；および、米国特
許番号５，５５０，４３６号、「安定回路に対するＭＯ
Ｓゲート駆動用集積回路（MOS GATE DRIER INTEGRATED
CIRCUIT FOR BALLAST CIRCUITS）」、１９９６年８月２
７日発行、これはタルボット・Ｍ．ホウク（Talbott M.
Houk）の名でなされている。
以下のものを挙げておく；米国特許番号５，６１２，５
９７号、「力率補正された発振駆動回路、その駆動回路
を用いたランプ安定回路および駆動方法（OSCILLATING
DRIVER CIRCUIT WITH POWER FACTOR CORRECTION, ELECT
RONIC LAMP BALLAST EMPLOYING SAME ANDDRIVER METHO
D）」、１９９７年３月１８日発行；米国特許番号５，
５４５，９５５号、「安定回路に対するＭＯＳゲート駆
動装置（MOS GATE DRIER FOR BALLAST CIRCUITS）」、
１９９６年８月１３日発行；米国特許番号５，５５９，
３９４号、「安定回路に対するＭＯＳゲート駆動装置
（MOS GATE DRIER FOR BALLAST CIRCUITS）」、１９９
６年９月２４日発行、上記の全てはピータ・Ｎ．ウッド
（Peter N.Wood）の名でなされている；および、米国特
許番号５，５５０，４３６号、「安定回路に対するＭＯ
Ｓゲート駆動用集積回路（MOS GATE DRIER INTEGRATED
CIRCUIT FOR BALLAST CIRCUITS）」、１９９６年８月２
７日発行、これはタルボット・Ｍ．ホウク（Talbott M.
Houk）の名でなされている。
【００２５】
【課題を解決するための手段】本発明の態様によれば、
シリコン基板上に形成された集積回路が、第１および第
２のＭＯＳゲート型パワー半導体デバイスを駆動する。
パワー半導体デバイスは、第１および第２の直流端子を
有し、また、第１および第２のＭＯＳゲート型パワー半
導体間のノードに位置する共通端子を有するハーフブリ
ッジ回路において接続される。共通端子は負荷回路に対
して出力信号を供給する。タイマ回路はロー論理レベル
信号に接続された入力制御端子を有する。第１のラッチ
回路はタイマ回路に接続され、第１および第２のＭＯＳ
ゲート型パワー半導体デバイスのオン・オフが切り換え
られるときの周波数を制御し、また、入力制御端子に印
加された信号に応じてオン・オフされる出力を供給す
る。高圧側および低圧側のデッドタイム遅延回路はそれ
ぞれ、第１のラッチ回路に接続され、ラッチ回路の出力
の切り換えに従い、ある時間間隔の間、ラッチ出力信号
の伝達を遅延させ、第１および第２のＭＯＳゲート型パ
ワー半導体デバイスの同時導通を防止する。高圧側およ
び低圧側の駆動回路は高圧側および低圧側のデッドタイ
ム遅延回路にそれぞれ接続され、高圧側および低圧側出
力端子をそれぞれ有する。また、それらの出力端子は、
それぞれ、入力制御端子に供給された信号に応じて第１
および第２のＭＯＳゲート型パワー半導体デバイスをタ
ーンオフするための高圧側および低圧側の出力を供給す
る。シャットダウン回路（保護回路）はロー論理レベル
信号に接続され、ロー論理レベル信号がしきい値より低
いときに高圧側および低圧側出力の供給を防止する。
シリコン基板上に形成された集積回路が、第１および第
２のＭＯＳゲート型パワー半導体デバイスを駆動する。
パワー半導体デバイスは、第１および第２の直流端子を
有し、また、第１および第２のＭＯＳゲート型パワー半
導体間のノードに位置する共通端子を有するハーフブリ
ッジ回路において接続される。共通端子は負荷回路に対
して出力信号を供給する。タイマ回路はロー論理レベル
信号に接続された入力制御端子を有する。第１のラッチ
回路はタイマ回路に接続され、第１および第２のＭＯＳ
ゲート型パワー半導体デバイスのオン・オフが切り換え
られるときの周波数を制御し、また、入力制御端子に印
加された信号に応じてオン・オフされる出力を供給す
る。高圧側および低圧側のデッドタイム遅延回路はそれ
ぞれ、第１のラッチ回路に接続され、ラッチ回路の出力
の切り換えに従い、ある時間間隔の間、ラッチ出力信号
の伝達を遅延させ、第１および第２のＭＯＳゲート型パ
ワー半導体デバイスの同時導通を防止する。高圧側およ
び低圧側の駆動回路は高圧側および低圧側のデッドタイ
ム遅延回路にそれぞれ接続され、高圧側および低圧側出
力端子をそれぞれ有する。また、それらの出力端子は、
それぞれ、入力制御端子に供給された信号に応じて第１
および第２のＭＯＳゲート型パワー半導体デバイスをタ
ーンオフするための高圧側および低圧側の出力を供給す
る。シャットダウン回路（保護回路）はロー論理レベル
信号に接続され、ロー論理レベル信号がしきい値より低
いときに高圧側および低圧側出力の供給を防止する。
【００２６】本発明の別の態様によれば、シャットダウ
ン回路（保護回路）はロー論理レベル信号に接続された
しきい値電圧検出回路と、しきい値電圧検出回路に接続
され、出力が高圧側および低圧側のデッドタイム遅延回
路に供給される第２のラッチ回路とを含む。しきい値電
圧は、出力が第１および第２のＭＯＳゲート型パワー半
導体デバイスをターンオンおよびオフするために供給さ
れるより低い論理レベル信号電圧の最小値より低い値で
あってもよい。ロー論理レベル信号がしきい値電圧より
低くなったとき、高圧側および低圧側デッドタイム遅延
回路によるラッチ出力信号の伝達が停止させられてもよ
い。
ン回路（保護回路）はロー論理レベル信号に接続された
しきい値電圧検出回路と、しきい値電圧検出回路に接続
され、出力が高圧側および低圧側のデッドタイム遅延回
路に供給される第２のラッチ回路とを含む。しきい値電
圧は、出力が第１および第２のＭＯＳゲート型パワー半
導体デバイスをターンオンおよびオフするために供給さ
れるより低い論理レベル信号電圧の最小値より低い値で
あってもよい。ロー論理レベル信号がしきい値電圧より
低くなったとき、高圧側および低圧側デッドタイム遅延
回路によるラッチ出力信号の伝達が停止させられてもよ
い。
【００２７】本発明の別の態様によれば、回路は、ｄｃ
（直流）バス電源から負荷回路を駆動し、また、第１お
よび第２のＭＯＳゲート型パワー半導体デバイスおよび
自己発振駆動回路を含む。
（直流）バス電源から負荷回路を駆動し、また、第１お
よび第２のＭＯＳゲート型パワー半導体デバイスおよび
自己発振駆動回路を含む。
【００２８】本発明のさらなる態様によれば、回路はガ
ス放電照明デバイスを駆動し、また、第１および第２の
ＭＯＳゲート型パワー半導体デバイスおよび自己発振駆
動回路を含む。
ス放電照明デバイスを駆動し、また、第１および第２の
ＭＯＳゲート型パワー半導体デバイスおよび自己発振駆
動回路を含む。
【００２９】本発明の他の特徴および長所は、添付の図
面を参照した以下の説明により明らかになるであろう。
面を参照した以下の説明により明らかになるであろう。
【００３０】
【発明の実施の形態】以下、添付の図面を用いて本発明
に係る安定器集積回路の実施形態を説明する。本発明
は、図３に示すような単純な回路を用いて、そのＩＣ内
部の回路構成を改変することにより実現できる。しかし
ながら、図３に示す回路はシャットダウン回路のほんの
一例を表している。他の類似する回路でもよい。
に係る安定器集積回路の実施形態を説明する。本発明
は、図３に示すような単純な回路を用いて、そのＩＣ内
部の回路構成を改変することにより実現できる。しかし
ながら、図３に示す回路はシャットダウン回路のほんの
一例を表している。他の類似する回路でもよい。
【００３１】図５は、図３の回路に包含されるのに好適
な本発明に係るＩＣチップ３０の回路ブロック図であ
る。チップ３０の８本のピンが図５においても同様に用
いられる。図５に示される全ての回路ブロックは共通の
シリコンチップに典型的に集積化される。
な本発明に係るＩＣチップ３０の回路ブロック図であ
る。チップ３０の８本のピンが図５においても同様に用
いられる。図５に示される全ての回路ブロックは共通の
シリコンチップに典型的に集積化される。
【００３２】図５に示す最も左側にある回路ブロックは
クランプ回路１１０であり、典型的に複数のツェナダイ
オードからなる。本発明に係る回路にはＶccピンと、チ
ップのグランドとして働くシリコン基板に接続されるＶ
ssピンとが接続される。デジタル電源線およびアナログ
電源線の双方はＶccピンから延長される。また、アナロ
ググランド線およびデジタルグランド線はＶssピンに接
続される。
クランプ回路１１０であり、典型的に複数のツェナダイ
オードからなる。本発明に係る回路にはＶccピンと、チ
ップのグランドとして働くシリコン基板に接続されるＶ
ssピンとが接続される。デジタル電源線およびアナログ
電源線の双方はＶccピンから延長される。また、アナロ
ググランド線およびデジタルグランド線はＶssピンに接
続される。
【００３３】回路ブロックの次のグループはタイマ回路
を形成する。それらの回路ブロックには、分圧回路１１
２（これはアナログ電源線およびアナロググランドに接
続される）、Ｎコンパレータ１１４、Ｐコンパレータ１
１６およびＲＳラッチ回路１２０が含まれる。分圧回路
１１２からの２つのタップはコンパレータ１１４および
１１６の正入力に接続され、それらに対して電圧ＶＲ１
とＶＲ２をそれぞれ供給する。入力ピンＣTはコンパレ
ータ１１６および１１４の負入力に接続される。コンパ
レータ１１４および１１６の出力は図に示すようにＲＳ
ラッチ回路１２０に接続される。
を形成する。それらの回路ブロックには、分圧回路１１
２（これはアナログ電源線およびアナロググランドに接
続される）、Ｎコンパレータ１１４、Ｐコンパレータ１
１６およびＲＳラッチ回路１２０が含まれる。分圧回路
１１２からの２つのタップはコンパレータ１１４および
１１６の正入力に接続され、それらに対して電圧ＶＲ１
とＶＲ２をそれぞれ供給する。入力ピンＣTはコンパレ
ータ１１６および１１４の負入力に接続される。コンパ
レータ１１４および１１６の出力は図に示すようにＲＳ
ラッチ回路１２０に接続される。
【００３４】ＲＳラッチ回路１２０はまた、チップ回路
中に集積化された不足電圧ロックアウト回路（ＵＶＬＯ
回路）１２２に接続される。これにより、もしＶccが低
下し過ぎると、ＲＳラッチ１２０はロックアウトされ
る。
中に集積化された不足電圧ロックアウト回路（ＵＶＬＯ
回路）１２２に接続される。これにより、もしＶccが低
下し過ぎると、ＲＳラッチ１２０はロックアウトされ
る。
【００３５】バイアス回路１３２は不足電圧ロックアウ
ト回路１２２、高圧側および低圧側の回路線におけるデ
ッドタイム遅延回路１２６および１３０に対してバイア
ス出力を与える。デッドタイム遅延回路１２６および１
３０は、デッドタイム、すなわち、高圧側又は低圧側ス
イッチの一方がターンオフした後、他方がターンオンす
るまでの間に１μsecの遅延を与える。このデッドタイ
ムにより、図３の両パワーＭＯＳＦＥＴ４０および４２
が同時にオンする「貫通（shoot through）」回路が形
成され得ないことが保証される。
ト回路１２２、高圧側および低圧側の回路線におけるデ
ッドタイム遅延回路１２６および１３０に対してバイア
ス出力を与える。デッドタイム遅延回路１２６および１
３０は、デッドタイム、すなわち、高圧側又は低圧側ス
イッチの一方がターンオフした後、他方がターンオンす
るまでの間に１μsecの遅延を与える。このデッドタイ
ムにより、図３の両パワーＭＯＳＦＥＴ４０および４２
が同時にオンする「貫通（shoot through）」回路が形
成され得ないことが保証される。
【００３６】デッドタイム遅延回路１３０の出力は低圧
側の遅延回路１４０に印加され、その後、Ｌ0ピンに接
続された低圧側のゲートドライバ１４２に印加される。
側の遅延回路１４０に印加され、その後、Ｌ0ピンに接
続された低圧側のゲートドライバ１４２に印加される。
【００３７】デッドタイム遅延回路１２６の出力は、高
圧側の出力線においてレベルシフトパルス発生回路１２
８に印加される。高圧側の出力線はまた、レベルシフト
パルス発生回路１２８からのパルスのノイズを濾波する
ｄｖ／ｄｔフィルタ回路１３４を含む。ｄｖ／ｄｔフィ
ルタ回路１３４に対する電源はＶBピンから供給され
る。
圧側の出力線においてレベルシフトパルス発生回路１２
８に印加される。高圧側の出力線はまた、レベルシフト
パルス発生回路１２８からのパルスのノイズを濾波する
ｄｖ／ｄｔフィルタ回路１３４を含む。ｄｖ／ｄｔフィ
ルタ回路１３４に対する電源はＶBピンから供給され
る。
【００３８】ｄｖ／ｄｔフィルタ回路１３４の出力はラ
ッチ回路１３６に印加され、ラッチ回路１３６の出力
は、利得段を含みピンＨ0を駆動するバッファ（ゲート
ドライバ）１３８に接続される。ここで、ピンＶsは回
路１３４、１３６、１３８に接続されていることに注意
すべきである。
ッチ回路１３６に印加され、ラッチ回路１３６の出力
は、利得段を含みピンＨ0を駆動するバッファ（ゲート
ドライバ）１３８に接続される。ここで、ピンＶsは回
路１３４、１３６、１３８に接続されていることに注意
すべきである。
【００３９】本発明は、これらの機能の全てを、前述の
特許において開示されたＩＲ２１５５やＩＲ２１５１の
ＩＣのようにＩＣ内部で実現しているが、さらに、ＣT
ピンを使用した新しいシャットダウン機能も備えてい
る。本発明によれば、以下の２つのさらなる回路ブロッ
クが追加されている。すなわち、（１）ＣT検出用の第
３のコンパレータ１１８および（２）シャットダウンラ
ッチ回路１２４が追加されている。入力ピンＣTは、ＣT
ピン電圧が分圧回路１１２により供給される所定のしき
い値（ＶＲ３として示される）よりも低くなるときを検
出する第３のコンパレータ１１８の負入力に接続され
る。そのとき、第３のコンパレータ１１８は、その出力
をシャットダウンラッチ回路１２４および低圧側のデッ
ドタイム遅延回路１３０に供給する。シャットダウンラ
ッチ回路１２４の出力は、次に、高圧側のデッドタイム
遅延回路１２６の入力に供給される。
特許において開示されたＩＲ２１５５やＩＲ２１５１の
ＩＣのようにＩＣ内部で実現しているが、さらに、ＣT
ピンを使用した新しいシャットダウン機能も備えてい
る。本発明によれば、以下の２つのさらなる回路ブロッ
クが追加されている。すなわち、（１）ＣT検出用の第
３のコンパレータ１１８および（２）シャットダウンラ
ッチ回路１２４が追加されている。入力ピンＣTは、ＣT
ピン電圧が分圧回路１１２により供給される所定のしき
い値（ＶＲ３として示される）よりも低くなるときを検
出する第３のコンパレータ１１８の負入力に接続され
る。そのとき、第３のコンパレータ１１８は、その出力
をシャットダウンラッチ回路１２４および低圧側のデッ
ドタイム遅延回路１３０に供給する。シャットダウンラ
ッチ回路１２４の出力は、次に、高圧側のデッドタイム
遅延回路１２６の入力に供給される。
【００４０】第３のコンパレータ１１８が状態を変化さ
せるときのしきい値電圧ＶＲ３は、自己発振に対して用
いられるしきい値電圧ＶＲ２より低い値に選択される。
その動作例を図６に示す。ここでは、ＶＲ１およびＶＲ
２の値は、それぞれ、２／３Ｖcc、１／３Ｖccに選択さ
れ、また、ＶＲ３の値は便宜上、最初は１／６Ｖccに選
択されている。なお、ＶＲ３＜ＶＲ２＜ＶＲ１の関係を
満たすかぎり、他の特別な比率が選択されてもよい。
せるときのしきい値電圧ＶＲ３は、自己発振に対して用
いられるしきい値電圧ＶＲ２より低い値に選択される。
その動作例を図６に示す。ここでは、ＶＲ１およびＶＲ
２の値は、それぞれ、２／３Ｖcc、１／３Ｖccに選択さ
れ、また、ＶＲ３の値は便宜上、最初は１／６Ｖccに選
択されている。なお、ＶＲ３＜ＶＲ２＜ＶＲ１の関係を
満たすかぎり、他の特別な比率が選択されてもよい。
【００４１】図６はＣTピン電圧がどのように出力動作
を調整するかを表したものである。システム起動時にお
いて、全てのＩＣ入力および出力ノード電圧および電流
は最初はゼロである。整流器１０（図３参照）は急速に
ｄｃ（直流）バス電圧（例えば、＋３２０Ｖ）を上昇さ
せ、コンデンサ１２を抵抗１８を介して充電する。コン
デンサ１２はＩＣ３０のＶcc端子に電圧を供給し、Ｖcc
端子はＩＣ３０の全ての内部回路に電力を供給する。
を調整するかを表したものである。システム起動時にお
いて、全てのＩＣ入力および出力ノード電圧および電流
は最初はゼロである。整流器１０（図３参照）は急速に
ｄｃ（直流）バス電圧（例えば、＋３２０Ｖ）を上昇さ
せ、コンデンサ１２を抵抗１８を介して充電する。コン
デンサ１２はＩＣ３０のＶcc端子に電圧を供給し、Ｖcc
端子はＩＣ３０の全ての内部回路に電力を供給する。
【００４２】コンデンサ１２において電圧が充分高くな
ると、不足電圧ロックアウト回路１２２（図５参照）
は、多くの他の回路を所望の状態にプリセットする。特
に、（１）ＭＯＳＦＥＴ４２の望ましくない導通を防止
するためにゲート駆動出力Ｌ0が「ロー」に保持され、
（２）ＲTピンが「ハイ」（Ｖccの電位に対して）にセ
ットされ、（３）ＣTピンが充電を開始し、（４）バイ
アス回路１３２は、ほとんどのＩＣ回路ブロックがバイ
アスされない「マイクロパワー」起動モードにセットさ
れる。この「マイクロパワー」起動モードは望ましいも
のである。なぜならば、起動抵抗１８により必要な電流
量を削減し、また、それにより、ユーザはより高い値
の、かつ、より低いワット量の抵抗を使用する（すなわ
ち、消費電力を削減される）ことが可能となるからであ
る。ＵＶＬＯ回路ブロック１２２のように、ＨＳラッチ
（バイアス回路）１３２は、Ｖsに対するＶBの電位が所
定値（設計電圧レベル、例えば８．５Ｖ）より低いと
き、出力Ｈ0がＶsレベルに保持され、高圧側パワーＭＯ
ＳＦＥＴ４０の望ましくない導通を防止することを保証
する。
ると、不足電圧ロックアウト回路１２２（図５参照）
は、多くの他の回路を所望の状態にプリセットする。特
に、（１）ＭＯＳＦＥＴ４２の望ましくない導通を防止
するためにゲート駆動出力Ｌ0が「ロー」に保持され、
（２）ＲTピンが「ハイ」（Ｖccの電位に対して）にセ
ットされ、（３）ＣTピンが充電を開始し、（４）バイ
アス回路１３２は、ほとんどのＩＣ回路ブロックがバイ
アスされない「マイクロパワー」起動モードにセットさ
れる。この「マイクロパワー」起動モードは望ましいも
のである。なぜならば、起動抵抗１８により必要な電流
量を削減し、また、それにより、ユーザはより高い値
の、かつ、より低いワット量の抵抗を使用する（すなわ
ち、消費電力を削減される）ことが可能となるからであ
る。ＵＶＬＯ回路ブロック１２２のように、ＨＳラッチ
（バイアス回路）１３２は、Ｖsに対するＶBの電位が所
定値（設計電圧レベル、例えば８．５Ｖ）より低いと
き、出力Ｈ0がＶsレベルに保持され、高圧側パワーＭＯ
ＳＦＥＴ４０の望ましくない導通を防止することを保証
する。
【００４３】ＣTピン電圧がＶＲ３を越えると、（１）
低圧側ゲート駆動出力電圧Ｌ0はデッドタイム遅延時間
ｔd経過後、「ハイ」になり、低圧側ＭＯＳＦＥＴ４２
をオンし、（２）バイアス回路１３２は、発振コンパレ
ータ（Ｎコンパレータ）１１４、Ｐコンパレータ１１６
および第３のコンパレータ１１８、高圧側のデッドタイ
ム遅延回路（ＴＥＡＤＨ回路）１２６および低圧側のデ
ッドタイム遅延回路（ＴＥＡＤＬ回路）１３０に電力を
供給するように制御され、（３）ＲTピンは発振ラッチ
（シャットダウンラッチ回路）１２４により「ハイ」に
保持され、（４）ＣTピンは抵抗１６を介して充電し続
ける。
低圧側ゲート駆動出力電圧Ｌ0はデッドタイム遅延時間
ｔd経過後、「ハイ」になり、低圧側ＭＯＳＦＥＴ４２
をオンし、（２）バイアス回路１３２は、発振コンパレ
ータ（Ｎコンパレータ）１１４、Ｐコンパレータ１１６
および第３のコンパレータ１１８、高圧側のデッドタイ
ム遅延回路（ＴＥＡＤＨ回路）１２６および低圧側のデ
ッドタイム遅延回路（ＴＥＡＤＬ回路）１３０に電力を
供給するように制御され、（３）ＲTピンは発振ラッチ
（シャットダウンラッチ回路）１２４により「ハイ」に
保持され、（４）ＣTピンは抵抗１６を介して充電し続
ける。
【００４４】通常動作の間、ＣTピン電圧がＶＲ３を越
えた後では、自己発振が生じ、ハーフブリッジ回路の出
力Ｖsが台形状の出力で切り換わる。
えた後では、自己発振が生じ、ハーフブリッジ回路の出
力Ｖsが台形状の出力で切り換わる。
【００４５】ＣTピンが２／３Ｖccに達したとき、Ｎコ
ンパレータ１１４はＲＳラッチ回路１２０に負のリセッ
ト信号を与える。この負のリセット信号によりＲＳラッ
チ回路１２０の出力（ＲTおよびその補数ＲT／Ｎ）は論
理状態を反転し、ＲTピンは「ロー」になる（ＲT／Ｎは
「ハイ」になる）。ＩＣ３０のこの特別な実施形態にお
いて、ＲTピンはＬ0に対する低圧側信号経路を駆動し、
また、この出力と同位相である。ここで、ＲTとＬ0の位
相の関係は任意である；たとえ、起動中において最初に
Ｌ0が出力される必要があるとしても、このＩＣの一部
のユーザにはＲTがＬ0と異なる位相であることを必要と
する人もいる。結果として、ＲTが「ロー」になったと
き、出力Ｌ0は「ロー」に駆動され、低圧側のパワーＭ
ＯＳＦＥＴ４２をオフする。ＲTからＬ0への信号経路は
できるだけ高速（遅延が最小）になるように意図して形
成され、また、ＲT／ＮからＨ0へのターンオフ伝達遅延
に正確に一致するように設計される。これにより、高圧
側の駆動回路と低圧側の駆動回路での伝達遅延が一致し
なくても、ハーフブリッジの出力Ｖsでのデューティ周
期をその所望の５０％レベルから系統的にオフセットす
るようなことはない。
ンパレータ１１４はＲＳラッチ回路１２０に負のリセッ
ト信号を与える。この負のリセット信号によりＲＳラッ
チ回路１２０の出力（ＲTおよびその補数ＲT／Ｎ）は論
理状態を反転し、ＲTピンは「ロー」になる（ＲT／Ｎは
「ハイ」になる）。ＩＣ３０のこの特別な実施形態にお
いて、ＲTピンはＬ0に対する低圧側信号経路を駆動し、
また、この出力と同位相である。ここで、ＲTとＬ0の位
相の関係は任意である；たとえ、起動中において最初に
Ｌ0が出力される必要があるとしても、このＩＣの一部
のユーザにはＲTがＬ0と異なる位相であることを必要と
する人もいる。結果として、ＲTが「ロー」になったと
き、出力Ｌ0は「ロー」に駆動され、低圧側のパワーＭ
ＯＳＦＥＴ４２をオフする。ＲTからＬ0への信号経路は
できるだけ高速（遅延が最小）になるように意図して形
成され、また、ＲT／ＮからＨ0へのターンオフ伝達遅延
に正確に一致するように設計される。これにより、高圧
側の駆動回路と低圧側の駆動回路での伝達遅延が一致し
なくても、ハーフブリッジの出力Ｖsでのデューティ周
期をその所望の５０％レベルから系統的にオフセットす
るようなことはない。
【００４６】ＲTの論理レベルが「ハイ」から「ロー」
に切り換わったとき、ＲT／Ｎ（第２のＲＳラッチ回路
１２０出力）は「ハイ」になる。この後者の信号は高圧
側のデッドタイム遅延回路（ＴＤＥＡＤＨ回路）１２６
を駆動する。そして、デッドタイム遅延回路１２６はレ
ベルシフトパルス発生回路（ＰＧＥＮ）１２８を駆動す
る。そして、レベルシフトパルス発生回路１２８は高圧
側の回路に対する高圧側のオン／オフ信号のレベルシフ
トを行う。デッドタイム遅延回路１２６、１３０は、
（１）パワーＭＯＳＦＥＴ４０および４２にクロス導通
デッドタイム（a crossconduction dead time）を与え
るために、また、（２）ＬＣ共振周波数（負荷インピー
ダンスが誘導的になる）より大きい周波数を駆動するた
めのゼロ電圧切り換えを促進するために、「ターンオ
ン」信号に対して僅かな遅延（例えば、１μsec）を発
生するように設計されている。反対に、これらのデッド
タイム遅延回路は、ゲートドライバ１３８および１４２
に対する「ターンオフ」信号に、できるだけ小さい遅延
を付加するように設計されている。高圧側のデッドタイ
ム遅延回路（ＴＤＥＡＤＨ）１２６のタイムアウト期間
（例えば、１μsec）の後、レベルシフトパルス発生回
路（ＰＧＥＮ）１２８には、高圧側のゲートドライバ１
３８に対する「ターンオン」信号を変換するための論理
信号が与えられる。ｄｖ／ｄｔフィルタ回路１３４は、
レベルシフトパルス発生回路１２８により出力される短
いパルス（例えば、５０−２００nsec）を識別し、これ
らのパルスをラッチ回路（ＨＳＬＡＴＣＨ）１３６に対
する「セット」および「リセット」信号に変換する。Ｒ
T／Ｎが「ハイ」になることは、ラッチ回路（ＨＳＬＡ
ＴＣＨ）１３６の入力における「セット」信号に対応
し、それはゲートドライバ（ＨＳＤＲＩＶＥＲ）回路１
３８にＨ0出力を「ハイ」に駆動するための命令を与え
る。
に切り換わったとき、ＲT／Ｎ（第２のＲＳラッチ回路
１２０出力）は「ハイ」になる。この後者の信号は高圧
側のデッドタイム遅延回路（ＴＤＥＡＤＨ回路）１２６
を駆動する。そして、デッドタイム遅延回路１２６はレ
ベルシフトパルス発生回路（ＰＧＥＮ）１２８を駆動す
る。そして、レベルシフトパルス発生回路１２８は高圧
側の回路に対する高圧側のオン／オフ信号のレベルシフ
トを行う。デッドタイム遅延回路１２６、１３０は、
（１）パワーＭＯＳＦＥＴ４０および４２にクロス導通
デッドタイム（a crossconduction dead time）を与え
るために、また、（２）ＬＣ共振周波数（負荷インピー
ダンスが誘導的になる）より大きい周波数を駆動するた
めのゼロ電圧切り換えを促進するために、「ターンオ
ン」信号に対して僅かな遅延（例えば、１μsec）を発
生するように設計されている。反対に、これらのデッド
タイム遅延回路は、ゲートドライバ１３８および１４２
に対する「ターンオフ」信号に、できるだけ小さい遅延
を付加するように設計されている。高圧側のデッドタイ
ム遅延回路（ＴＤＥＡＤＨ）１２６のタイムアウト期間
（例えば、１μsec）の後、レベルシフトパルス発生回
路（ＰＧＥＮ）１２８には、高圧側のゲートドライバ１
３８に対する「ターンオン」信号を変換するための論理
信号が与えられる。ｄｖ／ｄｔフィルタ回路１３４は、
レベルシフトパルス発生回路１２８により出力される短
いパルス（例えば、５０−２００nsec）を識別し、これ
らのパルスをラッチ回路（ＨＳＬＡＴＣＨ）１３６に対
する「セット」および「リセット」信号に変換する。Ｒ
T／Ｎが「ハイ」になることは、ラッチ回路（ＨＳＬＡ
ＴＣＨ）１３６の入力における「セット」信号に対応
し、それはゲートドライバ（ＨＳＤＲＩＶＥＲ）回路１
３８にＨ0出力を「ハイ」に駆動するための命令を与え
る。
【００４７】さらに、ＲTピンが「ハイ」から「ロー」
の電位へ切り換わることで、抵抗１６により、２／３Ｖ
ccのしきい値（分圧回路１１２ブロックにより設定され
る）から１／３Ｖccのしきい値（これもまた分圧回路１
１２ブロックにより設定される）までコンデンサ１４の
放電が開始される。１／３Ｖccのしきい値に達すると、
Ｐコンパレータ１１６の出力は「ハイ」になり、ＲＳラ
ッチ回路（ＲＳＬＡＴＣＨ）１２０に「セット」信号を
与える。この「セット」信号はＲTを「ハイ」に、ＲT／
Ｎを「ロー」に駆動し、ハーフブリッジの出力Ｖsを
「ロー」にする。ＲTとＣTとの間の逆位相関係は、Ｖcc
電位及び温度と無関係に５０％デューティ周期での自己
発振を生じる。このデューティ周期の制御（ＲTからＬ0
まで及びＲT／ＮからＨ0までの正確に一致させたターン
オフ伝達遅延を伴う）は、それぞれ、ハーフブリッジの
出力Ｖsで５０％のデューティ周期を生ずる。
の電位へ切り換わることで、抵抗１６により、２／３Ｖ
ccのしきい値（分圧回路１１２ブロックにより設定され
る）から１／３Ｖccのしきい値（これもまた分圧回路１
１２ブロックにより設定される）までコンデンサ１４の
放電が開始される。１／３Ｖccのしきい値に達すると、
Ｐコンパレータ１１６の出力は「ハイ」になり、ＲＳラ
ッチ回路（ＲＳＬＡＴＣＨ）１２０に「セット」信号を
与える。この「セット」信号はＲTを「ハイ」に、ＲT／
Ｎを「ロー」に駆動し、ハーフブリッジの出力Ｖsを
「ロー」にする。ＲTとＣTとの間の逆位相関係は、Ｖcc
電位及び温度と無関係に５０％デューティ周期での自己
発振を生じる。このデューティ周期の制御（ＲTからＬ0
まで及びＲT／ＮからＨ0までの正確に一致させたターン
オフ伝達遅延を伴う）は、それぞれ、ハーフブリッジの
出力Ｖsで５０％のデューティ周期を生ずる。
【００４８】もし、通常動作時に、コンデンサ１４の放
電を触発する故障が発生すると、ゲートドライバ出力の
両方が不能になり、ハーフブリッジの出力は発振を停止
する。故障状態が終了すると、ＲTピンの電圧は自動再
起動のために「ハイ」のままに保持される。
電を触発する故障が発生すると、ゲートドライバ出力の
両方が不能になり、ハーフブリッジの出力は発振を停止
する。故障状態が終了すると、ＲTピンの電圧は自動再
起動のために「ハイ」のままに保持される。
【００４９】もし、ランプの取り外しによる故障状態
で、かつ、図３の回路が用いられている場合、ＣTピン
は放電され、また両ゲートドライバ出力はシャットダウ
ンする。ランプが交換されたときは、図３に示すトラン
ジスタ６０はオフし、コンデンサ１４は再度充電を行
う。
で、かつ、図３の回路が用いられている場合、ＣTピン
は放電され、また両ゲートドライバ出力はシャットダウ
ンする。ランプが交換されたときは、図３に示すトラン
ジスタ６０はオフし、コンデンサ１４は再度充電を行
う。
【００５０】自動再起動機能は図５におけるシャットダ
ウンラッチ回路１２４により実現され、また、ランプの
ユーザはシステムを再起動するためにランプのパワース
イッチを切り換える必要がない。
ウンラッチ回路１２４により実現され、また、ランプの
ユーザはシステムを再起動するためにランプのパワース
イッチを切り換える必要がない。
【００５１】なお、本発明は、上記の特別な実施形態に
おいて説明されてきたが、他の多くの変形例や改変や利
用が当業者にとって明らかになるであろう、それ故、本
発明は発明の詳細な説明の中で開示された内容に限定さ
れず、特許請求の範囲にのみ制限される。
おいて説明されてきたが、他の多くの変形例や改変や利
用が当業者にとって明らかになるであろう、それ故、本
発明は発明の詳細な説明の中で開示された内容に限定さ
れず、特許請求の範囲にのみ制限される。
【００５２】
【発明の効果】本発明のランプを駆動する集積回路によ
れば、ランプを駆動する駆動回路の駆動出力の双方が不
能になりランプが故障したとき、または、ランプが取り
外されたときに、駆動回路の構成部品を損失から保護す
る。また、ランプ交換時において、本集積回路が自動的
にランプ駆動回路を再起動するため、ユーザはランプの
パワースイッチを切り換える必要がない。
れば、ランプを駆動する駆動回路の駆動出力の双方が不
能になりランプが故障したとき、または、ランプが取り
外されたときに、駆動回路の構成部品を損失から保護す
る。また、ランプ交換時において、本集積回路が自動的
にランプ駆動回路を再起動するため、ユーザはランプの
パワースイッチを切り換える必要がない。
【図１】 従来の典型的なランプ安定器の回路図。
【図２】 図１に示す回路の電圧波形を示した図。
【図３】 本発明に関連する、ランプが故障したときに
回路を不能にする分流トランジスタを有するランプ安定
器の回路図。
回路を不能にする分流トランジスタを有するランプ安定
器の回路図。
【図４】 本発明に関連する、ランプが故障したときに
ＳＣＲがＶccピンの分路を形成するランプ安定器の回路
図。
ＳＣＲがＶccピンの分路を形成するランプ安定器の回路
図。
【図５】 本発明に係るランプ駆動用集積回路の実施の
形態のブロック図。
形態のブロック図。
【図６】 図５のランプ駆動用集積回路の電圧波形を示
した図。
した図。
１０…整流器、 １４…タイミングコンデンサ、 １６
…タイミング抵抗、３０…ＩＣチップ、 ４０，４２…
ＭＯＳゲート型パワー半導体デバイス、 ５０…ラン
プ、 １１０…クランプ回路、 １１２…分圧回路、
１１４〜１１８…コンパレータ、 １２０，１３６…ラ
ッチ回路、 １２２…不足電圧ロックアウト回路、 １
２４…シャットダウンラッチ回路、 １２６，１３０…
デッドタイム遅延回路、 １２８…レベルシフトパルス
発生回路、 １３２…バイアス回路、 １３４…ｄｖ／
ｄｔフィルタ回路、 １３８，１４２…ゲートドライ
バ。
…タイミング抵抗、３０…ＩＣチップ、 ４０，４２…
ＭＯＳゲート型パワー半導体デバイス、 ５０…ラン
プ、 １１０…クランプ回路、 １１２…分圧回路、
１１４〜１１８…コンパレータ、 １２０，１３６…ラ
ッチ回路、 １２２…不足電圧ロックアウト回路、 １
２４…シャットダウンラッチ回路、 １２６，１３０…
デッドタイム遅延回路、 １２８…レベルシフトパルス
発生回路、 １３２…バイアス回路、 １３４…ｄｖ／
ｄｔフィルタ回路、 １３８，１４２…ゲートドライ
バ。
Claims (10)
- 【請求項１】 第１および第２の直流端子を有するハー
フブリッジ回路において接続された第１および第２のＭ
ＯＳゲート型パワー半導体デバイスを駆動するためにシ
リコン基板上に形成され、上記ハーフブリッジ回路は負
荷回路に出力信号を供給する共通端子を第１のＭＯＳゲ
ート型パワー半導体デバイスと第２のＭＯＳゲート型パ
ワー半導体デバイスとの間のノードに有する集積回路に
おいて、 ロー論理レベル信号に接続された入力制御端子を有する
タイマ回路と、 上記タイマ回路に接続され、上記第１および第２のＭＯ
Ｓゲート型パワー半導体デバイスがオンおよびオフに切
り換えられる周波数を制御し、また、上記入力制御端子
に印加される上記信号に応じて切り換わる出力を供給す
る第１のラッチ回路と、 上記第１のラッチ回路にそれぞれが接続され、上記第１
のラッチ回路の上記出力の切り換えに従い、遅延時間間
隔の間、上記ラッチ出力信号の伝達を遅延させ、上記第
１および第２のＭＯＳゲート型パワー半導体デバイスの
同時導通を防止する高圧側のデッドタイム遅延回路およ
び低圧側のデッドタイム遅延回路と、 上記高圧側デッドタイム遅延回路および上記低圧側デッ
ドタイム遅延回路にそれぞれ接続され、上記入力制御端
子に印加された上記信号に応じて上記第１および第２の
ＭＯＳゲート型パワー半導体デバイスをオンおよびオフ
させるための高圧側および低圧側出力をそれぞれ供給す
る高圧側および低圧側出力端子をそれぞれ有する高圧側
ドライバ回路および低圧側ドライバ回路と、 上記ロー論理レベル信号に接続され、上記ロー論理レベ
ル信号がしきい値電圧より低いときに、上記高圧側およ
び低圧側出力の供給を停止するシャットダウン回路とか
らなることを特徴とする集積回路。 - 【請求項２】 請求項１に記載の集積回路において、上
記シャットダウン回路は、上記ロー論理レベル信号に接
続されたしきい値電圧検出回路と、上記検出回路に接続
され、上記高圧側および低圧側デッドタイム遅延回路に
出力を供給する第２のラッチ回路とからなることを特徴
とする集積回路。 - 【請求項３】 請求項１に記載の集積回路において、上
記しきい値電圧は、上記高圧側および上記低圧側出力が
上記第１および第２のＭＯＳゲート型パワー半導体デバ
イスに通常に供給されるときの上記ロー論理レベル信号
の最小値よりも低いことを特徴とする集積回路。 - 【請求項４】 請求項１に記載の集積回路において、上
記シャットダウン回路は、上記ロー論理レベル信号が上
記しきい値電圧よりも低いときに、上記高圧側および低
圧側デッドタイム遅延回路が上記ラッチ出力信号を伝送
することを防止することを特徴とする集積回路。 - 【請求項５】 請求項１に記載の集積回路において、上
記タイマ回路は、上記ＭＯＳゲート型パワー半導体デバ
イスがオンおよびオフされる周波数を制御するための第
２の入力制御端子を有し、上記第１および第２の入力制
御端子は上記タイマ回路の発振周波数を設定するための
外部タイミングコンデンサおよび外部タイミング抵抗に
接続されることを特徴とする集積回路。 - 【請求項６】 直流バス電源により負荷回路を駆動する
回路において、 直流バス電源に接続され、直流バス電源に接続された第
１および第２の直流端子を有するハーフブリッジの構成
において接続された第１および第２のＭＯＳゲート型パ
ワー半導体デバイスと、 上記第１および第２のＭＯＳゲート型パワー半導体デバ
イスは、上記第１および第２のＭＯＳゲート型パワー半
導体デバイス間のノードに負荷回路に対して出力信号を
供給するための共通端子を有し、 上記第１および第２のＭＯＳゲート型パワー半導体デバ
イスをそれぞれ駆動するための第１および第２の出力
と、上記第１および第２のＭＯＳゲートパワー半導体デ
バイスのうちの一方のターンオンを、上記第１および第
２のＭＯＳゲートパワー半導体デバイスのうちの他方の
ターンオフ後、遅延時間間隔の間、遅延させることによ
り、上記第１および第２のＭＯＳゲートパワー半導体デ
バイスの同時駆動を防止するデッドタイム遅延回路と、
上記ロー論理レベル信号がしきい値電圧より低いとき
に、上記第１および第２のＭＯＳゲート型パワー半導体
デバイスをターンオンおよびターンオフさせるための高
圧側および低圧側出力の上記供給を停止させるための上
記ロー論理レベル信号に接続されたシャットダウン回路
とを有する自己発振駆動回路とからなる回路。 - 【請求項７】 請求項６に記載の集積回路において、上
記シャットダウン回路は、上記ロー論理レベル信号に接
続されたしきい値電圧検出回路と、上記高圧側および低
圧側のデッドタイム遅延回路に出力を供給する上記しき
い値電圧検出回路に接続された第２のラッチ回路とから
なることを特徴とする集積回路。 - 【請求項８】 請求項６に記載の集積回路において、上
記しきい値電圧は、上記高圧側および低圧側出力が上記
第１および第２のＭＯＳゲート型パワー半導体デバイス
に通常に供給されるときの上記ロー論理レベル信号の最
小値よりも低いことを特徴とする集積回路。 - 【請求項９】 請求項６に記載の集積回路において、上
記シャットダウン回路は、上記ロー論理レベル信号が上
記しきい値電圧よりも低いときに、上記高圧側および低
圧側デッドタイム遅延回路が上記ラッチ出力信号を伝送
することを防止することを特徴とする集積回路。 - 【請求項１０】 請求項６に記載の集積回路からなるガ
ス放電照明デバイスを駆動する回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2883896P | 1996-10-21 | 1996-10-21 | |
| US60/028838 | 1996-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10149889A true JPH10149889A (ja) | 1998-06-02 |
| JP2994314B2 JP2994314B2 (ja) | 1999-12-27 |
Family
ID=21845740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9284928A Expired - Fee Related JP2994314B2 (ja) | 1996-10-21 | 1997-10-17 | シャットダウン機能を有する安定器用集積回路 |
Country Status (10)
| Country | Link |
|---|---|
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| JP (1) | JP2994314B2 (ja) |
| KR (1) | KR100358892B1 (ja) |
| CN (1) | CN1196382C (ja) |
| DE (1) | DE19736894C2 (ja) |
| FR (1) | FR2754954A1 (ja) |
| GB (1) | GB2318933B (ja) |
| IT (1) | IT1294753B1 (ja) |
| SG (1) | SG65675A1 (ja) |
| TW (1) | TW396714B (ja) |
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|---|---|---|---|---|
| US6366032B1 (en) | 2000-01-28 | 2002-04-02 | Robertson Worldwide, Inc. | Fluorescent lamp ballast with integrated circuit |
| US6421260B1 (en) * | 2000-12-20 | 2002-07-16 | General Electric Company | Shutdown circuit for a half-bridge converter |
| WO2003019993A1 (en) * | 2001-08-27 | 2003-03-06 | Koninklijke Philips Electronics N.V. | Circuit arrangement |
| DE10163033A1 (de) * | 2001-12-20 | 2003-07-03 | Tridonicatco Gmbh & Co Kg | Elektronisches Vorschaltgerät mit Überwachungsschaltung zum Erkennen des in einer Gasentladungslampe auftretenden Gleichrichteffekts |
| US7109668B2 (en) * | 2003-10-30 | 2006-09-19 | I.E.P.C. Corp. | Electronic lighting ballast |
| US20070194721A1 (en) * | 2004-08-20 | 2007-08-23 | Vatche Vorperian | Electronic lighting ballast with multiple outputs to drive electric discharge lamps of different wattage |
| DE102005021595A1 (de) * | 2005-05-10 | 2006-11-16 | Patent-Treuhand-Gesellschaft für elektrische Glühlampen mbH | Elekronisches Vorschaltgerät und entsprechendes Einstellverfahren |
| CA2768518A1 (en) * | 2009-08-21 | 2011-02-24 | Osram Sylvania Inc. | Resonant inverter with sleep circuit |
| EP2856846A4 (en) * | 2012-05-30 | 2016-04-20 | Fulham Co Ltd | BALLAST WITH EMERGENCY BATTERY |
| US9595821B2 (en) | 2014-09-19 | 2017-03-14 | Infineon Technologies Austria Ag | Failure detection for switch devices |
| CN105611707A (zh) * | 2015-11-02 | 2016-05-25 | 林晓东 | 一种金卤灯热启动镇流器及低频全桥电路 |
| CN107666243B (zh) * | 2017-11-13 | 2023-08-15 | 重庆中科芯亿达电子有限公司 | 一种自激同步整流电源电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2211038A (en) * | 1987-10-14 | 1989-06-21 | Sum Wing Lau | Protective electronic ballast circuit for fluorescent lamps |
| US5365118A (en) * | 1992-06-04 | 1994-11-15 | Linear Technology Corp. | Circuit for driving two power mosfets in a half-bridge configuration |
| US5287040A (en) * | 1992-07-06 | 1994-02-15 | Lestician Ballast, Inc. | Variable control, current sensing ballast |
| US5334912A (en) * | 1992-08-24 | 1994-08-02 | Usi Lighting, Inc. | Ground fault detector and associated logic for an electronic ballast |
| JPH06252723A (ja) * | 1993-02-26 | 1994-09-09 | Nippondenso Co Ltd | 負荷駆動回路 |
| DE4334076A1 (de) * | 1993-10-06 | 1995-06-08 | Patent Treuhand Ges Fuer Elektrische Gluehlampen Mbh | Schaltungsanordnung zum Betrieb elektrischer Lampen |
| US5545955A (en) * | 1994-03-04 | 1996-08-13 | International Rectifier Corporation | MOS gate driver for ballast circuits |
| US5493181A (en) * | 1994-03-22 | 1996-02-20 | Energy Savings, Inc. | Capacitive lamp out detector |
| US5550436A (en) * | 1994-09-01 | 1996-08-27 | International Rectifier Corporation | MOS gate driver integrated circuit for ballast circuits |
| US5612597A (en) * | 1994-12-29 | 1997-03-18 | International Rectifier Corporation | Oscillating driver circuit with power factor correction, electronic lamp ballast employing same and driver method |
| JP3210561B2 (ja) * | 1995-06-14 | 2001-09-17 | 株式会社小糸製作所 | 放電灯点灯回路 |
| US5796215A (en) * | 1996-01-29 | 1998-08-18 | International Rectifier Corporation | Soft start circuit for self-oscillating drivers |
-
1997
- 1997-08-06 US US08/907,136 patent/US6005354A/en not_active Expired - Lifetime
- 1997-08-25 DE DE19736894A patent/DE19736894C2/de not_active Expired - Fee Related
- 1997-08-29 SG SG1997003182A patent/SG65675A1/en unknown
- 1997-09-18 TW TW086113494A patent/TW396714B/zh not_active IP Right Cessation
- 1997-09-19 IT IT97MI002123A patent/IT1294753B1/it active IP Right Grant
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