JPH10150101A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 リーク電流の発生を抑止し、ＬＯＣＯＳ法に
よるフィールド酸化膜に見られるようなバーズビーク等
の不都合を生ぜしめることなく、半導体素子の更なる微
細化を可能とするとともに、確実な素子分離を行う。 【解決手段】 半導体基板１に溝３を形成し、この溝３
内にＣＶＤ法によりシリコン酸化膜５を埋設形成する。
そして、このシリコン酸化膜５上に導電膜６をパターン
形成し、この導電膜６の上にキャップ酸化膜７、導電膜
６の側面に側壁膜８を形成し、フィールドシールド素子
分離構造２１とする。即ち、この素子分離構造２１にお
いては、導電膜６がシールドプレート電極、厚膜のシリ
コン酸化膜５がシールドゲート酸化膜として機能する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、素子形成領域を画定する素子
分離構造として、絶縁膜内に電極膜が埋設形成されてな
るフィールドシールド素子分離構造を有する半導体装置
及びその製造方法に関する。

【０００２】

【従来の技術】近年、半導体素子における素子分離技術
の１つとして、いわゆるフィールドシールド素子分離法
が注目されている。この素子分離法は、シリコン半導体
基板上の素子分離領域にフィールドシールド素子分離構
造を形成して各素子形成領域を画定する手法である。フ
ィールドシールド素子分離構造は、ＳｉＯ₂ 等からなる
絶縁膜内に多結晶シリコン等からなる導電膜であるシー
ルドプレート電極が埋設形成されてなる素子分離構造で
あり、素子分離構造としていわゆるＬＯＣＯＳ法により
形成されるフィールド酸化膜のようにバーズビーク等を
生ぜしめることなく、シールドプレート電極の電位を０
（Ｖ）或いは他の所定電位に固定することにより確実な
素子分離を行うことができるものである。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
たフィールドシールド素子分離法には、半導体素子をサ
ブミクロン以下のサイズに微細化されたものとする場
合、ショートチャネル効果によりフィールドシールド素
子分離構造のリーク電流が増大し、素子分離能力の低下
を来すという問題がある。特に、ＤＲＡＭメモリセル部
等のにおいて半導体基板に基板バイアスＶbb（＜０
（Ｖ））が印加されている場合では、半導体基板が接地
されている場合に比してリーク電流が大きくなる。

【０００４】そこで、以下に示すように、ショートチャ
ネル効果に起因するリーク電流の発生を抑止するいくつ
かの技術が案出されている。

【０００５】特開昭６３−１８６４４４号公報には、Ｌ
ＯＣＯＳ法により形成されるフィールド酸化膜内にシー
ルドプレート電極として機能する電極を埋設する技術が
開示されている。この方法によれば、前記電極と半導体
基板との間に存する絶縁膜が比較的大きな膜厚に形成さ
れるためにショートチャネル効果に起因するリーク電流
の発生を抑止することが可能となる。ところがその反
面、ＬＯＣＯＳ法を用いるために必然的にバーズビーク
が発生し、半導体素子の微細化が妨げられることにな
る。

【０００６】特開平５−１０９８８６号公報には、半導
体基板に溝を形成してシールドプレート電極をこの溝内
に埋め込む技術が開示されている。この方法によって
も、ショートチャネル効果に起因するリーク電流の発生
を抑止することが可能となる。ところがその反面、フィ
ールドシールド素子分離構造により分離されて隣接する
ＭＯＳトランジスタのソース／ドレインよりも深い位置
まで半導体基板をエッチングして溝を形成することが必
要であるため、溝形成時に生じる半導体基板のエッチン
グ部位の欠陥に起因してリーク電流が発生する。

【０００７】特開平４−６１２５４号公報や特開平４−
１９９６５８号公報には、ＭＯＳトランジスタのゲート
酸化膜よりも膜厚の大きなシールドゲート酸化膜を熱酸
化法によりシールドプレート電極と半導体基板との間に
形成する技術が開示されている。この方法によっても、
ショートチャネル効果に起因するリーク電流の発生を抑
止することが可能となる。ところがその反面、ＬＯＣＯ
Ｓ法によりフィールド酸化膜を形成する場合と同様に、
シールドゲート酸化膜の端部にバーズビークが形成され
てしまうため、半導体素子の微細化には不利であり、し
かもバーズビークの形成時に発生する応力に起因してリ
ーク電流が発生する。これは、シールドゲート酸化膜を
厚膜化して素子分離能力を向上させようとするほど顕著
となる。それに加えて、熱酸化膜法で形成するシールド
ゲート酸化膜を厚膜化すると、シールドゲート酸化膜は
半導体基板内のみならず半導体基板の表面よりも上方に
その半分以上（〜５６％程度）が形成されることとな
り、フィールドシールド素子分離構造とその周辺部位と
の段差が大きくなって更に半導体素子の微細化に不利と
なる。

【０００８】このように、従来よりショートチャネル効
果に起因するリーク電流の発生を抑止する様々な工夫が
なされているものの、それに伴った他の不都合が惹起し
てしまうという問題があり、半導体素子の微細化を妨げ
ることなく様々な原因によるリーク電流の発生を抑止す
る手法が模索されている現状にある。

【０００９】そこで、本発明の目的は、リーク電流の発
生を抑止し、ＬＯＣＯＳ法によるフィールド酸化膜に見
られるようなバーズビーク等の不都合を生ぜしめること
なく、半導体素子の更なる微細化を可能とするととも
に、確実に素子分離を行うことができる半導体装置及び
その製造方法を提供することである。

【００１０】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板上の素子分離領域に設けられて素子形成領域
を画定する素子分離構造であり第１の絶縁膜上に第１の
導電膜がパターン形成され、この導電膜を覆うように第
２の絶縁膜が形成されてなる素子分離構造を備えた半導
体装置であって、前記半導体基板の前記素子分離領域に
相当する部位に溝部が設けられ、この溝部内を充填する
ように前記第１の絶縁膜が埋設されるとともに、前記第
１の導電膜が少なくとも前記第１の絶縁膜を介して前記
半導体基板と対向配置されて構成されている。

【００１１】本発明の半導体装置の一態様例において
は、前記素子形成領域に少なくとも１本の帯状の第２の
導電膜がパターン形成されるとともに、前記第１の導電
膜と前記第２の導電膜との間の前記半導体基板の表面領
域及び／又は前記各第２の導電膜の間の前記半導体基板
の表面領域に不純物拡散層が形成されており、前記溝部
は、その深さが前記不純物拡散層の深さよりも浅く形成
されている。

【００１２】本発明の半導体装置の一態様例において
は、前記半導体基板上に第３の絶縁膜が形成されている
とともに、この第３の絶縁膜及び前記半導体基板に前記
溝部が形成され、前記第１の絶縁膜の表面と前記第３の
絶縁膜の表面とが略同一面とされており、前記第１の絶
縁膜上を含む前記第３の絶縁膜上に前記第１の絶縁膜よ
り幅広に前記第１の導電膜がパターン形成され、当該第
１の導電膜が少なくとも前記第１、第２及び第３の絶縁
膜に囲まれている。

【００１３】本発明の半導体装置の一態様例において
は、前記第１の絶縁膜がその膜厚が前記溝部の深さより
厚く形成されており、前記第１の導電膜がこの第１の絶
縁膜と略同一幅に形成され、当該第１の導電膜が前記第
１及び第２の絶縁膜に囲まれている。

【００１４】本発明の半導体装置の一態様例において
は、前記第２の絶縁膜が、前記第１の導電膜の上に形成
されるキャップ絶縁膜と前記第１の導電膜の側面に形成
される側壁膜とから構成されている。

【００１５】本発明の半導体装置の一態様例は、前記溝
部の内壁面を被覆するように熱酸化により形成された熱
酸化膜を有する。

【００１６】本発明の半導体装置の製造方法は、半導体
基板の素子分離領域に相当する部位に溝部を形成する第
１の工程と、前記溝部内に当該溝部内を充填するように
第１の絶縁膜を埋設形成する第２の工程と、前記第１の
絶縁膜上に少なくとも当該第１の絶縁膜を介して前記半
導体基板と対向配置されるように第１の導電膜をパター
ン形成する第３の工程と、前記第１の導電膜を覆うよう
に第２の絶縁膜を形成する第４の工程とを有する。

【００１７】本発明の半導体装置の製造方法の一態様例
は、前記第４の工程の後に、前記素子形成領域に少なく
とも１本の帯状の第２の導電膜をパターン形成し、前記
第１の導電膜と前記第２の導電膜との間の前記半導体基
板の表面領域及び／又は前記各第２の導電膜の間の前記
半導体基板の表面領域に不純物を導入して不純物拡散層
を形成する第５の工程を更に有するとともに、、前記第
１の工程において、前記溝部を、その深さが後の前記第
５の工程において形成する前記不純物拡散層の深さより
も浅くなるように形成する。

【００１８】本発明の半導体装置の製造方法の一態様例
は、前記第１の工程の前に、前記半導体基板上に第３の
絶縁膜を介して溝部パターンを有するマスク絶縁膜を形
成する第６の工程を更に有し、前記第１の工程におい
て、前記マスク絶縁膜をエッチングマスクとして前記第
３の絶縁膜及び前記半導体基板をエッチングして前記溝
部パターンに倣った前記溝部を形成し、前記第２の工程
において、前記溝部内を含む前記第３の絶縁膜上に前記
第１の絶縁膜を形成し、前記第１の絶縁膜の全面を異方
性エッチングして、前記溝部内を充填するように前記第
１の絶縁膜を残す。

【００１９】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程の後、前記第３の工程にお
いて、前記マスク絶縁膜を除去した後に、前記第１の絶
縁膜上を含む前記第３の絶縁膜の全面に前記第１の導電
膜及び第４の絶縁膜を順次形成し、これら第４の絶縁膜
及び第１の導電膜をパターニングして前記第１の絶縁膜
上を含む前記第３の絶縁膜上に所定形状の前記第１の導
電膜を残すとともに前記第１の導電膜上に前記第４の絶
縁膜を残してキャップ絶縁膜を形成し、前記第４の工程
において、前記キャップ絶縁膜及び前記第１の導電膜を
覆うように前記第３の絶縁膜の全面に第５の絶縁膜を形
成し、この第５の絶縁膜及び前記第３の絶縁膜を異方性
エッチングして、少なくとも前記第１の導電膜の側面を
覆うように側壁膜を形成するとともに、前記第１の導電
膜の存する部位以外の前記第５の絶縁膜及び前記第３の
絶縁膜を除去して、前記キャップ絶縁膜及び前記側壁膜
により前記第２の絶縁膜を構成する。

【００２０】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程の後、前記第３の工程にお
いて、前記溝部内に埋設形成された前記第１の絶縁膜上
を含む前記マスク絶縁膜上に前記第１の導電膜を形成
し、前記第１の導電膜の全面を異方性エッチングして、
前記第１の絶縁膜上で所定の膜厚となるように前記マス
ク絶縁膜の前記溝部パターンに倣った前記第１の導電膜
を残し、前記第４の工程を、前記第１の導電膜上を含む
前記第３の絶縁膜上に第６の絶縁膜を形成し、前記マス
ク絶縁膜をストッパーとして前記マスク絶縁膜上の前記
第６の絶縁膜を除去して、前記第１の導電膜上に前記溝
部パターンに倣ったキャップ絶縁膜を形成する第１の過
程と、前記第１の過程の後、前記マスク絶縁膜を除去
し、前記キャップ絶縁膜及び前記第１の導電膜を覆うよ
うに前記第３の絶縁膜の全面に第７の絶縁膜を形成し、
この第７の絶縁膜及び前記第３の絶縁膜を異方性エッチ
ングして、少なくとも前記第１の導電膜の側面を覆うよ
うに側壁膜を形成するとともに、前記第１の導電膜の存
する部位以外の前記第７の絶縁膜及び前記第３の絶縁膜
を除去して、前記キャップ絶縁膜及び前記側壁膜により
前記第２の絶縁膜を構成する第２の過程とから構成す
る。

【００２１】この場合、前記第１の過程において、前記
マスク絶縁膜をエッチングストッパーとして前記第６の
絶縁膜の全面を異方性エッチングし、前記マスク絶縁膜
上の前記第６の絶縁膜を除去することが好適である。

【００２２】また、前記第１の過程において、前記マス
ク絶縁膜を研磨のストッパーとして前記第６の絶縁膜の
全面を化学機械研磨法（ＣＭＰ法）により研磨し、前記
マスク絶縁膜上の前記第６の絶縁膜を除去することも好
適である。

【００２３】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後、前記第２の工程の前
に、前記溝部内に選択的に熱酸化を施して前記溝部の内
壁面に熱酸化膜を形成する。

【００２４】

【作用】本発明においては、半導体基板の素子分離領域
に相当する部位に形成された溝部に第１の絶縁膜が埋設
形成され、この第１の絶縁膜上に第１の導電膜がパター
ン形成されており、第１の絶縁膜がシールドゲート酸化
膜として機能するとともに第１の導電膜がシールドプレ
ート電極として機能して各素子形成領域間の素子分離が
なされる。前記溝部は比較的深く、従って第１の絶縁膜
も厚く形成されており、バーズビーク等を生ぜしめるこ
となく、半導体素子の微細化に伴って生じがちなリーク
電流の発生が抑止されるとともに、半導体基板の表面よ
りも上方におけるフィールドシールド素子分離構造の膜
厚が薄くなるために段差被覆性が向上し、更なる微細化
を進めても確実な素子分離を行うことが可能となる。

【００２５】

【発明の実施の形態】以下、図面を参照して、本発明の
半導体装置及びその製造方法のいくつかの好適な実施の
形態について説明する。

【００２６】（第１の実施の形態）先ず、本発明の第１
の実施の形態について説明する。この第１の実施の形態
においては、ゲート電極とソース／ドレイン拡散層とを
有するＭＯＳトランジスタを備えた半導体装置を例示
し、その構成についてその製造方法と共に説明する。図
１及び図２は、第１の実施の形態による半導体装置の製
造方法を工程順に示す概略断面図である。

【００２７】先ず、図１（ａ）に示すように、ｐ型のシ
リコン半導体基板１の表面に熱酸化を施してパッド酸化
膜２を形成する。続いて、ＣＶＤ法により、このパッド
酸化膜２上にシリコン窒化膜１１を堆積形成し、フォト
リソグラフィーによりこのシリコン窒化膜１１の下層の
シリコン半導体基板１における素子分離領域に該当する
部位に溝部パターン１１ａを形成する。

【００２８】続いて、フォトリソグラフィーに用いたレ
ジストを灰化処理等により除去した後、シリコン窒化膜
１１をエッチングマスクとして、反応性イオンエッチン
グ（ＲＩＥ）を施してパッド酸化膜２及びシリコン半導
体基板１に溝部パターン１１ａに倣った溝部３を形成す
る。ここでは、この溝部３を例えば深さ１００ｎｍ程
度、幅３００ｎｍ程度となるように形成する。

【００２９】次いで、図１（ｂ）に示すように、シリコ
ン窒化膜１１をマスクとして、溝部３の内壁に膜厚１０
ｎｍ程度に熱酸化膜４を形成する。この熱酸化膜４を形
成することにより、エッチング時に溝部３の内壁面に発
生した結晶欠陥等のダメージがシリコン半導体基板１内
に広がることなく熱酸化膜４内に吸収されることにな
る。

【００３０】続いて、シリコン窒化膜１１をマスクとし
て、溝部３にｐ型の不純物を、域値電圧（Ｖth）の制御
を考慮して所定の加速エネルギー及びドーズ量でイオン
注入する。その結果、シリコン半導体基板１の溝部３の
近傍には厚みの薄い不純物拡散層が形成され、この不純
物拡散層がチャネルストッパーとして機能する。

【００３１】続いて、ＣＶＤ法により、シリコン窒化膜
１１の溝部パターン１１ａ内及びシリコン半導体基板１
の溝部３内を含むシリコン窒化膜１１上にシリコン酸化
膜１２を膜厚２００ｎｍ程度に堆積形成する。なお、こ
のシリコン酸化膜１２を形成する前に、例えばフッ素系
のエッチング液を用いて溝部３内にウェットエッチング
を施して熱酸化膜４を除去してもよい。

【００３２】次いで、図１（ｃ）に示すように、シリコ
ン酸化膜１２の全面に反応性イオンエッチング法により
異方性エッチングを施してシリコン酸化膜１２をその表
面がパッド酸化膜２の表面と略同一面となるように溝部
３内のみに残す。このとき、溝部３内には、その内壁に
形成された熱酸化膜４とこの熱酸化膜４を介して溝部３
内に埋設されてなるシリコン酸化膜１２とからなるシー
ルドゲート酸化膜５が形成される。続いて、例えばリン
酸水溶液を用いてパッド酸化膜２上のシリコン窒化膜１
１を除去する。

【００３３】次いで、図２（ａ）に示すように、ＣＶＤ
法により、シールドゲート酸化膜５上を含むパッド酸化
膜２の全面に、例えばリン（Ｐ）をドーピングした多結
晶シリコン膜及びシリコン酸化膜をそれぞれ膜厚１００
ｎｍ程度に順次堆積形成する。

【００３４】続いて、シリコン酸化膜上にレジストを塗
布形成し、フォトリソグラフィーによりこのレジストに
所定のパターンを形成する。そして、このレジストをエ
ッチングマスクとしてシリコン酸化膜及び多結晶シリコ
ン膜に反応性イオンエッチング法による異方性エッチン
グを施し、レジストのパターンに倣ってシールドゲート
酸化膜５上に一部がパッド酸化膜２上にかかるようにシ
リコン酸化膜及び多結晶シリコン膜を残して、シールド
プレート電極６及びその上のキャップ絶縁膜７を形成す
る。

【００３５】続いて、レジストを灰化処理等により除去
した後、ＣＶＤ法により、シールドプレート電極６及び
キャップ絶縁膜７を覆うようにパッド酸化膜２上にシリ
コン酸化膜を膜厚１５０ｎｍ程度に堆積形成する。

【００３６】次いで、図２（ｂ）に示すように、シリコ
ン酸化膜及びパッド酸化膜２に反応性イオンエッチング
法による異方性エッチングを施し、シールドプレート電
極６及びキャップ絶縁膜７の周囲に存するシリコン酸化
膜及びパッド酸化膜２を除去して、シールドプレート電
極６の近傍にパッド酸化膜２を残すとともに、残存した
パッド酸化膜２上におけるシールドプレート電極６及び
キャップ絶縁膜７の側面のみにシリコン酸化膜を残し、
側壁膜８を形成する。このとき、シールドプレート電極
６とシールドゲート酸化膜５、パッド酸化膜２、キャッ
プ絶縁膜７及び側壁膜８とからなり、シールドプレート
電極６がシールドゲート酸化膜５、パッド酸化膜２、キ
ャップ絶縁膜７及び側壁膜８からなる絶縁膜内に埋設形
成されてなるフィールドシールド素子分離構造２１が完
成し、素子形成領域２２が画定される。

【００３７】次いで、図２（ｃ）に示すように、フィー
ルドシールド素子分離構造２１によりシリコン半導体基
板１上で画定された素子形成領域２２において、ゲート
酸化膜３１を介したゲート電極３２と一対の不純物拡散
層であるソース拡散層３３及びドレイン拡散層３４とか
らなるＭＯＳトランジスタを形成する。

【００３８】即ち、先ず、素子形成領域２２のシリコン
半導体基板１上に熱酸化を施してゲート酸化膜３１を形
成した後、ＣＶＤ法により、ゲート酸化膜３１の上に例
えばリン（Ｐ）がドープされた多結晶シリコン膜及びシ
リコン酸化膜を順次堆積形成する。

【００３９】続いて、シリコン酸化膜上にレジストを塗
布形成し、フォトリソグラフィーによりこのレジストに
所定のパターンを形成する。そして、このレジストをエ
ッチングマスクとして、ゲート酸化膜３１、シリコン酸
化膜及び多結晶シリコン膜に反応性イオンエッチング法
による異方性エッチングを施し、レジストのパターンに
倣って所定形状にゲート酸化膜３１、シリコン酸化膜及
び多結晶シリコン膜を残して、ゲート酸化膜３１上にゲ
ート電極３２及びその上のキャップ絶縁膜３５を形成す
る。

【００４０】続いて、レジストを灰化処理等により除去
した後、ゲート酸化膜３１、ゲート電極３２及びキャッ
プ絶縁膜３５を覆うように素子形成領域２２のシリコン
半導体基板１上にシリコン酸化膜を堆積形成する。

【００４１】続いて、シリコン酸化膜及びゲート酸化膜
３１に反応性イオンエッチング法による異方性エッチン
グを施し、ゲート電極３２及びキャップ絶縁膜３５の周
囲に存するシリコン酸化膜及びゲート酸化膜３１を除去
して、ゲート電極３２及びキャップ絶縁膜３５とゲート
電極３２の直下のゲート酸化膜３１の側面のみにシリコ
ン酸化膜を残し、側壁膜３６を形成する。

【００４２】そして、フィールドシールド素子分離構造
２１のキャップ絶縁膜７及びゲート電極３１上のキャッ
プ絶縁膜３５をマスクとして、フィールドシールド素子
分離構造２１とゲート電極３１との間及びゲート電極３
１とその隣接する図示しないゲート電極との間のシリコ
ン半導体基板１の表面領域に、ｎ型不純物、ここではリ
ンをイオン注入し、所定の熱処理を施してイオン注入部
位を活性化させ、ソース拡散層３３及びドレイン拡散層
３４となる一対の不純物拡散層をそれぞれ深さ１５０ｎ
ｍ程度に形成する。

【００４３】しかる後、各層間絶縁膜や各配線層を形成
し、フィールドシールド素子分離構造２１のシールドプ
レート電極６を所定電位、例えば０（Ｖ）に固定するこ
とにより、フィールドシールド素子分離構造２１により
画定された素子形成領域２２にＭＯＳトランジスタを備
えた半導体装置を完成させる。

【００４４】上述のように、この第１の実施の形態の半
導体装置においては、シリコン半導体基板１に形成され
た溝部３が比較的深く、従ってシールドゲート酸化膜５
も厚く形成されており、チャネル効果に起因するリーク
電流の発生が抑止される。しかも、溝部３はソース拡散
層３３及びドレイン拡散層３４に比べれば浅く、溝部３
の形成時におけるエッチングに起因する結晶欠陥の発生
が減少する。

【００４５】また、溝部３内に熱酸化膜４を介して充填
形成されるシールドゲート酸化膜５はＣＶＤ法により堆
積されたシリコン酸化膜１２を加工することにより形成
されるものであるため、熱酸化法により形成する場合の
ように素子分離構造の端にバーズビークが生じることが
抑止される。従って、バーズビークの形成時における応
力に起因するリーク電流の発生が防止され、バーズビー
クによる寸法変換差も生じることがないために半導体素
子の微細化が容易となる。

【００４６】更にこの場合、ＣＶＤ法により溝部３内に
シリコン酸化膜１２を充填するため、周囲との段差が殆
ど増加せず、段差被覆性（ステップカバレッジ）に優れ
ている。従って、十分な膜厚のシールドゲート酸化膜５
を形成することが可能であり、確実な素子分離を行うこ
とが可能となる。

【００４７】（第２の実施の形態）以下、本発明の第２
の実施の形態について説明する。この第２の実施の形態
においては、第１の実施の形態の場合と同様に、ゲート
電極とソース／ドレイン拡散層とを有するＭＯＳトラン
ジスタを備えた半導体装置を例示するが、その製造工程
の一部に相違がある。この第２の実施の形態において
も、半導体装置の構成についてその製造方法と共に説明
する。図３〜図５は、第１の実施の形態による半導体装
置の製造方法を工程順に示す概略断面図である。なお、
図１及び図２に対応する構成要素等については、同符号
を記して説明を省略する。

【００４８】先ず、第１の実施の形態の場合と同様に、
図３（ａ）に示すように、ｐ型のシリコン半導体基板１
の表面に熱酸化を施してパッド酸化膜２を形成する。続
いて、ＣＶＤ法により、このパッド酸化膜２上にシリコ
ン窒化膜１１を堆積形成し、フォトリソグラフィーによ
りこのシリコン窒化膜１１の下層のシリコン半導体基板
１における素子分離領域に該当する部位に溝部パターン
１１ａを形成する。

【００４９】続いて、フォトリソグラフィーに用いたレ
ジストを灰化処理等により除去した後、シリコン窒化膜
１１をエッチングマスクとして、反応性イオンエッチン
グ（ＲＩＥ）を施してパッド酸化膜２及びシリコン半導
体基板１に溝部パターン１１ａに倣った溝部３を形成す
る。ここでは、この溝部３を例えば深さ１００ｎｍ程
度、幅３００ｎｍ程度となるように形成する。

【００５０】次いで、図３（ｂ）に示すように、シリコ
ン窒化膜１１をマスクとして、溝部３の内壁に膜厚１０
ｎｍ程度に熱酸化膜４を形成する。この熱酸化膜４を形
成することにより、エッチング時に溝部３の内壁面に発
生した結晶の乱れ等のダメージがシリコン半導体基板１
内に広がることなく熱酸化膜４内に吸収されることにな
る。

【００５１】続いて、シリコン窒化膜１１をマスクとし
て、溝部３にｐ型の不純物を、域値電圧（Ｖth）の制御
を考慮して所定の加速エネルギー及びドーズ量でイオン
注入する。その結果、溝部３の近傍には厚みの薄い不純
物拡散層が形成され、この不純物拡散層がチャネルスト
ッパーとして機能する。

【００５２】続いて、ＣＶＤ法により、シリコン窒化膜
１１の溝部パターン１１ａ内及びシリコン半導体基板１
の溝部３内を含むシリコン窒化膜１１上にシリコン酸化
膜１２を膜厚２００ｎｍ程度に堆積形成する。なお、こ
のシリコン酸化膜１２を形成する前に、例えばフッ素系
のエッチング液を用いて溝部３内にウェットエッチング
を施して熱酸化膜４を除去してもよい。

【００５３】次いで、図３（ｃ）に示すように、シリコ
ン酸化膜１２の全面に反応性イオンエッチング法により
異方性エッチングを施してシリコン酸化膜１２をその表
面がパッド酸化膜２の上面と略同一面となるように溝部
３内のみに残す。このとき、溝部３内には、その内壁に
形成された熱酸化膜４とこの熱酸化膜４を介して溝部３
内に埋設されてなるシリコン酸化膜１２とからなるシー
ルドゲート酸化膜５が形成される。

【００５４】次いで、図４（ａ）に示すように、溝部パ
ターン１１ａ内、即ちシールドゲート酸化膜５上を含む
シリコン窒化膜１１の全面に、ＣＶＤ法により例えばリ
ン（Ｐ）がドープされた多結晶シリコン膜４１を膜厚２
００ｎｍ程度に堆積形成する。

【００５５】次いで、図４（ｂ）に示すように、多結晶
シリコン膜４１に反応性イオンエッチング法による異方
性エッチングを施し、シリコン窒化膜１１をエッチング
ストッパーとして機能させてシリコン窒化膜１１上の多
結晶シリコン膜４１を除去するとともに、更にエッチン
グを進ませて溝部パターン１１ａに倣ってシールドゲー
ト酸化膜５上に所定膜厚、ここでは溝部パターン１１ａ
の深さの半分程度の膜厚に多結晶シリコン膜４１を残し
て、シールドゲート酸化膜５と略同一幅のシールドプレ
ート電極６’を形成する。

【００５６】次いで、図４（ｃ）に示すように、溝部パ
ターン１１ａ内、即ちシールドプレート電極６’上を含
むシリコン窒化膜１１の全面に、ＣＶＤ法によりシリコ
ン酸化膜４２を膜厚２００ｎｍ程度に堆積形成する。

【００５７】続いて、図５（ａ）に示すように、シリコ
ン酸化膜４２に反応性イオンエッチング法による異方性
エッチングを施し、シリコン窒化膜１１をエッチングス
トッパーとして機能させて、シリコン酸化膜４２の表面
がシリコン窒化膜１１の表面と略同一面となるまでエッ
チングしてシールドプレート電極６’上のみにシリコン
酸化膜４２を残してキャップ絶縁膜７’を形成する。な
おこの場合、反応性イオンエッチング法による異方性エ
ッチングを行う代わりに、シリコン酸化膜４２にシリコ
ン窒化膜１１をストッパーとして化学機械研磨法（ＣＭ
Ｐ法）により研磨を施して、キャップ絶縁膜７’を形成
してもよい。

【００５８】また、この第２の実施の形態においては、
以下に示すようにシールドプレート電極６’及びキャッ
プ絶縁膜７’を形成することも好適である。

【００５９】即ち、先ず図３（ｃ）に示したように、上
述のようにして多結晶シリコン膜４１をＣＶＤ法により
堆積形成した後に、多結晶シリコン膜４１にシリコン窒
化膜１１をストッパーとしてＣＭＰ法或いは反応性イオ
ンエッチング法による異方性エッチングを施し、多結晶
シリコン膜４１の表面がシリコン窒化膜１１の表面と略
同一面となるまでエッチングして、シールドゲート酸化
膜５上にシリコン窒化膜１１の溝部パターン１１ａを充
填するように多結晶シリコン膜４１を残す。しかる後、
この溝部パターン１１ａ内に残存した多結晶シリコン膜
４１の表面領域に熱酸化を施して、所定膜厚の熱酸化膜
を形成する。この場合、熱酸化膜がキャップ絶縁膜
７’、その下層の熱酸化されていない多結晶シリコン膜
４１がシールドプレート電極６’として機能することに
なる。

【００６０】次いで、図５（ｂ）に示すように、例えば
リン酸水溶液を用いてパッド酸化膜２上のシリコン窒化
膜１１を除去した後、ＣＶＤ法により、シールドプレー
ト電極６’及びキャップ絶縁膜７’を覆うようにパッド
酸化膜２上にシリコン酸化膜を膜厚１５０ｎｍ程度に堆
積形成する。

【００６１】次いで、図５（ｃ）に示すように、シリコ
ン酸化膜及びパッド酸化膜２に反応性イオンエッチング
法による異方性エッチングを施し、シールドプレート電
極６’及びキャップ絶縁膜７’の周囲に存するシリコン
酸化膜を除去して、シールドプレート電極６’及びキャ
ップ絶縁膜７’の側面のみにシリコン酸化膜を残し、側
壁膜８を形成する。このとき、シールドプレート電極
６’とシールドゲート酸化膜５、キャップ絶縁膜７’及
び側壁膜８とからなり、シールドプレート電極６’がシ
ールドゲート酸化膜５、キャップ絶縁膜７’及び側壁膜
８からなる絶縁膜内に埋設形成されてなるフィールドシ
ールド素子分離構造５１が完成し、素子形成領域５２が
画定される。

【００６２】次いで、図４（ｄ）に示すように、フィー
ルドシールド素子分離構造５１によりシリコン半導体基
板１上で画定された素子形成領域５２において、ゲート
酸化膜３１を介したゲート電極３２と一対の不純物拡散
層であるソース拡散層３３及びドレイン拡散層３４とか
らなるＭＯＳトランジスタを形成する。

【００６３】即ち、先ず、素子形成領域５２のシリコン
半導体基板１上に熱酸化を施してゲート酸化膜３１を形
成した後、ＣＶＤ法により、ゲート酸化膜３１の上に例
えばリン（Ｐ）がドープされた多結晶シリコン膜及びシ
リコン酸化膜を順次堆積形成する。

【００６４】続いて、シリコン酸化膜上にレジストを塗
布形成し、フォトリソグラフィーによりこのレジストに
所定のパターンを形成する。そして、このレジストをエ
ッチングマスクとして、ゲート酸化膜３１、シリコン酸
化膜及び多結晶シリコン膜に反応性イオンエッチング法
による異方性エッチングを施し、レジストのパターンに
倣って所定形状にゲート酸化膜３１、シリコン酸化膜及
び多結晶シリコン膜を残して、ゲート酸化膜３１上にゲ
ート電極３２及びその上のキャップ絶縁膜３５を形成す
る。

【００６５】続いて、レジストを灰化処理等により除去
した後、ゲート酸化膜３１、ゲート電極３２及びキャッ
プ絶縁膜３５を覆うように素子形成領域５２のシリコン
半導体基板１上にシリコン酸化膜を堆積形成する。

【００６６】続いて、シリコン酸化膜及びゲート酸化膜
３１に反応性イオンエッチング法による異方性エッチン
グを施し、ゲート電極３２及びキャップ絶縁膜３５の周
囲に存するシリコン酸化膜及びゲート酸化膜３１を除去
して、ゲート電極３２及びキャップ絶縁膜３５とゲート
電極３２の直下のゲート酸化膜３１の側面のみにシリコ
ン酸化膜を残し、側壁膜３６を形成する。

【００６７】そして、フィールドシールド素子分離構造
５１のキャップ絶縁膜７’及びゲート電極３１上のキャ
ップ絶縁膜３５をマスクとして、フィールドシールド素
子分離構造５１とゲート電極３１との間及びゲート電極
３１とその隣接する図示しないゲート電極との間のシリ
コン半導体基板１の表面領域に、ｎ型不純物、ここでは
リンをイオン注入し、所定の熱処理を施してイオン注入
部位を活性化させ、ソース拡散層３３及びドレイン拡散
層３４となる一対の不純物拡散層をそれぞれ深さ１５０
ｎｍ程度に形成する。

【００６８】しかる後、各層間絶縁膜や各配線層を形成
し、フィールドシールド素子分離構造５１のシールドプ
レート電極６’を所定電位、例えば０（Ｖ）に固定する
ことにより、フィールドシールド素子分離構造５１によ
り画定された素子形成領域５２にＭＯＳトランジスタを
備えた半導体装置を完成させる。

【００６９】上述のように、この第２の実施の形態の半
導体装置においては、シリコン半導体基板１に形成され
た溝部３が比較的深く、従ってシールドゲート酸化膜５
も厚く形成されており、チャネル効果に起因するリーク
電流の発生が抑止される。しかも、溝部３はソース拡散
層３３及びドレイン拡散層３４に比べれば浅く、溝部３
の形成時におけるエッチングに起因する結晶欠陥の発生
が減少する。

【００７０】また、溝部３内に熱酸化膜４を介して充填
形成されるシールドゲート酸化膜５はＣＶＤ法により堆
積されたシリコン酸化膜１２を加工することにより形成
されるものであるため、熱酸化法により形成する場合の
ように素子分離構造の端にバーズビークが生じることが
抑止される。従って、バーズビークの形成時における応
力に起因するリーク電流の発生が防止され、バーズビー
クによる寸法変換差も生じることがないために半導体素
子の微細化が容易となる。

【００７１】更にこの場合、ＣＶＤ法により溝部３内に
シリコン酸化膜１２を充填するため、周囲との段差が殆
ど増加せず、段差被覆性（ステップカバレッジ）に優れ
ている。従って、十分な膜厚のシールドゲート酸化膜５
を形成することが可能であり、確実な素子分離を行うこ
とが可能となる。

【００７２】

【発明の効果】本発明によれば、リーク電流の発生を抑
止し、ＬＯＣＯＳ法によるフィールド酸化膜に見られる
ようなバーズビーク等の不都合を生ぜしめることなく、
半導体素子の更なる微細化を可能とするとともに、確実
に素子分離を行うことができる半導体装置が実現され
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体装置
の製造方法を工程順に示す概略断面図である。

【図２】図１に引き続き、第１の実施の形態における半
導体装置の製造方法を工程順に示す概略断面図である。

【図３】本発明の第２の実施の形態における半導体装置
の製造方法を工程順に示す概略断面図である。

【図４】図３に引き続き、第２の実施の形態における半
導体装置の製造方法を工程順に示す概略断面図である。

【図５】図４に引き続き、第２の実施の形態における半
導体装置の製造方法を工程順に示す概略断面図である。

【符号の説明】

１ シリコン半導体基板 ２ パッド酸化膜 ３ 溝部 ４ 熱酸化膜 ５ シールドゲート酸化膜 ６，６’ シールドプレート電極 ７，７’ キャップ絶縁膜 １１ シリコン窒化膜 ２１，５１ フィールドシールド素子分離構造 ２２，５２ 素子形成領域 ３１ ゲート酸化膜 ３２ ゲート電極 ３３ ソース拡散層 ３４ ドレイン拡散層

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板上の素子分離領域に設けられ
   て素子形成領域を画定する素子分離構造であって、第１
   の絶縁膜上に第１の導電膜がパターン形成され、この導
   電膜を覆うように第２の絶縁膜が形成されてなる素子分
   離構造を備えた半導体装置において、 前記半導体基板の前記素子分離領域に相当する部位に溝
   部が設けられ、この溝部内を充填するように前記第１の
   絶縁膜が埋設されるとともに、前記第１の導電膜が少な
   くとも前記第１の絶縁膜を介して前記半導体基板と対向
   配置されていることを特徴とする半導体装置。
2. 【請求項２】 前記素子形成領域に少なくとも１本の帯
   状の第２の導電膜がパターン形成されているとともに、
   前記第１の導電膜と前記第２の導電膜との間の前記半導
   体基板の表面領域及び／又は前記各第２の導電膜の間の
   前記半導体基板の表面領域に不純物拡散層が形成されて
   おり、 前記溝部は、その深さが前記不純物拡散層の深さよりも
   浅く形成されていることを特徴とする請求項１に記載の
   半導体装置。
3. 【請求項３】 前記半導体基板上に第３の絶縁膜が形成
   されているとともに、この第３の絶縁膜及び前記半導体
   基板に前記溝部が形成され、前記第１の絶縁膜の表面と
   前記第３の絶縁膜の表面とが略同一面とされており、 前記第１の絶縁膜上を含む前記第３の絶縁膜上に前記第
   １の絶縁膜より幅広に前記第１の導電膜がパターン形成
   され、当該第１の導電膜が少なくとも前記第１、第２及
   び第３の絶縁膜に囲まれていることを特徴とする請求項
   １又は２に記載の半導体装置。
4. 【請求項４】 前記第１の絶縁膜はその膜厚が前記溝部
   の深さより厚く形成されており、 前記第１の導電膜がこの第１の絶縁膜と略同一幅に形成
   され、当該第１の導電膜が前記第１及び第２の絶縁膜に
   囲まれていることを特徴とする請求項１又は２に記載の
   半導体装置。
5. 【請求項５】 前記第２の絶縁膜が、前記第１の導電膜
   の上に形成されるキャップ絶縁膜と前記第１の導電膜の
   側面に形成される側壁膜とから構成されていることを特
   徴とする請求項１〜４のいずれか１項に記載の半導体装
   置。
6. 【請求項６】 前記溝部の内壁面を被覆するように熱酸
   化により形成された熱酸化膜を有することを特徴とする
   請求項１〜５のいずれか１項に記載の半導体装置。
7. 【請求項７】 半導体基板の素子分離領域に相当する部
   位に溝部を形成する第１の工程と、 前記溝部内に当該溝部内を充填するように第１の絶縁膜
   を埋設形成する第２の工程と、 前記第１の絶縁膜上に少なくとも当該第１の絶縁膜を介
   して前記半導体基板と対向配置されるように第１の導電
   膜をパターン形成する第３の工程と、 前記第１の導電膜を覆うように第２の絶縁膜を形成する
   第４の工程とを有することを特徴とする半導体基板の製
   造方法。
8. 【請求項８】 前記第４の工程の後に、前記素子形成領
   域に少なくとも１本の帯状の第２の導電膜をパターン形
   成し、前記第１の導電膜と前記第２の導電膜との間の前
   記半導体基板の表面領域及び／又は前記各第２の導電膜
   の間の前記半導体基板の表面領域に不純物を導入して、
   不純物拡散層を形成する第５の工程を更に有するととも
   に、 前記第１の工程において、前記溝部を、その深さが後の
   前記第５の工程において形成する前記不純物拡散層の深
   さよりも浅くなるように形成することを特徴とする請求
   項７に記載の半導体装置の製造方法。
9. 【請求項９】 前記第１の工程の前に、前記半導体基板
   上に第３の絶縁膜を介して溝部パターンを有するマスク
   絶縁膜を形成する第６の工程を更に有し、 前記第１の工程において、前記マスク絶縁膜をエッチン
   グマスクとして前記第３の絶縁膜及び前記半導体基板を
   エッチングして前記溝部パターンに倣った前記溝部を形
   成し、 前記第２の工程において、前記溝部内を含む前記第３の
   絶縁膜上に前記第１の絶縁膜を形成し、前記第１の絶縁
   膜の全面を異方性エッチングして、前記溝部内を充填す
   るように前記第１の絶縁膜を残すことを特徴とする請求
   項７又は８に記載の半導体装置の製造方法。
10. 【請求項１０】 前記第２の工程の後、前記第３の工程
    において、前記マスク絶縁膜を除去した後に、前記第１
    の絶縁膜上を含む前記第３の絶縁膜の全面に前記第１の
    導電膜及び第４の絶縁膜を順次形成し、これら第４の絶
    縁膜及び第１の導電膜をパターニングして前記第１の絶
    縁膜上を含む前記第３の絶縁膜上に所定形状の前記第１
    の導電膜を残すとともに前記第１の導電膜上に前記第４
    の絶縁膜を残してキャップ絶縁膜を形成し、 前記第４の工程において、前記キャップ絶縁膜及び前記
    第１の導電膜を覆うように前記第３の絶縁膜の全面に第
    ５の絶縁膜を形成し、この第５の絶縁膜及び前記第３の
    絶縁膜を異方性エッチングして、少なくとも前記第１の
    導電膜の側面を覆うように側壁膜を形成するとともに、
    前記第１の導電膜の存する部位以外の前記第５の絶縁膜
    及び前記第３の絶縁膜を除去して、前記キャップ絶縁膜
    及び前記側壁膜により前記第２の絶縁膜を構成すること
    を特徴とする請求項９に記載の半導体装置の製造方法。
11. 【請求項１１】 前記第２の工程の後、前記第３の工程
    において、前記溝部内に埋設形成された前記第１の絶縁
    膜上を含む前記マスク絶縁膜上に前記第１の導電膜を形
    成し、前記第１の導電膜の全面を異方性エッチングし
    て、前記第１の絶縁膜上で所定の膜厚となるように前記
    マスク絶縁膜の前記溝部パターンに倣った前記第１の導
    電膜を残し、 前記第４の工程を、 前記第１の導電膜上を含む前記第３の絶縁膜上に第６の
    絶縁膜を形成し、前記マスク絶縁膜をストッパーとして
    前記マスク絶縁膜上の前記第６の絶縁膜を除去して、前
    記第１の導電膜上に前記溝部パターンに倣ったキャップ
    絶縁膜を形成する第１の過程と、 前記第１の過程の後、前記マスク絶縁膜を除去し、前記
    キャップ絶縁膜及び前記第１の導電膜を覆うように前記
    第３の絶縁膜の全面に第７の絶縁膜を形成し、この第７
    の絶縁膜及び前記第３の絶縁膜を異方性エッチングし
    て、少なくとも前記第１の導電膜の側面を覆うように側
    壁膜を形成するとともに、前記第１の導電膜の存する部
    位以外の前記第７の絶縁膜及び前記第３の絶縁膜を除去
    して、前記キャップ絶縁膜及び前記側壁膜により前記第
    ２の絶縁膜を構成する第２の過程とから構成することを
    特徴とする請求項９に記載の半導体装置の製造方法。
12. 【請求項１２】 前記第１の過程において、前記マスク
    絶縁膜をエッチングストッパーとして前記第６の絶縁膜
    の全面を異方性エッチングし、前記マスク絶縁膜上の前
    記第６の絶縁膜を除去することを特徴とする請求項１１
    に記載の半導体装置の製造方法。
13. 【請求項１３】 前記第１の過程において、前記マスク
    絶縁膜を研磨のストッパーとして前記第６の絶縁膜の全
    面を化学機械研磨法により研磨し、前記マスク絶縁膜上
    の前記第６の絶縁膜を除去することを特徴とする請求項
    １１に記載の半導体装置の製造方法。
14. 【請求項１４】 前記第１の工程の後、前記第２の工程
    の前に、前記溝部内に選択的に熱酸化を施して前記溝部
    の内壁面に熱酸化膜を形成することを特徴とする請求項
    ９〜１３のいずれか１項に記載の半導体装置の製造方
    法。