JP3196830B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、トレンチ分離（ＳＴＩ；ｓｈａｌｌｏｗｔｒ
ｅｎｃｈ ｉｓｏｌａｔｉｏｎ）におけるリーク電流の
防止と集積度向上に好適な半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】一般的に、半導体装置に広く用いられる
選択酸化による素子分離方法（ｌｏｃａｌ ｏｘｉｄａ
ｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ；ＬＯＣＯＳ）は、側
面酸化膜によるバーズビーク、熱処理で誘起されるバッ
ファ層の応力によるシリコン基板の結晶欠陥およびチャ
ネル形成を阻止するためにイオン注入された不純物の再
分布などの問題により、半導体装置の電気的特性の向上
および高集積を妨げる原因となっている。

【０００３】ＬＯＣＯＳ法の問題点を改善するための方
法の一つとして、半導体基板をエッチングしてトレンチ
を形成し、これに絶縁膜を埋め込んで素子分離層を形成
するトレンチ分離（ＳＴＩ；ｓｈａｌｌｏｗ ｔｒｅｎ
ｃｈ ｉｓｏｌａｔｉｏｎ）が提案された。このＳＴＩ
は、素子分離の形成において、ＬＯＣＯＳのように熱酸
化工程によらないため、熱酸化工程に誘発されるＬＯＣ
ＯＳ法の短所をある程度軽減することができる。ＳＴＩ
法によれば、ＳＴＩの深さを調節することにより、１Ｇ
ビットクラス以上のＤＲＡＭの高集積化のために必要な
０．２μｍ以下の幅を有する素子分離領域（トレンチ）
の形成が可能である。

【０００４】図７及び図８は、従来のトレンチ分離方法
にて製作されたＭＯＳＦＥＴの問題点を説明するための
平面図および断面図である。

【０００５】図７において、２０１が素子領域、２０２
がゲート電極、２０３がコンタクト孔である、図に示さ
れるように、コンタクト孔２０３が素子領域２０１の外
側にずれて形成されると、素子分離領域すなわち分離用
トレンチ２０５部分をエッチングすることになり、素
子、例えばＭＯＳＦＥＴを形成した際の、リーク電流発
生の原因となる。

【０００６】これは、図８に示すようにコンタクト孔２
０３を開口した時に、分離用トレンチ２０５がのった部
分は、分離用トレンチ２０５内の層間絶縁膜２０７がエ
ッチングされ、拡散層２０６のオーバーエッチング領域
２０８となる。これは、拡散層２０６の拡散層領域より
も深く開口されるために、この内部にコンタクトの埋め
込み部材を埋め込んでも、拡散層２０６より深い部分に
埋め込み部材が直接埋設されるため、電気的にリークを
発生させる原因となる。２０４はシリコン基板を示して
いる。

【０００７】このような、分離用トレンチ２０５にコン
タクト孔２０３がのるといった間違いを防止するため
に、分離用トレンチ２０５をフォトリソグラフィーで決
定される最小寸法よりも小さく製作する方法が開示され
ている。

【０００８】図９〜図１３の、１９９４ シンポジウム
オン ブイエルエスアイ テクノロジー （Ｓｙｍｐ
ｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）
ｐ．１９−２０ 「Ａ Ｓｔｒａｉｇｈｔ−Ｌｉｎｅ−
Ｉｓｏｌａｔｉｏｎ ａｎｄＴｒｅｎｃｈ−Ｇａｔｅ
Ｔｒａｎｓｉｓｔｏｒ（ＳＬＩＴ）Ｃｅｌｌ ｆｏｒ
Ｇｉｇａ−ｂｉｔ ＤＲＡＭｓ」に示された方法につい
て説明する。

【０００９】図９のように、初めにＰ型シリコン基板３
０１を熱酸化し、酸化シリコン膜３０２を形成し、素子
分離領域を形成するためのフォトレジスト３０３をパタ
ーニングする。この時、フォトレジスト３０３は、フォ
トリソグラフィーで形成できる最小寸法になっている。
この状態から酸化シリコン膜３０２をＰ型シリコン基板
３０１が露出するまで、エッチングする。

【００１０】続いて、図１０の様に、酸化シリコン膜３
０４を成膜し、さらに、図１１の様に、ドライエッチン
グ技術を用いてエッチバックし、酸化シリコン膜３０２
に形成された、開口の側壁部分のみに側壁酸化シリコン
膜３０４ａとして付設する。

【００１１】さらに、図１２の様に、Ｐ型シリコン基板
３０１をエッチングし、溝３０５を形成する。ここで、
図中に示したように、リソグラフィーで決定される最小
寸法よりも、側壁酸化シリコン膜３０４ａの幅Ｓの間隔
だけ小さな開口幅で溝３０５が形成できる。

【００１２】この状態から、酸化シリコン膜（図示しな
い）を堆積し、エッチバックを行なうことにより、Ｐ型
シリコン基板３０１内に酸化シリコン膜を埋め込み素子
分離 用トレンチ３０６が形成される。

【００１３】このように、リソグラフィーで決定される
最小寸法より小さいサイズで素子分離用トレンチ３０６
が形成できるために、図７，８で示したコンタクトのず
れに対するマージンよりも、大きなマージンが確保でき
る。

【００１４】しかし、図１４に示すように、ＭＯＳＦＥ
Ｔなどの素子を形成するためには、チャネルイオン注入
（図中の矢印Ｂ）をするための犠牲酸化膜３０７を形成
する必要がある。

【００１５】この時、イオン注入後にこの犠牲酸化膜３
０７を除去する際、素子分離用トレンチ３０６の上部分
の酸化膜も同時にエッチングされ、図１５に示す凹部３
０９が形成されてしまう。

【００１６】この状態でＭＯＳＦＥＴを形成すると、図
１６のように、凹部３０９にゲート酸化膜３１０とゲー
ト電極３１１が埋め込まれる。従って、ゲート電極３１
１に電圧が印加されると、凹部の角の部分の電界が、本
来のチャネルより強くなり（電界集中領域３１２）、こ
の角の部分において、反転層が先に形成される。そのた
め、この部分のスレショルド電圧が低下し、このＭＯＳ
ＦＥＴの電気特性上、サブスレショルド電圧が変化する
ようになり、サブスレショルド領域で電流のハンプ現象
を起こす。従って、リーク電流の増加およびオン・オフ
特性の劣化を招く。なお、図１４，１５において、符号
３０８は不純物注入領域を示している。

【００１７】また、上記の問題を回避する方法として、
特開平５−３４３５１５号公報に開示された方法があ
る。これを、図１７〜図２１に示す。

【００１８】まず図１７では、半導体基板４０１上に、
ＣＶＤ酸化膜からなる第１の酸化膜４０２を形成する。
次に、素子分離領域を含む領域に対応する部分の第１の
酸化膜４０２を選択的に除去して開口する。この開口は
フォトリソグラフィーでの最小解像幅に設定される。

【００１９】次いで、第２の酸化膜４０３を開口部を含
む全面に形成する。この状態から、エッチバックを行な
い、図１８のように、第１の酸化膜４０２の側壁にサイ
ドウォール４０４を形成する。ここで、第１の酸化膜４
０２とサイドウォール４０４をマスクとして半導体基板
４０１にエッチングを行ない、溝４０８を形成する。次
に、サイドウォール４０４が形成された第１の酸化膜４
０２をマスクとして、ボロン（Ｂ）を注入することで、
チャネルストッパ領域４０９が形成される。

【００２０】次に、図１９に示されるように、第１の酸
化膜４０２とサイドウォール４０４を除去した後、半導
体基板４０１を熱酸化し、さらに、ＴＥＯＳ（テトラエ
トキシシラン）膜からなる第３の酸化膜４０６を堆積
し、熱酸化膜４０５を形成する。これを熱処理によりリ
フローし、第３の酸化膜４０６の表面を平坦化する。

【００２１】次いで、図２０のようにフォトレジスト膜
４０７を用い、ドライエッチングにより第３の酸化膜４
０６をキャップ酸化膜４１０に形成する。

【００２２】次に、図２１のように、フォトレジスト膜
４０７を除去後、キャップ酸化膜４１０に等方性エッチ
ングを行ない、フォトレジスト膜４０７の幅を縮小す
る。

【００２３】この、素子分離では、先に掲げた例の様
な、素子分離用トレンチ３０６の角（電界集中領域３１
２、図１６参照）が形成されないため、この部分で生じ
るサブスレショルド特性の劣化は発生しない。しかし、
リソグラフィーで得られる最小寸法より、溝４０８の部
分は小さくなるものの、素子分離領域の占有領域はこれ
より大きくなっている。

【００２４】また、半導体基板４０１の上に、分離用酸
化膜（熱酸化膜４０５、キャップ酸化膜４１０）が形成
されるため、基板上に凹凸が形成され、この上層の微細
なゲート電極の形成が困難となる欠点が残る。

【００２５】

【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、トレンチ分離（ＳＴ
Ｉ）において、コンタクトが素子領域からはずれて、素
子分離領域上に形成されても、リーク電流を発生させる
ことなく、また、ＭＯＳＦＥＴにおいてサブスレショル
ド電流にハンプを発生させる形状上の問題を回避し、さ
らに素子分離部分に、その後の形状形成を困難にする段
差（凹凸）を形成することのない、特性を向上した半導
体素子の構造と製造方法を提供することにある。

【００２６】

【課題を解決するための手段】この発明の請求項１に記
載の発明の要旨は、半導体基板の素子分離領域に形成さ
れた素子分離用の溝内に、素子分離用絶縁膜が埋込まれ
てなる半導体装置において、素子分離用の溝は、その溝
の上部を構成する第１の溝と、溝の下部を構成する第２
の溝により構成され、前記第１の溝は前記第２の溝より
広い溝幅を有し、前記第１の溝内を含む全面に形成され
た第２の窒化シリコン膜を所定量だけエッチバックして
前記第１の溝の側壁部分にのみ残して側壁窒化シリコン
膜が形成され、前記第１の溝のうち、前記第２の窒化シ
リコン膜が形成されていない部分と前記第２の溝とが、
前記第２の窒化シリコン膜より被エッチング速度が早い
第２の酸化シリコン膜で埋設されていることを特徴とす
る半導体装置に存する。また、この発明の請求項２に記
載の発明の要旨は、前記第１の溝のうち、前記第２の窒
化シリコン膜が形成されていない部分の幅が、フォトリ
ソグラフィーにおける最小解像幅よりも狭い幅となって
いることを特徴とする請求項１記載の半導体装置に存す
る。また、この発明の請求項３に記載の発明の要旨は、
前記第１の溝の深さが、素子領域上に形成すべき電極の
コンタクト孔が素子領域から外れて前記第２の酸化シリ
コン膜がオーバーエッチングされる予想深さよりも深い
ことを特徴とする請求項１又は２記載の半導体装置に存
する。また、この発明の請求項４に記載の発明の要旨
は、半導体基板の素子分離領域に形成した素子分離用の
溝に理込まれた絶縁膜により、半導体基板の素子分離を
行なう半導体装置の製造方法において、半導体基板上に
第１の酸化シリコン膜と第１の窒化シリコン膜を積層し
て形成し、それら第１の酸化シリコン膜と第１の窒化シ
リコン膜の前記素子分離領域に対応する部分を選択的に
除去するとともに、半導体基板に第１の溝を形成する工
程と、第２の窒化シリコン膜を前記第１の溝内を含む全
面に形成し、第２の窒化シリコン膜を所定量だけエッチ
バックして、前記第１の溝の側壁部分にのみ残し、側壁
窒化シリコン膜とし、この状態から、第１の窒化シリコ
ン膜と前記側壁窒化シリコン膜をマスクとしてＰ型シリ
コン基板をエッチングし、第２の溝を形成するする工程
と、前記第１の窒化シリコン 膜と前記第１の酸化シリコ
ン膜を除去する工程とを含むことを特徴とする半導体装
置の製造方法に存する。また、この発明の請求項５に記
載の発明の要旨は、前記第１の溝のうち、前記第２の窒
化シリコン膜が形成されいない部分の幅を、フォトリソ
グラフィーにおける最小解像幅よりも狭い幅に形成する
ことを特徴とする請求項４記載の半導体装置の製造方法
に存する。また、この発明の請求項６に記載の発明の要
旨は、前記第１の溝の深さを、素子領域上に形成すべき
電極のコンタクト孔が素子領域から外れて前記第２の溝
内に埋設されている前記絶縁膜がオーバーエッチングさ
れる予想深さよりも予め深く形成しておくことを特徴と
する請求項４又は５記載の半導体装置の製造方法に存す
る。

【００２７】本発明によれば、トレンチ分離（ＳＴＩ）
において、コンタクトが素子領域からはずれて、素子分
離領域上に形成されても、リーク電流を発生させること
なく、また、本発明の素子分離用トレンチを使用して形
成したＭＯＳＦＥＴにおいてサブスレショルド電流にハ
ンプを発生させるような形状上の問題を回避し、さらに
素子分離部分に、その後の形状形成を困難にするよう
な、段差（凹凸）を形成することがなく、これらにより
電気的特性を向上した半導体素子の構造と製造方法を提
供することができる。

【００２８】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。図１〜図６は、本発
明の実施の形態に係る半導体装置を説明するために製造
工程順に示した断面図である。

【００２９】図１に示す工程では、Ｐ型シリコン基板１
０１上に、熱酸化により第１の酸化シリコン膜１０２を
１０μｍ程度形成する。次に、ＣＶＤ法により第１の窒
化シリコン膜１０３を１００μｍ程度形成する。続い
て、フォトリソグラフィー技術によりフォトレジスト１
０４に後の工程で第１の溝１０５を形成するための開口
を形成する。ここで、開口幅をフォトリソグラフィー工
程における最小解像幅に設定した。ここでは、０．２μ
ｍとした。

【００３０】次に、図２に示す工程では、フォトレジス
ト１０４をマスクにエッチングを行ない、第１の酸化シ
リコン膜１０２、第１の窒化シリコン膜１０３、Ｐ型シ
リコン基板１０１に開口を転写するとともに、第１の溝
１０５を形成する。

【００３１】この第１の溝１０５の深さは１００ｎｍか
ら１５０ｎｍ程度が選択される。この深さは、１００か
ら１５０ｎｍ程度のみでなく、近接する拡散層の深さや
素子分離領域（酸化シリコン膜）１１０（後述）の深
さ、幅の設定に対し適当に選択できる。これは、前述の
オーバーエッチング領域の深さを考慮して設定すること
ができ、オーバーエッチング領域の深さより深い方が、
本発明の特徴が活かせるからである。

【００３２】続いて、ＣＶＤ法を用いて、第２の窒化シ
リコン膜１０６を第１の溝１０５内を含む全面に形成す
る。この第１の溝１０５の幅と第２の窒化シリコン膜１
０６の膜厚により、後で形成される素子分離領域（酸化
シリコン膜）１１０の幅が決定される。第２の窒化シリ
コン膜１０６を５０ｎｍ程度に選訳すると、先に記した
ように、フォトレジスト１０４で決定される第１の溝１
０５の幅が０．２μｍ程度であるため、後の工程で形成
される素子分離領域（酸化シリコン膜）１１０の幅は、
０．１μｍ程度に縮小できる。

【００３３】次に、図３に示すように、第２の窒化シリ
コン膜１０６をエッチバックして、第１の溝１０５の側
壁部分にのみ残し、側壁窒化シリコン膜１０６ａとす
る。この状態から、第１の窒化シリコン膜１０３と側壁
窒化シリコン膜１０６ａをマスクにＰ型シリコン基板１
０１をエッチングし、第２の溝１０７を形成する。

【００３４】次に、図４の工程に示されるように、例え
ば、ハイデンシティープラズマ（ＨＤＰ）を用いた装置
で、第２の酸化シリコン膜１０８を第２の溝１０７を完
全に埋め込むように形成する。膜厚は、４００〜５００
μｍ程度が適当である。

【００３５】次に、図５に示すように、ケミカル・メカ
ニカル・ポリッシング（ＣＭＰ）法を用いて、第２の酸
化シリコン膜１０８をポリッシング除去し、主に、第２
の酸化シリコン膜１０８を第２の溝１０７内に残置し、
埋込み酸化シリコン膜１０９とする。

【００３６】このＣＭＰにおいて、第１の窒化シリコン
膜１０３が、ＣＭＰの停止層として機能する。これは、
ＣＭＰの加工速度が酸化シリコン膜と窒化シリコン膜で
１０倍程度異なるため、第２の酸化シリコン膜１０８の
ポリッシングが終了した後、第１の窒化シリコン膜１０
３が露出することにより、その加工がほとんど進行しな
くなるため、ＣＭＰ（加工）の停止層として機能するこ
とによる。

【００３７】また、ＣＭＰを用いた酸化シリコン膜の埋
込み法だけでなく、ドライエッチンク技術を用いて第２
の酸化シリコン膜１０８を第２の溝１０７内に埋め込む
ことも可能である。その際も、第１の窒化シリコン膜１
０３が、停止層として機能する。これは、第１の窒化シ
リコン膜１０３の露出を検出することにより、第２の酸
化シリコン膜１０８の埋込みが完了したことを確認でき
ることによる。

【００３８】次に、図６に示す工程において、第１の窒
化シリコン膜１０３をウェットエッチングにより除去
し、さらに、第１の酸化シリコン膜１０２もウエットエ
ッチングにより除去することにより、素子分離領域（酸
化シリコン膜）１１０が形成される。素子分離領域（酸
化シリコン膜）１１０のＰ型シリコン基板１０１からの
突出量は、５０μｍ以下であり、後工程のフォトリソグ
ラフィーにも充分な余裕を与える、良好な平坦性が得ら
れる。

【００３９】この平坦性は、第１の酸化シリコン膜１０
２と第１の窒化シリコン膜１０３の膜厚の設定と第１の
酸化シリコン膜１０２のウェットエッチング量により決
定されるものであり、この５０μｍのみに限定されるも
のではない。

【００４０】この後、図示していないが、デバイスに必
要となるゲート電極等を形成し、酸化シリコン膜が主と
なる層間絶縁膜を形成した後、窒化シリコン膜と酸化シ
リコン膜でエッチングの選択比のあるエッチング方法で
層間絶縁膜にコンタクト孔を開口する。

【００４１】このように、第１の酸化シリコン膜１０２
が第１の窒化シリコン膜１０３に対して選択的にエッチ
ングされる条件によってエッチングすることにより、コ
ンタクトが素子領域からずれて形成されても、側壁窒化
シリコン膜１０６ａの部分がエッチングの停止層とな
り、リーク電流を生じるようなコンタクトのオーバーエ
ッチング部分を形成することを防止できる。

【００４２】

【発明の効果】以上説明したように、本発明では、半導
体基板の素子分離領域に形成した、溝の上部側壁には窒
化シリコン膜が形成されており、その窒化シリコン膜の
内側及び、その内側部分の下部には、酸化シリコン膜が
形成されているため、前記の窒化シリコン膜の部分が、
コンタクト形成の目合せのずれに対するマージンとな
る。マージンについては、実施の形態のように５０ｎｍ
程度となり、これは、現状の露光装置が有する目合せの
精度に対して充分な値である。

【００４３】また、本発明では、溝の上側部分を広い溝
とし、下側部分のみ狭い（フォトリソグラフィーの最小
解像幅以下の）溝としている。これにより、一様に狭い
溝に埋込み絶縁膜を埋込む場合に比較して、応力を緩和
することができ、応力起因のリーク電流を抑制すること
ができる。

【００４４】また、窒化シリコン膜は溝の上側の側壁部
分のみに形成されている。これは、酸化シリコン膜に比
べ、窒化シリコン膜の応力が大きいため、コンタクト形
成のマージン拡大及びリークの発生原因となるコンタク
トのオーバーエッチング部分の形成防止に必要となる最
小の額城にのみ窒化シリコン膜を設けていることによ
る。

【００４５】従って、例えば、窒化シリコン膜が溝内全
体に理込まれている構造や、溝の上側のみでなく溝の下
側にも亘って側壁全体に理込まれている場合に比べて、
応力が小さく形成できる。従って、応力起因の素子分離
部分のリーク電流を抑制する効果を有する。

【００４６】また、素子領域に接する素子分離部分に窒
化シリコン膜が形成されているため、チャネル注入で必
要となる犠牲酸化及びそれによって形成された酸化膜を
除去する工程をともなっても、窒化シリコン膜の部分が
膜減りすることはなく、従って、素子領域の端に角部が
形成され、ゲート電極からの電界集中が生じるといった
問題の発生も防止できる。

【００４７】これにより、ＭＯＳＦＥＴの特性としてサ
ブスレショルド特性の変動、すなわち、狭チャネル効果
やハンプ現象の抑制を行なう効果をもつものとなる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係る製造工程を示す断
面図である。

【図２】 本発明の実施の形態に係る製造工程を示す断
面図である。

【図３】 本発明の実施の形態に係る製造工程を示す断
面図である。

【図４】 本発明の実施の形態に係る製造工程を示す断
面図である。

【図５】 本発明の実施の形態に係る製造工程を示す断
面図である。

【図６】 本発明の実施の形態に係る製造工程を示す断
面図である。

【図７】 従来のトレンチ素子分離を示す平面図であ
る。

【図８】 従来のトレンチ素子分離を示す図７のＡ−
Ａ’線断面図である。

【図９】 従来のトレンチ素子分離の製造工程を示す断
面図である。

【図１０】 従来のトレンチ素子分離の製造工程を示す
断面図である。

【図１１】 従来のトレンチ素子分離の製造工程を示す
断面図である。

【図１２】 従来のトレンチ素子分離の製造工程を示す
断面図である。

【図１３】 従来のトレンチ素子分離の製造工程を示す
断面図である。

【図１４】 従来のトレンチ素子分離の問題点を示す断
面図である。

【図１５】 従来のトレンチ素子分離の問題点を示す断
面図である。

【図１６】 従来のトレンチ素子分離の問題点を示す断
面図である。

【図１７】 従来のトレンチ素子分離の他の問題点を示
す断面図である。

【図１８】 従来のトレンチ素子分離の他の問題点を示
す断面図である。

【図１９】 従来のトレンチ素子分離の他の問題点を示
す断面図である。

【図２０】 従来のトレンチ素子分離の他の問題点を示
す断面図である。

【図２１】 従来のトレンチ素子分離の他の問題点を示
す断面図である。

【符号の説明】

１０１ Ｐ型シリコン基板 １０２ 第１の酸化シリコン膜 １０３ 第１の窒化シリコン膜 １０４ フォトレジスト １０５ 第１の溝 １０６ 第２の窒化シリコン膜 １０７ 第２の溝 １０８ 第２の酸化シリコン膜 １０９ 埋込み酸化シリコン膜 １１０ 素子分離領域（酸化シリコン膜） ２０１ 素子領域 ２０２ ゲート電極 ２０３ コンタクト孔 ２０４ シリコン基板 ２０５ 分離用トレンチ ２０６ 拡散層 ２０７ 層間絶縁膜 ３０１ Ｐ型シリコン基板 ３０２ 酸化シリコン膜 ３０３ フォトレジスト ３０４ 酸化シリコン膜 ３０４ａ 側壁酸化シリコン膜 ３０５ 溝 ３０６ 素子分離用トレンチ ３０７ 犠牲酸化膜 ３０８ 不純物注入領域 ３０９ 凹部 ３１０ ゲート酸化膜 ３１１ ゲート電極 ３１２ 電界集中領域 ４０１ 半導体基板 ４０２ 第１の酸化膜 ４０３ 第２の酸化膜 ４０４ サイドウォール ４０５ 熱酸化膜 ４０６ 第３の酸化膜 ４０７ フォトレジスト膜 ４０８ 溝 ４０９ チャネルストッパ領域 ４１０ キャップ酸化膜

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の素子分離領域に形成された
   素子分離用の溝内に、素子分離用絶縁膜が埋込まれてな
   る半導体装置において、 素子分離用の溝は、その溝の上部を構成する第１の溝
   と、溝の下部を構成する第２の溝により構成され、前記
   第１の溝は前記第２の溝より広い溝幅を有し、前記第１の溝内を含む全面に形成された第２の窒化シリ
   コン膜を所定量だけエッチバックして前記第１の溝の側
   壁部分にのみ残して側壁窒化シリコン膜が形成され、 前記第１の溝のうち、前記第２の窒化シリコン膜が形成
   されていない部分と前記第２の溝とが、前記第２の窒化
   シリコン膜より被エッチング速度が早い第２の酸化シリ
   コン膜で埋設されていることを特徴とする半導体装置。
2. 【請求項２】 前記第１の溝のうち、前記第２の窒化シ
   リコン膜が形成されていない部分の幅が、フォトリソグ
   ラフィーにおける最小解像幅よりも狭い幅となっている
   ことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記第１の溝の深さが、素子領域上に形
   成すべき電極のコンタクト孔が素子領域から外れて前記
   第２の酸化シリコン膜がオーバーエッチングされる予想
   深さよりも深いことを特徴とする請求項１又は２記載の
   半導体装置。
4. 【請求項４】 半導体基板の素子分離領域に形成した素
   子分離用の溝に理込まれた絶縁膜により、半導体基板の
   素子分離を行なう半導体装置の製造方法において、 半導体基板上に第１の酸化シリコン膜と第１の窒化シリ
   コン膜を積層して形成し、それら第１の酸化シリコン膜
   と第１の窒化シリコン膜の前記素子分離領域に対応する
   部分を選択的に除去するとともに、半導体基板に第１の
   溝を形成する工程と、第２の窒化シリコン膜を前記第１の溝内を含む全面に形
   成し、第２の窒化シリコン膜を所定量だけエッチバック
   して、前記第１の溝の側壁部分にのみ残し、側壁窒化シ
   リコン膜とし、この状態から、第１の窒化シリコン膜と
   前記側壁窒化シリコン膜をマスクとしてＰ型シリコン基
   板をエッチングし、第２の溝を形成するする工程と、 前記第１の窒化シリコン膜と前記第１の酸化シリコン膜
   を除去する工程とを含むことを特徴とする半導体装置の
   製造方法。
5. 【請求項５】 前記第１の溝のうち、前記第２の窒化シ
   リコン膜が形成されいない部分の幅を、フォトリソグラ
   フィーにおける最小解像幅よりも狭い幅に形成すること
   を特徴とする請求項４記載の半導体装置の製造方法。
6. 【請求項６】 前記第１の溝の深さを、素子領域上に形
   成すべき電極のコンタクト孔が素子領域から外れて前記
   第２の溝内に埋設されている前記絶縁膜がオーバーエッ
   チングされる予想深さよりも予め深く形成しておくこと
   を特徴とする請求項４又は５記載の半導体装置の製造方
   法。