JPH10150141A - 半導体装置及びこの半導体装置の実装方法 - Google Patents

Abstract

(57)【要約】 【課題】 ウェーハの主面に半導体チップ等の電子部品
を実装してなる半導体装置において、電子部品の実装密
度を向上させる。 【解決手段】 第１の主面２ａと第２の主面２ｂに回路
パターン３を形成するとともに接続端子部４が周縁部に
形成されたウェーハ２と、このウェーハ２の第１の主面
２ａと第２の主面２ｂとに実装される電子部品５、６と
ウェーハ２の厚みとほぼ等しい対向間隔を以って対峙す
る一対の接続部７ｂ、７ｃとからなる複数の接続部材７
とから構成される。接続部材７は、接続部７ｂ、７ｃが
周縁部を挟み込むようにして組み合わされて、ウェーハ
２の回路パターン３を接続する。半導体装置１は、接続
部材７を介して主基板１０に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、第１の主面と第２
の主面に半導体チップ等の電子部品を実装してなる半導
体装置、およびこの半導体装置を主基板に対して実装す
る実装方法に関する。

【０００２】

【従来の技術】電子部品等の回路装置は、一般に、ガラ
スエポキシ、セラミック等を素材とする回路基板上に電
子部品が実装されて構成される。上記回路基板において
は、例えば第１の主面と第２の主面とに回路パターンを
形成して電子部品等を実装することによって、回路基板
１枚当たりの電子部品の実装の高密度化、ひいては装置
の小型化、軽量化を図っている。この場合、回路基板に
は、第１の主面の回路パターンと第２の主面の回路パタ
ーンとがスルーホールを介して電気的に接続されてい
る。

【０００３】ところで、かかる回路装置は、例えば、回
路基板がガラス繊維にエポキシ樹脂を染み込ませてなる
ガラスエポキシ回路基板によって構成されたり、材料の
微粒を焼成してなるセラミック回路基板によって構成さ
れたりすることから、高精度で形成することが困難であ
った。

【０００４】一方、ＣＯＷ（Ｃｈｉｐ Ｏｎ Ｗａｆｅ
ｒ チップオンウェーハ）と称される構造を備えた半導
体装置３０が提供されている。この半導体装置３０は、
図９に示すように、ウェーハ２と、このウェーハ２の主
面２ａ上に実装されるチップ部品５およびＩＣチップ６
等の電子部品とからなり、主基板１０に搭載されて半導
体回路装置１５を構成する。ウェーハ２は、スライスし
たシリコン等の半導体の単結晶を素材として、第１の主
面２ａ上に回路パターン３が形成されている。チップ部
品５は、第１の主面２ａに形成された回路パターン３に
半田付けによって接続固定される。また、ＩＣチップ６
は、ワイヤ８で上記回路パターン３に接続された上、エ
ポキシ樹脂等の絶縁樹脂９によって封止される。なお、
半導体装置３０は、主基板１０に対して、ワイヤ１４に
よって電気的な接続が行われる。

【０００５】上述したＣＯＷ構造の半導体装置３０は、
フォトリソグラフィー等の技術を利用してウェーハ２に
回路パターン３を形成することができるため、高精度の
制御の下での製造が可能である。また、半導体装置３０
は、ウェーハ２が熱の伝導率が比較的大きな半導体を素
材に構成されることから、このウェーハ２が放熱の手段
として利用できる。さらに、半導体装置３０は、ウェー
ハ２が半導体を素材とすることから、このウェーハ２を
接地することによって回路内に浮遊容量等の電気的な不
安定要因が混入しにくく、電気的に安定であるという特
性を有する。

【０００６】

【発明が解決しようとする課題】上述したように半導体
装置３０は、ウェーハ２の第１の主面２ａにチップ部品
５やＩＣチップ６等の電子部品が実装されて構成されて
いる。半導体装置３０は、電子部品の実装密度を向上さ
せるために、例えばウェーハ２の第１の主面２ａと第２
の主面２ｂにそれぞれ電子部品を実装することによって
達成される。このためには、半導体装置３０において
は、ウェーハ２の第１の主面２ａに形成された回路パタ
ーンと第２の主面２ｂに形成された回路パターンとをス
ルーホールによって互いに電気的に接続する必要があ
る。

【０００７】しかしながら、ウェーハ２は、機械的強度
を保持するために、一定の厚みを要し、そのためにエッ
チングによりスルーホールを形成することは困難であ
る。また、ウェーハ２は、シリコン等の半導体の単結晶
から調製されるので、極めて割れやすく、機械加工によ
りスルーホールを形成することは難しい。したがって、
ウェーハ２を備えた半導体装置３０は、第１の主面２ａ
と第２の主面２ｂとの両面を利用して電子部品を実装す
ること困難であって、いきおい片面実装によって構成さ
れる。半導体装置３０は、このためウェーハ２に対する
１枚当たりの電子部品の実装密度の向上に限界があり、
装置全体の小型化の達成が困難であるといった問題点が
あった。

【０００８】この発明は、上述のような従来の半導体装
置の問題点を解決するためになされたもので、ウェーハ
に対して電子部品を両面に実装可能とすることによって
高密度実装化を図った半導体装置を提供することを目的
とする。

【０００９】また、本発明は、ウェーハに対して電子部
品を両面に実装可能とした半導体装置を主基板に対して
極めて簡易に実装するようにした半導体装置の実装方法
を提供することを目的とする。

【００１０】

【課題を解決するための手段】上述した問題点を解決す
るこの発明に係る半導体装置は、第１の主面と第２の主
面とにそれぞれ回路パターンが形成されるとともにこれ
ら回路パターンの接続端子部が周縁部近傍に延在されて
形成されたウェーハと、上記第１の主面と第２の主面に
実装される半導体チップ等の電子部品と、基部の側面部
に上記ウェーハの厚みとほぼ等しい対向距離を以って互
いに平行に対峙する第１の接続部と第２の接続部とが一
体に形成された接続部材とから構成される。

【００１１】以上のように構成されたこの発明に係る半
導体装置においては、接続部材が、ウェーハに対して、
その周縁部を第１の接続部と第２の接続部とによって挟
み込むようにして組み合わされる。この状態において、
第１の接続部と第２の接続部とは、ウェーハの第１の主
面と第２の主面に形成された回路パターンの接続端子部
にそれぞれ接触される。したがって、半導体装置は、Ｃ
ＯＷ構造の特徴を備えて、接続部材によって第１の主面
と第２の主面に形成された回路パターンとの電気的な接
続を行うことから、電子部品の両面実装を実現して実装
密度の向上が達成される。

【００１２】また、上述した目的を達成したこの発明に
係る半導体装置の実装方法は、第１の主面と第２の主面
とにそれぞれ回路パターンが形成されるとともにこれら
回路パターンの接続端子部が周縁部近傍に延在されて形
成されたウェーハと、第１の主面と第２の主面に実装さ
れる半導体チップ等の電子部品と、基部の側面部にウェ
ーハの厚みとほぼ等しい対向距離を以って互いに平行に
対峙する第１の接続部と第２の接続部とが一体に形成さ
れた接続部材とから構成される半導体装置が、接続部材
を介して主基板に実装される。

【００１３】この発明に係る半導体装置の実装方法によ
れば、ＣＯＷ構造の特徴を備えかつ電子部品の両面実装
を図った半導体装置を接続部材を介して主基板に形成し
た回路パターン上にマウントした後、リフロー処理を施
すことによって実装される。したがって、この実装方法
においては、半導体装置の実装工程の簡易化が図られる
とともに全体の実装密度の向上が図られ、主装置の小型
化が達成される。

【００１４】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら説明する。半導体装置１は、
上述した従来の半導体装置３０と基本的な構成を同様と
しているが、ウェーハ２の両面に電子部品等を実装して
実装密度の向上を図った構成について特徴を有してい
る。すなわち、半導体装置１は、図１および図２に示す
ように、ウェーハ２と、このウェーハ２の第１の主面２
ａと第２の主面２ｂとにそれぞれ実装されるチップ部品
５或いはＩＣチップ６等の電子部品と、リードフレーム
７とからなる。

【００１５】ウェーハ２は、シリコン等の半導体からな
る単結晶体を素材としてこれをスライスすることによっ
て、全体が略正方形を呈して形成されている。このウェ
ーハ２には、後述するようにその第１の主面２ａと第２
の主面２ｂとにそれぞれ適宜の第１の回路パターン３ａ
及び第２の回路パターン３ｂと、これら第１の回路パタ
ーン３ａと第２の回路パターン３ｂとからそれぞれ延長
された多数個の第１のリードフレーム接続用ランド４ａ
及び第２のリードフレーム接続用ランド４ｂとが形成さ
れてなる。なお、以下の説明において、第１の回路パタ
ーン３ａと第２の回路パターン３ｂ及び第１のリードフ
レーム接続用ランド４ａ及び第２のリードフレーム接続
用ランド４ｂとについては、特に個別に表現する以外は
回路パターン３、リードフレーム接続用ランド４と総称
する。

【００１６】回路パターン３には、チップ部品５或いは
ＩＣチップ６等の電子部品がそれぞれ電気的に接続され
て実装される。各チップ部品５は、詳細を後述するが、
回路パターン３のランド部にリフロー処理によって半田
付けにより直接電気的に接続された状態でそれぞれ実装
される。また、各ＩＣチップ６は、詳細を後述するが、
ウェーハ２の実装領域にダイボンドされた後、回路パタ
ーン３とワイヤ８によって電気的に接続された状態で実
装される。ＩＣチップ６は、エポキシ樹脂等の絶縁樹脂
９によって被覆されることにより、電気的絶縁と機械的
保護が図られている。なお、絶縁樹脂９については、リ
ードフレーム接続用ランド４を除いたウェーハ２の第１
の主面２ａと第２の主面２ｂの全体を被覆するようにし
てもよい。

【００１７】各リードフレーム接続用ランド４は、図１
に示すように、回路パターン３から適宜ウェーハ２の各
周縁部の近傍へと延長されてこれら周縁部に沿ってそれ
ぞれ互いに等間隔を以って形成されている。リードフレ
ーム接続用ランド４は、相対対応する第１のリードフレ
ーム接続用ランド４ａと第２のリードフレーム接続用ラ
ンド４ｂとが、ウェーハ２の第１の主面２ａと第２の主
面２ｂの相対応する位置にそれぞれ形成されている。な
お、リードフレーム接続用ランド４には、回路パターン
３と接続されていない、いわゆるダミーランドを構成す
るものもある。

【００１８】リードフレーム７は、ニッケル、半田等に
よってメッキを施された４２アロイ或いは銅の導電性金
属材料を素材として形成される。リードフレーム７は、
図３に示すように、基部７ａと、この基部７ａの一方側
面に一体に突出形成された互いに平行な第１の接続片７
ｂおよび第２の接続片７ｃとからなる断面略Ｃ字状を呈
して形成されている。リードフレーム７は、図１に示す
ように、その上下端面７ｄ、７ｅがＩＣチップ６を被覆
した絶縁樹脂９の表面よりも突出するに足る長さを有し
ている。これら上下端面７ｄ、７ｅは、後述するよう主
基板１０に対する接続部を構成する。また、第１の接続
片７ｂと第２の接続片７ｃとは、相対向する内面の対向
間隔がウェーハ２の厚み寸法とほぼ等しくされており、
後述するようにウェーハ２のリードフレーム接続用ラン
ド４にそれぞれ接続される接続部７ｆ、７ｇを構成して
いる。

【００１９】なお、リードフレーム７は、上下対称形に
形成されたものを示したが、例えば第２の接続片７ｃ側
がその下端面７ｅをＩＣチップ６を被覆した絶縁樹脂９
の表面よりも突出するように形成し、第１の接続片７ｂ
については機械的強度を保持する厚み程度に形成して上
下非対称形に形成してもよい。また、リードフレーム７
は、全て同一形状のものを示したが、ウェーハ２の異な
る周縁部に組み合わされるものについてその形状を異に
するようにしてもよい。

【００２０】各リードフレーム７は、図１及び図２に示
すように、第１の接続片７ｂと第２の接続片７ｃとによ
ってウェーハ２を挟み込むようにしてその周縁部にそれ
ぞれ組み合わされる。各リードフレーム７は、ウェーハ
２に組み合わされた状態において、第１の接続片７ｂと
第２の接続片７ｃの接続部７ｆ、７ｇがウェーハ２の第
１の主面２ａと第２の主面２ｂとに形成された各リード
フレーム接続用ランド４にそれぞれ接続される。したが
って、半導体装置１は、各リードフレーム７によってウ
ェーハ２の第１の主面２ａと第２の主面２ｂとに形成さ
れた第１の回路パターン３ａと第２の回路パターン３ｂ
との電気的接続が図られて構成される。

【００２１】以上のように構成された半導体装置１は、
ウェーハ２の第１の主面２ａと第２の主面２ｂとにチッ
プ部品５やＩＣチップ６等の電子部品を実装して構成す
ることから、実装密度の向上が図られる。この半導体装
置１は、図４に示すように、主基板１０の主面１０ａ上
に実装されて半導体回路装置１５を構成する。

【００２２】半導体回路装置１５は、機器等に組み立て
られ或いはさらに制御基板等に実装される。主基板１０
は、例えばガラス繊維にエポキシ樹脂を染み込ませてな
るガラスエポキシ回路基板或いはセラミックを素材とす
るセラミック回路基板によって構成される。主基板１０
は、図５に示すように、上述の半導体装置１の外形より
もやや大きな外形を有しており、その一方の主面１０ａ
の中央領域がこの半導体装置１を実装する実装領域１０
ｂとして構成される。なお、上述の半導体装置１は、実
装部品の一つとしても各制御基板等に実装される。

【００２３】主基板１０には、図示しないが適宜の回路
パターンと、実装領域１０ｂを囲むようにして多数個の
半導体接続用ランド１１とが形成されている。これら半
導体接続用ランド１１は、主基板１０の周縁部に沿って
それぞれ互いに等間隔を以って形成されている。また、
半導体接続用ランド１１は、半導体装置１の各リードフ
レーム７と相対応して主基板１０の主面１０ａ上に形成
されている。なお、半導体接続用ランド１１には、回路
パターンと接続されていない、いわゆるダミーランドを
構成するものもある。

【００２４】図４に示すように、主基板１０には、詳細
を後述するように各半導体接続用ランド１１に各リード
フレーム７の第２の接続片７ｃの接続部７ｇがそれぞれ
半田付けされることによって半導体装置１が実装され
る。半導体装置１と主基板１０とは、これによってリー
ドフレーム７を介して回路パターン３と各半導体接続用
ランド１１とが電気的に接続されて上述の半導体回路装
置１５を構成する。半導体回路装置１５は、主基板１０
上に実装された半導体装置１が、主面１０ａとウェーハ
２の第２の主面２ｂとの間に構成される空間Ｈ内にチッ
プ部品５やＩＣチップ６等の電子部品が配置されること
から、空間効率の向上が図られる。

【００２５】上述した半導体装置１は、ウェーハ２の作
製工程、作製されたウェーハ２への電子部品の実装工
程、ウェーハ２へのリードフレーム７の装着工程を経て
製造される。さらに、半導体装置１は、主基板１０に実
装する実装工程が施される。

【００２６】図６は、ウェーハ２の作成工程の説明図で
あり、第１のステップＳ−１において、シリコン等の半
導体からなる単結晶体を素材としてこれをスライスして
なるウェーハ２には、その第１の主面２ａと第２の主面
２ｂとの全面に酸化シリコンからなる絶縁層２１（な
お、第１の主面２ａに形成される絶縁層２１を２１ａ、
第２の主面２ｂに形成される絶縁層を２１ｂと称す
る。）が被覆形成される。このウェーハ２には、第２の
ステップＳ−２において、第１の主面２ａに形成された
絶縁層２１ａの全面にスパッタリングによって銅等から
なる金属層２２ａが形成される。この金属層２２ａは、
厚みが約１μｍとされる。

【００２７】ウェーハ２には、第３のステップＳ−３に
おいて、この金属層２２ａに対してエッチング処理が施
されて上述した回路パターン３およびリードフレーム接
続用ランド４に対応する金属パターンが形成される。さ
らに、ウェーハ２には、第４のステップＳ−４におい
て、金属パターン上にフォトリソワークによってレジス
ト層２３ａが形成される。ウェーハ２は、これによって
第１の主面２ａ上に第１の上述した回路パターン３ａお
よび第１のリードフレーム接続用ランド４ａの形成処理
を終了する。

【００２８】ウェーハ２には、第１の主面２ａに対する
第２のステップＳ−２乃至第４のステップＳ−４と同様
の処理が第２の主面２ｂに対しても行われる。すなわ
ち、ウェーハ２は、第５のステップＳ−５において反転
された状態で第２の主面２ｂに形成された絶縁層２１ｂ
の全面にスパッタリングにより銅等からなる金属層２２
ｂを形成する。この金属層２２ａも、厚みが約１μｍと
される。ウェーハ２には、第６のステップＳ−６におい
て、この金属層２２ｂに対してエッチング処理が施され
て上述した回路パターン３に対応する金属パターンが形
成される。さらに、ウェーハ２には、第７のステップＳ
−７において、金属パターン上にフォトリソワークによ
ってレジスト層２３ｂが形成される。ウェーハ２は、こ
れによって第２の主面２ｂ上に上述した第２の回路パタ
ーン３ｂおよび第２のリードフレーム接続用ランド４ｂ
の形成処理を終了する。

【００２９】以上のような作製工程によって作製された
ウェーハ２には、図７に示すように、次の電子部品実装
工程においてチップ部品５やＩＣチップ６が、その第１
の主面２ａと第２の主面２ｂとにそれぞれ実装される。
即ち、第１の工程であるステップＳ−８において、ウェ
ーハ２の第１の主面２ａに形成された上述の第１の回路
パターン３ａの所定の領域にクリーム半田１２が塗布さ
れる。クリーム半田１２は、例えばスクリーン印刷法に
よってウェーハ２の第１の主面２ａの必要な箇所に印刷
塗布されるが、リードフレーム接続用ランド４ｂに塗布
されることはない。ウェーハ２には、ステップＳ−９に
おいて、第１の主面２ａのクリーム半田１２が印刷塗布
された対応領域に、チップ部品５がマウントされる。

【００３０】ウェーハ２には、ステップＳ−１０におい
て、リフロー処理が施されることによって、印刷塗布さ
れたクリーム半田１２が溶融してマウントされチップ部
品５を上述した第１の回路パターン３ａ上に半田付けし
て固定する。ウェーハ２には、ステップＳ−１１におい
て、第１の主面２ａの所定領域にＩＣチップ６が接着剤
によって接合固定されるダイボンドが行われる。ウェー
ハ２は、例えば１２５度Ｃ、１時間の加熱工程であるキ
ュア処理が施されることによってＩＣチップ６が第２の
主面２ｂの所定領域にしっかりと接合固定される。ウェ
ーハ２には、ステップＳ−１２において、接合固定され
たＩＣチップ６と上述の第１の回路パターン３ａとを電
気的に接続するためにワイヤボンディングが施される。
ＩＣチップ６は、その端子部と上述の第１の回路パター
ン３ａの端子部とが金或いはアルミの細線からなるワイ
ヤ８によって電気的に接続される。

【００３１】ウェーハ２には、ステップＳ−１３におい
て、マウントされたＩＣチップ６とワイヤ８とを被覆す
るようにして絶縁樹脂９が充填される。絶縁樹脂９は、
加熱処理を施すことによって硬化し、ＩＣチップ６とワ
イヤ８との電気的絶縁を保持するとともに機械的保護を
図る。ウェーハ２には、以上の工程を施すことによって
第１の主面２ａ上にチップ部品５とＩＣチップ６とが実
装される。

【００３２】ウェーハ２には、上述した第１の主面２ａ
に対するステップＳ−８乃至ステップＳ−１３と同様の
処理が第２の主面２ｂに対しても行われる。すなわち、
ウェーハ２は、ステップＳ−１４において反転された状
態とされ、第２の主面２ｂに形成された第２の回路パタ
ーン３ｂの所定の領域にクリーム半田１２が塗布され
る。クリーム半田１２は、例えばスクリーン印刷法によ
ってウェーハ２の第２の主面２ｂの必要な箇所に印刷塗
布されるが、リードフレーム接続用ランド４ｂに塗布さ
れることはない。

【００３３】ウェーハ２には、ステップＳ−１５におい
て、第２の主面２ｂのクリーム半田１２が印刷塗布され
た対応領域に、チップ部品５がマウントされる。ウェー
ハ２には、リフロー処理が施されることによって、印刷
塗布されたクリーム半田１２が溶融してマウントされチ
ップ部品５を第２の上述した回路パターン３ｂ上に半田
付けして固定する。ウェーハ２には、ステップＳ−１６
において、第２の主面２ｂの所定領域にＩＣチップ６が
接着剤によって接合固定されるダイボンドが行われる。
ウェーハ２は、キュア処理が施されることによってＩＣ
チップ６が第２の主面２ｂの所定領域にしっかりと接合
固定される。ウェーハ２には、ステップＳ−１７におい
て、接合固定されたＩＣチップ６と上述の第２の回路パ
ターン３ｂとを電気的に接続するためにワイヤボンディ
ングが施される。ＩＣチップ６は、その端子部と上述し
た第２の回路パターン３ｂの端子部とがワイヤ８によっ
て電気的に接続される。

【００３４】ウェーハ２には、ステップＳ−１８におい
て、マウントされたＩＣチップ６とワイヤ８とを被覆す
るようにして絶縁樹脂９が充填される。絶縁樹脂９は、
加熱処理を施すことによって硬化し、ＩＣチップ６とワ
イヤ８との電気的絶縁を保持するとともに機械的保護を
図る。ウェーハ２には、以上の工程を施すことによって
第１の主面２ａと第２の主面２ｂとにそれぞれチップ部
品５とＩＣチップ６とが実装されて、半導体装置中間体
１３が製造される。半導体装置中間体１３は、ウェーハ
２の第１の主面２ａと第２の主面２ｂとにそれぞれチッ
プ部品５とＩＣチップ６とを実装したＣＯＷ構造を備え
て構成される。

【００３５】半導体装置中間体１３には、次のリードフ
レーム装着工程において、ウェーハ２の周縁部に多数個
の上述のリードフレーム７が装着されることによって半
導体装置１を完成させる。なお、図８は、リードフレー
ム装着工程の説明図であり、同図（Ａ）は半導体装置中
間体１３の縦断面、同図（Ｂ）はその平面図を示し、ま
た同図（Ｃ）は半導体装置１の縦断面図を示し、同図
（Ｄ）はその平面図を示している。

【００３６】上述した工程を経て製造された半導体装置
中間体１３には、ウェーハ２の各周縁部からそれぞれ所
定個数のリードフレーム７が装着されることによって半
導体装置１を構成する。この場合、各リードフレーム７
は、図８（Ａ）、（Ｂ）に示すようにリードフレーム接
続用ランド４にそれぞれ対応位置されて、第１の接続片
７ｂと第２の接続片７ｃとによって周縁部を挟み込むよ
うにしてウェーハ２に押し込まれて組み合わされる。各
リードフレーム７は、ウェーハ２に組み合わされた状態
において、同図（Ｃ）、（Ｄ）に示すように第１の接続
片７ｂの接続部７ｆと第２の接続片７ｃの接続部７ｇと
がウェーハ２の第１の主面２ａと第２の主面２ｂとに形
成された各リードフレーム接続用ランド４ａ、４ｂとそ
れぞれ接触した状態にある。

【００３７】リードフレーム７が組み合わされた半導体
装置中間体１３には、半田デイップ工程が施されること
によって、互いに接触状態にあるウェーハ２側の各リー
ドフレーム接続用ランド４ａ、４ｂとリードフレーム７
側の第１の接続片７ｂと第２の接続片７ｃの接続部７
ｆ、７ｇとが半田付けされて電気的に接続される。半導
体装置中間体１３には、このようにしてウェーハ２の周
縁部に多数個のリードフレーム７が組み合わせ固定され
ることによって半導体装置１を完成させる。

【００３８】以上の工程を経て製造された半導体装置１
は、ウェーハ２の第１の主面２ａに形成された第１の回
路パターン３ａと第２の主面２ｂに形成された第２の回
路パターン３ｂとが各リードフレーム７によって互いに
電気的接続が図られて構成される。半導体装置１は、ウ
ェーハ２の周縁部に、各リードフレーム７がそれぞれの
基部７ａを外方に位置させて互いに等間隔を以って配設
されている。また、各リードフレーム７は、第１の接続
片７ｂと第２の接続片７ｃの上下端面７ｄ、７ｅがＩＣ
チップ６を被覆した絶縁樹脂９の表面よりも突出した状
態にある。半導体装置１は、第１の接続片７ｂと第２の
接続片７ｃの上下端面７ｄ、７ｅが後述するように主基
板１０に対する接合部を構成する。

【００３９】以上のように構成された半導体装置１は、
図４も共に参照すると、主基板１０に実装されて半導体
回路装置１５を構成する。主基板１０には、スクリーン
印刷法によって各半導体接続用ランド１１上にクリーム
半田１２が印刷塗布される。半導体装置１は、各リード
フレーム７の第２の接続片７ｃの接合面７ｇが対応する
各半導体接続用ランド１１にそれぞれあてがわれて主基
板１０の主面１０ａ上に載置される。このようにして組
み合わされた半導体装置１と主基板１０とは、リフロー
処理が施されることによって、半導体接続用ランド１１
に印刷塗布したクリーム半田が溶融してこの半導体接続
用ランド１１にリードフレーム７の第２の接続片７ｃが
半田付けされる。

【００４０】したがって、半導体装置１と主基板１０と
は、半導体装置１側の回路パターン３と主基板１０側の
回路パターンとがリードフレーム７を介して互いに電気
的に接続されて半導体回路装置１５を構成する。半導体
回路装置１５は、上述したように主基板１０の主面１０
ａとウェーハ２の第２の主面２ｂとの間に構成される空
間Ｈ内に、第２の主面２ｂに実装されたチップ部品５や
ＩＣチップ６等の電子部品が配置されることから、空間
効率の向上が図られている。また、半導体回路装置１５
は、空間Ｈがウェーハ２によって電磁的に遮蔽されるこ
とから、これらチップ部品５やＩＣチップ６等の電子部
品に対する電磁ノイズの影響を阻止して安定した動作を
行うようにする。

【００４１】なお、上述した実施の形態においては、主
基板１０に対して半導体装置１をいわゆる水平状態に実
装してなる半導体回路装置１５を示したが、例えばリー
ドフレーム７の基部７ａの側面を主基板１０の半導体接
続用ランド１１に対する接合面とすることによっていわ
ゆる垂直に実装することも可能となる。また、半導体装
置１は、ウェーハ２の周縁部に高さを異にするリードフ
レーム７を組み付けることによって、主基板１０に対し
て傾斜した状態で実装することが可能となる。したがっ
て、半導体回路装置１５は、これによって構成される傾
斜空間部に位置して主基板１０の主面１０ａ上に他の電
気部品等を実装することができる。

【００４２】

【発明の効果】以上詳細に説明したように、この発明に
係る半導体装置によれば、ウェーハの第１の主面と第２
の主面とにそれぞれＩＣチップやチップ部品等の電子部
品を実装し、このウェーハの周縁部に第１の主面の回路
と第２の主面の回路とを電気的に接続する接続部材を組
み合わせて両面実装型のＣＯＷを実現したことから、電
子部品等の高密度実装化が図られて高機能化された本体
装置を小型化を図って構成することを可能とする。

【００４３】また、この発明に係る半導体装置の実装方
法によれば、ウェーハの第１の主面と第２の主面とにそ
れぞれＩＣチップやチップ部品等の電子部品を実装し、
このウェーハの周縁部に第１の主面の回路と第２の主面
の回路とを電気的に接続する接続部材を組み合わせて電
子部品等の高密度実装化を図った両面実装型ＣＯＷ構造
の半導体装置を構成するとともに、この半導体装置が上
記接続部材を介して主基板と電気的かつ機械的に接続さ
れることから、接続部品を不要としまたその工程も簡易
に行われる。

【図面の簡単な説明】

【図１】この発明に係る半導体装置の縦断面図である。

【図２】同半導体装置の平面図である。

【図３】同半導体装置に備えられるリードフレームを示
し、同図（Ａ）はその正面図、同図（Ｂ）はその側面図
である。

【図４】同半導体装置を主基板に実装してなる半導体回
路装置の縦断面図である。

【図５】同半導体回路装置に備えられる主基板を示し、
同図（Ａ）はその縦断面図、同図（Ｂ）はその平面図で
ある。

【図６】同半導体装置に備えられるウェーハの作製工程
の説明図である。

【図７】同ウェーハへの電子部品の実装工程の説明図で
ある。

【図８】同ウェーハへのリードフレームの装着工程の説
明図である。

【図９】従来の半導体装置を主基板に実装してなる半導
体回路装置の縦断面図である。

【符号の説明】

１ 半導体装置、２ ウェーハ、２ａ 第１の主面、２
ｂ 第２の主面、３回路パターン、４ リードフレーム
接続用ランド（接続端子部）、５ チップ部品、６ Ｉ
Ｃチップ、７ リードフレーム（接続部材）、７ａ 基
部、７ｂ 第１の接続片（第１の接続部）、７ｃ 第２
の接続片（第２の接続部）、８ ワイヤ、９ 絶縁樹
脂、１０ 主基板

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の主面と第２の主面とにそれぞれ回
   路パターンが形成されるとともに、これら回路パターン
   の接続端子部が周縁部近傍に延在されて形成されてなる
   ウェーハと、 このウェーハの第１の主面と第２の主面とにそれぞれ実
   装される半導体チップ等の電子部品と、 導電材によって形成され、基部と、この基部の両側部に
   上記ウェーハの厚みとほぼ等しい対向間隔を以って互い
   に平行に対峙して一体に形成された第１の接続部と第２
   の接続部とからなる複数個の接続部材とから構成され、 これら接続部材は、上記ウェーハに対して、上記第１の
   接続部と第２の接続部とが上記接続端子部にそれぞれ接
   続されるようにしてその周縁部を挟み込んで組み合わさ
   れることにより、上記第１の主面の回路パターンと第２
   の主面の回路パターンとを電気的に接続することを特徴
   とする半導体装置。
2. 【請求項２】 上記接続部材は、上記半導体装置が実装
   される主基板に形成された回路パターンに接続されるこ
   とによって、この主基板に対する接続端子部材を構成す
   ることを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 上記接続部材は、上記主基板の主面と対
   向する上記ウェーハの主面との間に所定の間隔を保持し
   て接続されることを特徴とする請求項２記載の半導体装
   置。
4. 【請求項４】 第１の主面と第２の主面とにそれぞれ回
   路パターンが形成されるとともにこれらの回路パターン
   の接続端子部が周縁部近傍に延在されて形成されてなる
   ウェーハと、このウェーハの第１の主面と第２の主面と
   にそれぞれ実装される半導体チップ等の電子部品と、上
   記ウェーハの厚みとほぼ等しい対向間隔を以って第１の
   接続部と第２の接続部とが基部の両側部に互いに平行に
   対峙して一体に形成された導電材からなる複数個の接続
   部材とから構成され、これら接続部材が、上記第１の接
   続部と第２の接続部とを上記接続端子部にそれぞれ接続
   するようにして上記ウェーハの周縁部に挟み込んで組み
   合わされることにより、上記第１の主面の回路パターン
   と第２の主面の回路パターンとを電気的に接続してなる
   半導体装置と、 この半導体装置を主面上に実装する主基板とからなり、 上記半導体装置は、上記接続部材が主基板の主面に形成
   した回路パターンの接続端子部に接続固定されることに
   よって、この主基板に実装されることを特徴とする半導
   体装置の実装方法。
5. 【請求項５】 上記半導体装置は、主基板の主面上に実
   装された状態において、上記接続部材によって、上記主
   基板の主面と上記ウェーハの主面との間に所定の間隔が
   保持されることを特徴とする請求項４記載の半導体装置
   の実装方法。