JPH10153760A

JPH10153760A - 液晶表示装置

Info

Publication number: JPH10153760A
Application number: JP25865397A
Authority: JP
Inventors: Takeshi Sasaki; 剛佐々木; Kan Shimizu; 簡清水
Original assignee: Toshiba Corp; Toshiba Electronic Engineering Co Ltd
Current assignee: Toshiba Corp; Toshiba Development and Engineering Corp
Priority date: 1996-09-24
Filing date: 1997-09-24
Publication date: 1998-06-09
Anticipated expiration: 2017-09-24
Also published as: JP3699811B2

Abstract

(57)【要約】【課題】額縁寸法および製造コストを不必要に増大させ
ることなくより大きな画面サイズあるいはより高い解像
度を得る。【解決手段】液晶表示装置は複数の液晶画素のマトリク
スアレイ、複数の走査線、および複数の信号線を有する
液晶パネルと、各走査線を介して１行の液晶画素を選択
し、複数の信号線を介して選択行の液晶画素の電圧を制
御する表示制御回路とを備え、表示制御回路はこれら信
号線を順次駆動する信号線ドライバを含み、信号線ドラ
イバはクロック信号および画素データ信号を伝送する渡
り配線１０によりカスケード接続され各々クロック信号
に同期して画素データ信号を順次所定数の信号線に供給
する複数のドライバＩＣ１を有する。特に各ドライバＩ
Ｃ１は次段に出力されるクロック信号のデューティ比を
調節することによりクロック信号波形を整形するデュー
ティサイクルレギュレタ６を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の液晶画素が
マトリクス状に配置される液晶表示装置に関し、特に画
像を表示するためにこれら液晶画素の電圧を制御する駆
動回路に関する。

【０００２】

【従来の技術】一般に、アクティブマトリクス型の液晶
表示装置は液晶層がアレイ基板および対向基板間に保持
される液晶パネルを有する。アレイ基板および対向基板
の各々は透明なガラス板をベースにして形成され、液晶
層はアレイ基板と対向基板との間隙に充填される液晶組
成物で構成される。アレイ基板は複数の画素電極のマト
リスクアレイと、これら画素電極の行に沿ってそれぞれ
形成される複数の走査線と、これら画素電極の列に沿っ
てそれぞれ形成される複数の信号線と、これら走査線お
よび信号線の交差位置近くにそれぞれ形成され各々１走
査線からの選択信号に応答して１信号線を１画素電極に
電気的に接続するスイッチング素子として機能する複数
の薄膜トランジスタ（ＴＦＴ）と、選択信号を複数の走
査線の各々に供給する走査線ドライバと、画素データ信
号を複数の信号線に供給する信号線ドライバとを備え
る。この液晶表示装置では、画像がこれら画素電極およ
び共通電極間の電位差に対応して表示される。

【０００３】例えば信号線ドライバは図１３に示すよう
に配列される複数のドライバＩＣで構成される。これら
ドライバＩＣは電源ラインＶＤＤ、電源ラインＧＮＤ、
データラインＤＡＴＡ、制御信号ラインＣＮＴを含む共
通バスラインに接続され、この共通バスラインと共に液
晶パネルの外周に隣接するドライバ基板上に配置され
る。

【０００４】ところで、上述したドライバ基板を持つ液
晶表示装置では、より大きな画面サイズあるいはより高
い解像度を得る場合に液晶パネルの額縁寸法を増大させ
る必要が生じる。このため、ＣＯＧ（ＣｈｉｐＯｎ
Ｇｌａｓｓ）実装技術がドライバ基板を不要にするため
に提案されている。この技術では、薄膜配線がアレイ基
板のガラス表面に露出した接続端子にコンタクトして形
成され、複数のドライバＩＣのベアチップがこの薄膜配
線に半田付される。

【０００５】

【発明が解決しようとする課題】しかしながら、現在の
ＣＯＧ実装技術で形成される薄膜配線は比較的高い抵抗
値を持つため配線の幅を狭くすることが難しい。これ
は、液晶パネルの額縁寸法を増大する要因となる。ま
た、液晶パネルの製造では、一般に複数のアレイ基板が
１枚のガラス板から製造される。すなわち、各アレイ基
板の回路コンポーネントはこのガラス板を区分して得ら
れる一領域に形成される。全ての薄膜配線がアレイ基板
内に配置される場合には、各アレイ基板の占有面積が増
大し、より大きなガラス板が必要となる。いいかえれ
ば、１枚のガラス板から得られるアレイ基板数が減少す
る。これは、液晶パネルの製造コストを増大させる結果
となる。また、共通バスラインに対応する薄膜配線だけ
を外部のプリント配線板に形成することも考えられる
が、このプリント配線板の利用が製造コストを増大させ
るおそれもある。例えば共通バスラインが長くなると、
これが伝送信号の波形を鈍らせる寄生容量を増加させる
ことから高速な信号伝送を難しくする。さらに、不要電
波がこのプリント配線板上の共通バスラインから輻射さ
れ易くなる。従って、この不要電波の輻射を低減するた
めにシールド層あるいは終端抵抗を余計に設けなくては
ならない。

【０００６】また、額縁寸法および製造コストの増大を
防止するために複数のドライバＩＣをＣＯＧ実装技術に
よりアレイ基板上に形成しこれらドライバＩＣ間に渡り
配線の薄膜を形成することも考えられる。渡り配線はこ
れらドライバＩＣをカスケード接続し、各ドライバＩＣ
を経由した信号を伝送する。しかし、このような構成で
はクロック周波数が５ＭＨｚ程度の低い信号伝送速度し
か得られない。実験によれば、クロック信号のパルス幅
が１個のドライバＩＣを通過する毎に最悪で４０ｎｓ低
下する。従って、正常な信号伝送を確保するためには、
カスケード接続されるドライバＩＣ数を最大で１０個程
度に制限しなくてはならない。

【０００７】本発明の目的は、額縁寸法および製造コス
トを不必要に増大させることなくより大きな画面サイズ
あるいはより高い解像度を得ることができる液晶表示装
置を提供することにある。

【０００８】

【課題を解決するための手段】本発明によれば、複数の
液晶画素のマトリクスアレイ、これら液晶画素の行に沿
って形成される複数の走査線、およびこれら液晶画素の
列に沿って形成される複数の信号線を有する液晶パネル
と、これら走査線の各々を介して１行の液晶画素を選択
し、複数の信号線を介して選択行の液晶画素の電圧を制
御する駆動回路とを備え、この駆動回路は複数の信号線
を順次駆動する信号線ドライバを含み、この信号線ドラ
イバは少なくともクロック信号および表示信号を伝送す
る渡り配線によりカスケード接続され各々クロック信号
に同期して表示信号を順次所定数の信号線に供給する複
数のドライバＩＣを有し、各ドライバＩＣは表示信号と
共に次段に出力されるクロック信号のデューティ比を調
節することによりクロック信号波形を整形するクロック
波形整形回路を有する液晶表示装置が提供される。

【０００９】この液晶表示装置では、各ドライバＩＣの
クロック波形整形回路がクロック信号のデューティ比を
調節することによりクロック信号波形を整形するため、
このドライバＩＣ数の増大に関係なく伝送能力を維持す
ることができる。例えば複数のドライバＩＣがＣＯＧ実
装により液晶パネルに組込まれ高抵抗薄膜の渡り配線で
カスケード接続される場合において液晶パネルの額縁寸
法および製造コストを不必要に増大させないために渡り
配線の幅を狭く維持しても正常な信号伝送が可能とな
る。

【００１０】具体的には、液晶表示装置がクロック周波
数が２５ＭＨｚから６５ＭＨｚ程度の高い信号伝送速度
を得ることができる。従って、より大きな画面サイズあ
るいはより高い解像度を得るために１０個以上のドライ
バＩＣをカスケード接続することができる。

【００１１】

【発明の実施の形態】以下、本発明の一実施形態に係る
アクティブマトリクス型液晶表示装置を図面を参照して
説明する。図１はこの液晶表示装置２０の平面構造を概
略的に示す。液晶表示装置２０は、液晶層がアレイ基板
および対向基板間に保持される液晶パネル２２と、この
液晶パネル２０の液晶画素の電圧を制御する表示制御回
路とを有する。アレイ基板および対向基板の各々は透明
なガラス板をベースにして形成され、液晶層はアレイ基
板と対向基板との間隙に充填される液晶組成物で構成さ
れる。アレイ基板は複数の画素電極のマトリスクアレイ
と、これら画素電極の行に沿ってそれぞれ形成される複
数の走査線と、これら画素電極の列に沿ってそれぞれ形
成される複数の信号線と、これら走査線および信号線の
交差位置近くにそれぞれ形成されスイッチング素子とし
て機能する複数の薄膜トランジスタ（ＴＦＴ）とを備え
る。各ＴＦＴは１走査線に接続されるゲートと１信号線
および１画素電極に接続されたカレントパスとを有し、
走査線からの選択信号に応答して信号線を画素電極に電
気的に接続するために用いられる。表示制御回路は外部
の液晶コントローラから供給される電源電圧、画素デー
タ信号、クロック信号、その他の制御信号を入力するイ
ンターフェース部２５と、インターフェース部２５から
の電源電圧および制御信号を受取り、この制御信号の制
御により選択信号を複数の走査線に順次供給する動作を
電源電圧の下で行う走査線ドライバ２４と、インターフ
ェース部２５から入力される電源電圧、画素データ信
号、クロック信号、および制御信号を受取り、制御信号
の制御によりクロック信号に同期して画素データ信号を
複数の信号線に順次供給する動作を電源電圧の下で行う
１対の信号線ドライバ２３とを備える。これらドライバ
２３および２４は液晶パネル２２の外周に隣接して配置
されるドライバ基板上にそれぞれ形成される。走査線ド
ライバ２４は複数の走査線に接続され、１対の信号線ド
ライバ２３はそれぞれ奇数番目の信号線および偶数番目
の信号線に接続される。この液晶表示装置では、画像が
液晶画素のマトリクスアレイを構成するために液晶層を
介して対向する複数の画素電極および共通電極間の電位
差に対応して表示される。

【００１２】図２は信号線ドライバ２３の構造を概略的
に示す。各信号線ドライバ２３は図２に示すように配列
される複数のドライバＩＣ１で構成される。複数のドラ
イバＩＣ１はこれらに沿って形成される電源ラインＶＤ
Ｄおよび電源ラインＧＮＤに共通に接続されると共に、
これらドライバＩＣ１間に形成される渡り配線１０によ
りカスケード接続される半導体ベアチップである。この
渡り配線１０は各ドライバＩＣ１を経由して画素データ
信号、クロック信号、および様々な制御信号を伝送する
ために用いられる。各ドライバＩＣ１はこれら信号を入
力パッド部２を介して受取り、制御信号の制御によりク
ロック信号に同期して画素データ信号を順次所定数の信
号線に供給し、さらに出力パッド部３から次段のドライ
バＩＣ１に出力するためにこれら信号を波形整形する。
ちなみに、複数のドライバＩＣ１のベアチップはドライ
バ基板において電源ラインＶＤＤおよびＧＮＤと一緒に
絶縁層で被覆される。

【００１３】図３は各ドライバＩＣ１の構成を詳細に示
す。渡り配線１０はクロック信号を伝送するクロックラ
インＣＬＫ、画素データ信号を伝送する複数のデータラ
インＤＡＴＡ、制御信号を伝送する複数の制御ラインＣ
ＮＴで構成される。ドライバＩＣ１はクロックラインＣ
ＬＫ、データラインＤＡＴＡ、制御ラインＣＮＴをそれ
ぞれ介して入力パッド部に供給される信号を増幅する第
１バッファアンプ４、これら第１バッファアンプ４から
出力される画素データ信号および制御信号を第１バッフ
ァアンプ４から出力されるクロック信号に応答して同時
にラッチする第１ラッチ回路５、バッファアンプ４から
出力されるクロック信号についてデューティ比を調整す
るデューティサイクルレギュレタ６、第１ラッチ回路５
から出力される画素データ信号を第１バッファアンプ４
から出力されるクロック信号に同期して順次所定数の信
号線に供給する制御ロジックＣＴ、第１ラッチ回路５か
ら出力される画素データ信号および制御信号をデューテ
ィサイクルレギュレタ６から出力されるクロック信号に
応答して同時にラッチする第２ラッチ回路７、および第
２ラッチ回路７から出力される画素データ信号および制
御信号並びにデューティサイクルレギュレタ６から出力
されるクロック信号を増幅して出力パッド部３に供給す
る第２バッファアンプ８とを備える。

【００１４】すなわち、画素データ信号、クロック信
号、および様々な制御信号は入力パッド部３からドライ
バＩＣ１内部に供給され、さらにここで２つの伝送系路
に分配される。一方の伝送系路はこれら信号を制御ロジ
ックＣＴに供給するために用いられ、他方の伝送系路は
これら信号を波形整形して後段のドライバＩＣ１に出力
パッド部３に供給するために用いられる。制御ロジック
ＣＴは例えば制御信号として供給されるスタートパルス
をクロック信号に同期してシフトすることにより順次所
定数の信号線を選択するシフトレジスタ回路およびこの
シフトレジスタ回路によって選択される信号線を画素デ
ータ信号に対応する電圧に設定する出力回路とで構成さ
れる。画素データ信号および制御信号はラッチ回路５お
よび７で波形整形され、クロック信号はデューティサイ
クルレギュレタ６により波形整形される。ラッチ回路５
および７では、画素データ信号および制御信号がクロッ
ク信号のタイミングを基準にしてラッチされ、伝送によ
る信号歪みを修復する。デューティサイクルレギュレタ
６は、例えばクロック信号の電圧の平均値にしきい値を
追従させながらクロック信号を整形すると共にクロック
信号のデューテイー比をほぼ１：１に維持して次段のド
ライバＩＣ１へ出力する動作を行う。

【００１５】デューティサイクルレギュレタ６は例えば
図４に示すようなＰＬＬ回路を用いて構成される。この
ＰＬＬ回路はエッジ動作周波数位相比較回路６Ａ、ロー
パスフィルタ６Ｂ、および電圧制御可変周波数発振回路
６Ｃを有する。エッジ動作周波数位相比較回路６Ａはバ
ッファアンプ４からの入力クロック信号と発振回路６Ｃ
からの出力クロック信号との位相を比較し、位相差に基
づいて誤差電圧を発生する。この誤差電圧は制御電圧と
してローパスフィルタ６Ｂを介して発振回路６Ｃに供給
され、出力クロック信号の位相をシフトさせる。

【００１６】上述の電圧制御可変周波数発振回路６Ｃは
例えば図５に示すように直列に接続された複数のＣＭＯ
Ｓインバータを含む。これらＣＭＯＳインバータはロー
パスフィルタ６Ｂから供給される制御電圧によりバイア
スされ出力端Ｐ１−Ｐ８，ＰＦの放電電流を調整するＭ
ＯＳトランジスタを含み、最終段のＣＭＯＳインバータ
の出力端ＰＦは出力クロック信号をフィードバックする
ために先頭のＣＭＯＳインバータの入力端に接続され
る。これにより、全ＣＭＯＳトランジスタは図６に示す
ような出力クロック信号を周期的に出力端Ｐ１−Ｐ８，
ＰＦから発生する。これら出力クロック信号の位相は制
御電圧の変化に追従して一定の割合で変化する。

【００１７】また、デューティサイクルレギュレタ６は
例えば図７に示すようなＤＬＬ回路を用いて構成され
る。このＤＬＬ回路は１／２分周回路６Ｆ、排他的論理
和６Ｇ、電圧制御遅延回路６Ｈ、乗算型位相比較回路６
Ｉ、およびローパスフィルタ６Ｊを有する。１／２分周
回路６Ｆはバッファアンプ４からの入力クロック信号を
１／２に分周し、排他的論理和６Ｇ、電圧制御遅延回路
６Ｈ、および乗算型位相比較回路６Ｉに供給する。遅延
回路６Ｈは分周回路６Ｆからのクロック信号を遅延し、
位相比較回路６Ｉおよび排他的論理和６Ｇに供給する。
位相比較回路６Ｉは分周回路６Ｆからのクロック信号と
遅延回路６Ｈからのクロック信号とを比較し、位相差に
基づいて誤差電圧を発生する。この誤差電圧は遅延時間
を増減させる制御電圧としてローパスフィルタ６Ｊを介
して遅延回路６Ｈに供給される。排他的論理和６Ｇは分
周回路６Ｆからのクロック信号と遅延回路６Ｈからのク
ロック信号との排他的論理和に対応する出力クロック信
号を発生する。

【００１８】電圧制御遅延回路６Ｈは例えば図８に示す
ように直列に接続された複数のＣＭＯＳインバータを含
む。これらＣＭＯＳインバータはローパスフィルタ６Ｊ
から供給される制御電圧によりバイアスされそれぞれの
出力端の放電電流を調整するＭＯＳトランジスタを含
み、１／２分周回路６Ｇからのクロック信号が先頭のＣ
ＭＯＳインバータの入力端に供給される。これにより、
全ＣＭＯＳトランジスタは出力クロック信号を周期的に
それぞれの出力端から発生する。これら出力クロック信
号の位相は制御電圧の変化に追従して一定の割合で変化
する。

【００１９】上述したＤＬＬ回路では、１／２分周回路
６Ｆ、排他的論理和６Ｇ、電圧制御遅延回路６Ｈ、乗算
型位相比較回路６Ｉ、およびローパスフィルタ６Ｊの出
力Ｓ１−Ｓ６が図９に示すように変化する。この結果、
クロック信号のデューテイー比がほぼ１：１に維持され
次段のドライバＩＣ１へ出力される。

【００２０】本実施形態の液晶表示装置によれば、画素
データ信号の歪みを低減しながらクロック信号のタイミ
ングが適正化されるため、ドライバＩＣ１の数の増大に
関係なく信号伝送能力を維持することができる。また、
この液晶表示装置は渡り配線１０を用いて画素データ信
号、クロック信号、および様々な制御信号を伝送するこ
とから、信号伝送に必要な配線領域を低減することがで
きる。従って、額縁寸法および製造コストを不必要に増
大させることなくより大きな画面サイズあるいはより高
い解像度を得ることが可能となる。

【００２１】尚、上述の実施形態では信号線ドライバ２
３のドライバＩＣ１がドライバ基板に形成されたが、図
１０に示すようにＣＯＧ実装技術によりアレイ基板９の
外周上に形成し、これらドライバＩＣ１間に渡り配線１
０の薄膜を形成することもできる。この渡り配線１０は
これらドライバＩＣ１をカスケード接続し、各ドライバ
ＩＣ１を経由して画素データ信号、クロック信号、およ
び様々な制御信号を伝送する。この場合、液晶表示装置
がクロック周波数が２５ＭＨｚから６５ＭＨｚ程度の高
い信号伝送速度を得ることができる。従って、より大き
な画面サイズあるいはより高い解像度を得るために１０
個以上のドライバＩＣをカスケード接続することができ
る。

【００２２】また、渡り配線は信号線ドライバ２３だけ
でなく走査線ドライバ２４にも適用して良い。さらに上
述の実施形態は、複雑化を避けるために電源ラインＶＤ
ＤおよびＧＮＤを介してドライバＩＣ１の回路コンポー
ネントに共通に供給される電源電圧についてのみ説明さ
れたが、実際にはこの共通な電源電圧の他に画素データ
信号に対応する画素電極用駆動電源電圧および共通電極
用基準電源電圧も必要とされる。

【００２３】液晶パネル２０の外形寸法および配線抵抗
による電圧降下が比較的小さい場合には、渡り配線１０
がこれら電源電圧を供給する電源ラインについても適用
できる。この場合、図１１に示すように電圧安定回路１
２が電源入力パッド部１１および電源出力パッド１３と
共に各ドライバＩＣ１に付加される。様々な電源電圧は
電源入力パッド部１１を介してドライバＩＣ１に入力さ
れ、バッファアンプ４、ラッチ回路５、デューティサイ
クルレギュレタ６、ラッチ回路７、バッファアンプ８、
および制御ロジックＣＴのような回路コンポーネントに
供給されると共に電圧安定回路１２に供給される。これ
ら電源電圧は電圧安定回路１２でそれぞれ安定化され、
電源出力パッドを介して次段のドライバＩＣに出力され
る。ちなみに、上述の電圧安定回路１２は各ドライバＩ
Ｃ１において各電源電圧毎に独立に設けられても良い。

【００２４】上述の電圧安定回路１２を各ドライバＩＣ
１に組み込んだ上で、渡り配線１０がクロック信号、画
素データ信号、その他の制御信号用の信号ラインに加え
て全ての電源ラインを含むように構成されれば、電源電
圧を供給するために外部バスラインを用いる場合よりも
信号ドライバ２３の配線領域を低減できる。

【００２５】さらに、複数のドライバＩＣ１が入力パッ
ド部２および電源入力パッド部１１を一方の短辺に配置
すると共に出力パッド部３および電源出力パッド部１３
を他方の短辺に配置したアスペクト比１：５以上の矩形
形状を持ち、図１２に示すようにアレイ基板９の外周に
配列すれば、渡り配線１０がほぼ直線的となりドライバ
ＩＣ１の間隔も効果的に低減できる。

【００２６】尚、図１２では、各々渡り配線１０がフレ
キシブルな樹脂フィルム上に形成された複数の渡り配線
チップ１００が複数のドライバＩＣ１間にそれぞれ配置
され、これらドライバＩＣ１が渡り配線チップ１００上
の渡り配線１０によりカスケード接続される。

【００２７】もし液晶パネル２０の外形寸法および配線
抵抗による電圧降下が比較的大きい場合には、画素電極
用駆動電源電圧および共通電極用基準電源電圧のみ外部
の共通バスラインを用いて各ドライバＩＣに直接供給す
ればよい。このような場合でも、外部の共通バスライン
のライン数は低減される。すなわち、多くの領域がこの
共通バスラインによって占有されないため、額縁寸法の
増大を抑制できる。

【００２８】上述の変形例では、信号線ドライバＩＣ１
が極力外部バスラインを用いずに信号伝送するように構
成される。複数のドライバＩＣ１が渡り配線によりカス
ケード接続される場合、伝送信号が各ドライバＩＣ１を
経由する毎に歪むが、この歪みは各ドライバにおいて伝
送信号の波形整形を行うことにより解消される。従っ
て、ドライバＩＣ１の数が伝送信号に生じる歪みのため
に制約されることがない。

【００２９】また、電圧安定回路１２が各ドライバＩＣ
１に設けられ、ドライバＩＣ１の外部要因で生じる電圧
変動およびドライバＩＣ１の内部負荷により生じる電圧
変動に対して電源電圧を安定に維持する。これにより、
電源電圧の供給についても共通バスラインの代りに渡り
配線を利用できるようになる。

【００３０】

【発明の効果】本発明によれば、額縁寸法および製造コ
ストを不必要に増大させることなくより大きな画面サイ
ズあるいはより高い解像度を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るアクティブマトリク
ス型液晶表示装置を概略的に示す平面図である。

【図２】図１に示す信号線ドライバの構造を概略的に示
すブロック図である。

【図３】図２に示す各ドライバＩＣの構成を詳細に示す
回路図である。

【図４】図３に示すデューティサイクルレギュレタとし
て用いられるＰＬＬ回路の構成を示す回路図である。

【図５】図４に示す電圧制御可変周波数発振回路の構成
を示す回路図である。

【図６】図５に示す電圧制御可変周波数発振回路の動作
を示すタイムチャートである。

【図７】図５に示すデューティサイクルレギュレタとし
て用いられるＤＬＬ回路の構成を示す回路図である。

【図８】図７に示す電圧制御遅延回路の構成を示す回路
図である。

【図９】図７に示すＤＬＬ回路の動作を示すタイムチャ
ートである。

【図１０】図２に示すドライバＩＣがアレイ基板上に実
装されたときの配線状態を示す斜視図である。

【図１１】図２に示す渡り配線を電源ラインにも適用す
る場合に各ドライバＩＣに付加される電圧安定化回路を
説明するための回路図である。

【図１２】図１１に示す電圧安定回路を持つドライバＩ
Ｃがアレイ基板上に実装されたときの配線状態を示す斜
視図である。

【図１３】従来の液晶表示装置の信号線ドライバの構造
を概略的に示すブロック図である。

【符号の説明】

１…ドライバＩＣ２…入力パッド部３…出力パッド部４…バッファアンプ５…ラッチ回路６…デューティサイクルレギュレタ７…ラッチ回路８…バッファアンプ９…アレイ基板１０…渡り配線２２…液晶パネル２３…信号線ドライバＣＴ…制御ロジック

Claims

【特許請求の範囲】

【請求項１】複数の液晶画素のマトリクスアレイ、前
記複数の液晶画素の行に沿って形成される複数の走査
線、および前記複数の液晶画素の列に沿って形成される
複数の信号線を有する液晶パネルと、前記複数の走査線の各々を介して１行の液晶画素を選択
し、前記複数の信号線を介して選択行の液晶画素の電圧
を制御する駆動回路とを備え、前記駆動回路は前記複数の信号線を順次駆動する信号線
ドライバを含み、前記信号線ドライバは少なくともクロ
ック信号および表示信号を伝送する渡り配線によりカス
ケード接続され各々クロック信号に同期して表示信号を
順次所定数の信号線に供給する複数のドライバＩＣを有
し、各ドライバＩＣは次段のドライバＩＣに出力される
クロック信号のデューティ比を調節することによりクロ
ック信号波形を整形するクロック波形整形回路を有する
液晶表示装置。
【請求項２】前記液晶パネルは前記複数の信号線が形
成されるガラス板を有し、前記渡り配線は前記ガラス板
上に形成される請求項１に記載の液晶表示装置。
【請求項３】前記複数のドライバＩＣは前記渡り配線
に前記ガラス板で接続される半導体ベアチップである請
求項２に記載の液晶表示装置。
【請求項４】前記液晶パネルは前記複数の信号線が形
成されるガラス板を有し、前記渡り配線は前記ガラス板
上に配置されたフレキシブル基板上に形成される請求項
１に記載の液晶表示装置。
【請求項５】前記クロック波形整形回路はクロック信
号のデューティ比を１：１に調整するデューティサイク
ルレギュレタを備える請求項１に記載の液晶表示装置。
【請求項６】デューティサイクルレギュレタはＰＬＬ
回路により構成される請求項１に記載の液晶表示装置。
【請求項７】デューティサイクルレギュレタはＤＬＬ
回路により構成される請求項１に記載の液晶表示装置。