JPH10154756A

JPH10154756A - セルライブラリおよび半導体装置

Info

Publication number: JPH10154756A
Application number: JP8314506A
Authority: JP
Inventors: Hiroyuki Mizuno; 弘之水野; Masataka Minami; 正隆南; Koichiro Ishibashi; 孝一郎石橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-11-26
Filing date: 1996-11-26
Publication date: 1998-06-09
Anticipated expiration: 2016-11-26
Also published as: JP3701756B2

Abstract

(57)【要約】【課題】 PMOSの基板バイアスを正の電源電位VDDとは
別の電位に、また、NMOSの基板バイアスは負の電源電位
VSSとは別の電位に設定できるようにしたセルは、同じ
電位に固定接続したセルと比較して、 1) セルの高さを同じにした場合、電源配線の幅が狭く
なり電源給電能力が低下する。 2) セルの電源配線の幅が同じになるようにした場合、
セルの高さが高くなり面積が増加する。 3) 基板バイアス給電線に電源配線層以外の配線層を用
いた場合、セル内およびセル間の配線に制限を与えるこ
とになり面積が増加する。【解決手段】基板バイアスの給電をPMOS基板不純物層お
よびNMOS基板不純物層で行う。あるいは、基板バイアス
の給電を、セル内およびセル間の電源配線あるいは信号
配線に用いられている配線層以外の配線層で行う。【効果】電源供給能力が向上し、面積低減が図られ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、セルラ
イブラリあるいはそのセルライブラリを使った半導体装
置に係わり、特に高速性と低電力性を兼ね備えた半導体
装置に関する。

【０００２】

【従来の技術】従来のCMOSインバータのレイアウト図を
図２に示す。MP1はPMOSのソース・ドレインを形成するP
型拡散（不純物）層とゲート電極からなるP型MOSトラン
ジスタ(以下PMOSと記す)で、MN1はNMOSのソース・ドレ
インを形成するN型拡散（不純物）層とゲート電極から
なるN型MOSトランジスタ(以下NMOSと示す)である。110
は第二配線層で正の電源電位(以下VDDと記す)が給電さ
れている。111 は第二配線層で負の電源電位(以下VSSと
記す)が給電されている。

【０００３】PMOS MP1の基板又はウェル電位(以下PMOS
基板又はウェルバイアスと記す)は表面高濃度N層(以下P
MOS基板又はウェル拡散（不純物）層と記す)204から給
電され、第一配線層を介して第二配線層110と接続さ
れ、VDDが給電されている。NMOS MN1の基板又はウェル
バイアスは表面高濃度P層(以下NMOS基板又はウェル拡散
（不純物）層と記す)203から給電され、第一配線層を介
して第二配線層111と接続され、VSSが給電されている。
このように図２の従来例ではPMOSの基板又はウェルバイ
アスはVDDに、NMOSの基板又はウェルバイアスはVSSに接
続されている。

【０００４】従来、MOSトランジスタのしきい値を制御
するために、基板又はウェルバイアスを電源電圧とは別
の電位にする方法がある。しかし、図２のセル構造では
基板又はウェルバイアスは電源電圧とは違う電位に設定
できない。

【０００５】図３はPMOSの基板又はウェルバイアスをVD
Dとは別の電位に、また、NMOSの基板又はウェルバイア
スはVSSとは別の電位に設定できるようにした場合のCMO
Sインバータセルのレイアウト図である。PMOSの基板又
はウェルバイアスは第二配線層112から、NMOSの基板又
はウェルバイアスは第二配線層113から給電している。
それぞれ第二配線層110および111とは電気的に絶縁され
ているため独立の電位を給電することができる。

【０００６】図２および図３の回路図をそれぞれ図４
(A)および図４(B)に示す。

【０００７】

【発明が解決しようとする課題】PMOSの基板又はウェル
バイアスをVDDとは別の電位に、また、NMOSの基板又は
ウェルバイアスはVSSとは別の電位に設定できるように
した場合、図２および図３を比較して明らかなように、 1) セル200およびセル300の高さを同じにした場合、電
源配線110および111の幅が狭くなる。これにより電源給
電能力が低下する。(以下第１の課題と呼ぶ) 2) セル200の電源配線110および111の幅とセル200の電
源配線110および111の幅とが同じになるようにした場
合、第二配線層112と113の配線領域のためにセル300の
高さがセル200の高さよりも高くなる。これにより面積
が増加する。(以下第２の課題と呼ぶ) 3) 基板又はウェルバイアス給電線112および113に第二
配線層以外の配線層を用いた場合、セル内およびセル間
の配線に制限を与えることになる。これにより面積が増
加する。(以下第３の課題と呼ぶ)

【０００８】

【課題を解決するための手段】第１から第３の課題を同
時に解決するために、基板又はウェルバイアスの給電を
PMOS基板又はウェル拡散（不純物）層およびNMOS基板又
はウェル拡散（不純物）層で行う。あるいは、基板又は
ウェルバイアスの給電をセル内およびセル間の電源配線
あるいは信号配線に用いられている配線層以外の配線層
で行う。

【０００９】

【発明の実施の形態】以下、図を参照して本発明の具体
的な実施例を説明する。

【００１０】図１は本発明の最も簡単なCMOSインバータ
の実施例である。PMOSのソース・ドレインを形成するP
型拡散（不純物）層とゲート電極からなるMP3はPMOS
で、NMOSのソース・ドレインを形成するN型拡散（不純
物）層とゲート電極からなるMN3はNMOSである。110 は
第二配線層でVDDが給電されている。111 は第二配線層
でVSSが給電されている。

【００１１】PMOS MP3のPMOS基板又はウェルバイアスは
PMOS基板又はウェル拡散（不純物）層104から給電さ
れ、第二配線層110とは接続されていない。NMOS MN3の
基板又はウェルバイアスはNMOS基板又はウェル拡散（不
純物）層103から給電され、第二配線層111とは接続され
ていない。

【００１２】このように図１の実施例ではPMOSの基板又
はウェルバイアスをVDDとは別の電位に、また、NMOSの
基板又はウェルバイアスはVSSとは別の電位に設定でき
る。従来例図３と同様の機能を持つが、基板又はウェル
バイアスは基板又はウェル拡散（不純物）層から給電さ
れているため第二配線層を使用しない。これにより第１
から第３の課題を同時に解決することができる。

【００１３】PMOS基板又はウェル拡散（不純物）層およ
びNMOS基板又はウェル拡散（不純物）層の抵抗はPMOSお
よびNMOSの基板又はウェルあるいはウェル抵抗よりも１
桁程度低いため、基板又はウェルバイアスを安定して供
給できる。PMOS基板又はウェル拡散（不純物）層および
NMOS基板又はウェル拡散（不純物）層をシリサイド化す
れば、さらに上記抵抗を２桁程度低くすることができ、
基板又はウェルバイアスをより安定して供給できる。

【００１４】図５は図１のCMOSインバータセルを三つ左
右に並べ、三段のインバータ列のレイアウト図面であ
る。図１のPMOS基板又はウェル拡散（不純物）層104お
よびNMOS基板又はウェル拡散（不純物）層103はセルの
左右端まで延長されているため、図５のように単にセル
を左右に並べるだけで各セルのPMOS基板又はウェル拡散
（不純物）層404およびNMOS基板又はウェル拡散（不純
物）層403をそれぞれ接続することができる。もちろ
ん、図１でセルには基板又はウェル拡散（不純物）層を
設けずに、セルの配置配線時に各セルの基板又はウェル
あるいはウェルを基板又はウェル拡散（不純物）層で一
度に接続してもよい。

【００１５】図６に図５を回路図で表したものを示す。

【００１６】本発明の基板又はウェルバイアス分配方法
により、各セルの基板又はウェルバイアスを供給するた
めに配線層を用いる必要がないため、従来使用していた
図２のレイアウトを大幅に改良することなく実現でき、
従来セルの配置配線に使用していた従来のＣＡＤツール
をそのまま使用することができる。

【００１７】図１から図５はCMOSインバータを例にして
説明したが、PMOSとNMOSを使用した回路であればどのよ
うな回路でもよい。この時、図５のように単にセルを左
右に並べるだけでPMOS基板又はウェル拡散（不純物）層
およびNMOS基板又はウェル拡散（不純物）層を接続する
ためには各セルの左右端でのPMOS基板又はウェル拡散
（不純物）層およびNMOS基板又はウェル拡散（不純物）
層の位置を決めておけばよい。

【００１８】要はセル間の電源給電に用いている配線層
を使用せずに、また、セル内およびセル間配線に支障が
ないように各セルのPMOS基板又はウェル拡散（不純物）
層およびNMOS基板又はウェル拡散（不純物）層がそれぞ
れ接続されるようにすればよい。

【００１９】図１から図５では第二配線層までの配線を
使用した場合の例で、第二配線層を電源に使用している
が、配線層の使用方法は他の方法でもよい。信号線の配
線および電源線の配線に使用していない配線材料で基板
又はウェル給電を行えばよい。

【００２０】図１の実施例ではnウエルを用いたシング
ルウェル構造になっているが、トランジスタの構造およ
びその基板又はウェル構造は問わず、NウェルとPウエル
の両方を用いたツインウエル構造にしてもよい。あるい
はアイ・エス・エス・シー・シー、ダイジェスト・オブ
・テクニカル・ペーパーズ、第２４８頁から第２４９
頁、１９８９年２月(ISSCC DIgest of Technical Paper
s, pp.248-249, Feb.1989)に記載されているような三重
ウエル構造のMOSトランジスタや、アイ・エー・ディ・
エム、テクニカル・ダイジェスト、第３５頁から第３８
頁、１９９２年(1992 IEDM Technical Digest, pp35-3
8)に記載されているようなSOI構造のMOSトランジスタを
用いてもよい。また、図１ではP型シリコンウェハを用
いているが、N型シリコンウェハを用いてもよい。

【００２１】図７(A)は図５および図６で示した三段の
インバータ列に基板又はウェルバイアス制御回路500を
添付し、そのMOSトランジスタのしきい値を制御できる
ようにしたものである。

【００２２】410が図５および図６で示した三段インバ
ータ列で、VBPはPMOSの基板又はウェルバイアス、VBNは
NMOSの基板又はウェルバイアスである。501は基板又は
ウェルバイアス制御端子で１本以上の制御線からなり、
基板又はウェルバイアスVBP、VBNに与える電位を制御す
る。

【００２３】図７(B)は基板又はウェルバイアス制御回
路500の基板又はウェルバイアス制御例を示したもので
ある。時間t0までは三段インバータ列は動作モード(ア
クティブ時)で、基板又はウェルバイアスVBP、VBNには
それぞれ電源電位VDD(1.0V)、VSS(0.0V)を印可してい
る。時刻t0以降は非動作モード(スタンバイ時)で、基板
又はウェルバイアスVBP、VBNにはそれぞれVDDQ(3.3V)、
VSSQ(-2.3V)を印可している。このように基板又はウェ
ルバイアスを制御することにより、スタンバイ時にMOS
トランジスタのしきい値を高く制御される。MOSトラン
ジスタのソース・ドレイン間に流れるサブスレッショル
ドリーク電流を小さくでき、電力が低減できる。また、
アクティブ時にはMOSトランジスタのしきい値が低く制
御されるため、MOSトランジスタのON抵抗を下げること
ができ、三段インバータを高速に動作させることができ
る。

【００２４】図８は図７(A)の基板又はウェルバイアス
制御回路500の実施例である。STBは図７(A)の基板又は
ウェルバイアス制御端子501である。510、511はインバ
ータ回路で、STBの振幅を反転増幅し、それぞれPMOS MP
30,MP31および、NMOS MN30,MN31が完全にオン・オフ動
作(それぞれのMOSトランジスタのゲート電位はソースお
よびドレイン電位の中間電位にならない)できるように
している。

【００２５】STBがVSS電位(0.0V)の時、PMOS MP30とNMO
S MN30がオンし、基板又はウェルバイアスVBP、VBNには
それぞれVDD(1.0V)、VSS(0.0V)が印可される。STBがVDD
電位(1.0V)の時、PMOS MP31とNMOS MN31がオンし、基板
又はウェルバイアスVBP、VBNにはそれぞれVDDQ(3.3V)、
VSSQ(-2.3V)が印可される。

【００２６】図８の実施例でPMOS MP30とMP31および、N
MOS MN30とMN31の基板又はウェルはそれぞれ違う電位に
設定される。したがって、図８の基板又はウェルバイア
ス制御回路500は三重ウェル構造で作る必要がある。こ
の場合、図７(A)で基板又はウェルバイアス制御回路500
のみを三重ウェル構造として、三段インバータ410はシ
ングルウェルあるいはツインウエル構造にしてもよい。
もちろん三段インバータ410も三重ウェル構造にしても
よい。

【００２７】図９(A)は図７(A)の基板又はウェルバイア
ス制御回路500の別の実施例である。STB,STBB,VBP,VBN
が図７(A)の基板又はウェルバイアス制御端子501であ
る。図９(A)では基板又はウェルバイアスVBPおよび、VB
Nを直接制御する。すなわち、図７(B)を実現するために
は、アクティブ時にはVBP、VBNにそれぞれVDD(1.0V)、V
SS(0.0V)を印可し、スタンバイ時にはVBP、VBNにそれぞ
れVDDQ(3.3V)、VSSQ(-2.3V)を印可する。

【００２８】MP40はPMOSで、MN40はNMOSである。アクテ
ィブ時には基板又はウェル電流が流れるため、基板又は
ウェルバイアスVBP、VBNは十分に低インピーダンスにす
る必要がある。これを実現するためにアクティブ時にST
BにVSS(0.0V)を、STBBにVDD(1.0V)を印可する。PMOS MP
40とNMOS MN40がオンするため、基板又はウェルバイア
スVBP、VBNとVDD(1.0V)、VSS(0.0V)はそれぞれ低インピ
ーダンスに接続される。

【００２９】スタンバイ時にはSTBにVDDQ(3.3V)を、STB
BにVSSQ(-2.3V)を印可することで、PMOS MP40とNMOS MN
40をオフ状態にできる。

【００３０】図９(B)は図９(A)にコンデンサC10、C11を
新たに内蔵したものである。コンデンサC10はVDDと基板
又はウェルバイアスVBPの間に、コンデンサC11はVSSと
基板又はウェルバイアスVBNの間に接続されている。基
板又はウェルバイアスと電源とをコンデンサによってカ
ップリングすることで、電源のリンギングを基板又はウ
ェルバイアスに電送することができる。一般に電源のリ
ンギングは基板又はウェルのリンギングよりも大きく、
MOSトランジスタの基板又はウェルとソース間の電位差
は電源電位すなわちソース電位が変化することで大きく
変化する。コンデンサC10、C11をつなげることでMOSト
ランジスタの基板又はウェルとソース間の電位差をある
程度一定に保つことができる。

【００３１】図９(B)ではコンデンサC10、C11は基板又
はウェルバイアス制御回路内にあるが、基板又はウェル
バイアスVBP、VBNによって基板又はウェルが制御される
MOSトランジスタで構成された回路中(図７(A)では三段
インバータ回路)に置いてもよい。図８の基板又はウェ
ルバイアス制御回路中に置いてもよい。その数は多いほ
ど効果的で、また、ばらまいた方が効果的なのは明かで
ある。なお、このコンデンサの実現方法は問わない。た
とえば、ゲート容量で実現すればよい。

【００３２】図１０は図９(A)のレイアウト図面であ
る。601が図９(A)の基板又はウェルバイアス制御回路50
0で、600は図１のインバータである。インバータの基板
又はウェルバイアスはPMOS基板又はウェル拡散（不純
物）層604およびNMOS基板又はウェル拡散（不純物）層6
03から供給されている。

【００３３】図１１の700は本発明を用いたマイクロプ
ロセッサの実施例である。711から714は基板又はウェル
バイアスを制御することが必要な回路と基板又はウェル
バイアス制御回路からなる回路ブロックである。図７
(A)がその例である。その回路ブロック内での基板又は
ウェル電位を十分低インピーダンスにするために多数の
回路ブロック(711から714)に分解している。

【００３４】716は基板又はウェルバイアス制御端子
で、外部とのインターフェース回路710を介して外部端
子717と接続している。715は基板又はウェルバイアスを
制御する必要のない回路からなる回路ブロックである。

【００３５】外部端子717によって、マイクロプロセッ
サ700の動作モードをアクティブ状態とスリープ状態に
変化させることができる。

【００３６】図１１では外部端子717によってマイクロ
プロセッサ700の動作モードを変えているが、マイクロ
プロセッサ内のレジスタ値によって変えられるようにし
てもよい。

【００３７】図１１で、回路ブロック711から714までの
全ての回路ブロックの基板又はウェルバイアスの給電に
本発明の方法を用いてもよいが、特に基板又はウェル電
流が多く流れる回路ブロックについては図３のような従
来の基板又はウェルバイアス給電方法を用いてもよい。

【００３８】以上の実施例では基板又はウェルバイアス
に印可する電位は、アクティブ時にはVDD(1.0V)、VSS
(0.0V)、スタンバイ時にはVDDQ(3.3V)、VSSQ(-2.3V)の
みであるが特に限定しない。アクティブ時に適当な電位
を基板又はウェルバイアスに印可して、MOSトランジス
タのしきい値ばらつきを調節できるようにしてもよい。

【００３９】また、以上の実施例ではMOSトランジスタ
のしきい値は回路の動作モードがアクティブ時に低しき
い値に、スタンバイ時には高しきい値にしたが、アイ・
イー・イー・イー、スペクトラム、第６６頁から第７１
頁、１９９６年(1996 IEEE SPECTRUM, pp66-71)に記載
されているようなIDDQテスト時に高しきい値になるよう
に基板又はウェルバイアスを設定してもよい。

【００４０】図９(A)の基板又はウェルバイアス制御回
路の実施例でIDDQテスト時にMOSトランジスタを高しき
い値にする場合、STB、VBPにVDDQ(3.3V)を、STBB、VBN
にVSSQ(-2.3V)を印可すればよい。

【００４１】出荷時にはSTBにVSS(0.0V)を、VBPにVDD
(1.0V)を、STBBに(1.0V)を、VBNにVSS(0.0V)を印可する
ように、たとえばボンディングなどで設定すればよい。

【００４２】

【発明の効果】以上、本発明によれば、電源供給能力の
向上や面積低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の示す最も簡単な実施例の図である。

【図２】従来例１である。

【図３】従来例２である。

【図４】(A)は図２の回路図である。(B)は図１あるいは
図３の回路図である。

【図５】図１を三段接続したときの実施例の図である。

【図６】図５の回路図である

【図７】(A)は図５に基板又はウェルバイアス制御回路
を接続したときの実施例の図である。 (B)は図７(A)の
動作例のタイミングチャート図である。

【図８】図７(A)の基板又はウェルバイアス制御回路の
実施例の図である。

【図９】(A)及び(B)は、それぞれ図７(A)の基板又はウ
ェルバイアス制御回路の実施例の図である。

【図１０】図９(A)と図１を接続したときの実施例の図
である。

【図１１】本発明を使用したマイクロプロセッサの実施
例の図である。

【符号の説明】

CONT1……拡散（不純物）層あるいはゲート電極と第一
配線層との間のコンタクトホール、CONT2……第一配線
層と第二配線層との間のコンタクトホール、MP1,MP2,MP
3,MP20,MP21,MP22,MP30,MP31,MP40,MP41……P型MOSトラ
ンジスタ、MN1,MN2,MN3,MN20,MN21,MN22,MN30,MN31,MN4
0,MN41……N型MOSトランジスタ、110……正の電源電位
が給電された第二配線層、111……負の電源電位が給電
された第二配線層、104,204,304,404,604……表面高濃
度N層、103,203,303,403,603……表面高濃度P層、112…
…PMOSの基板又はウェルバイアスが給電された第二配線
層、113……NMOSの基板又はウェルバイアスが給電され
た第二配線層、VBP……PMOSの基板又はウェルバイア
ス、VBN……NMOSの基板又はウェルバイアス、VDD……正
の電源電位(例えば1.0V)、VSS……負の電源電位(例えば
0.0V)、VDDQ……PMOS用の基板又はウェルバイアス電位
(例えば3.3V)、VSSQ……NMOS用の基板又はウェルバイア
ス電位(例えば-2.3V)、510,511……インバータ、STB,ST
BB……基板又はウェルバイアス制御端子、711,712,713,
714……回路ブロック、710……外部インターフェース、
715……回路ブロック、717……外部端子、700……マイ
クロプロセッサ。

Claims

【特許請求の範囲】

【請求項１】少なくとも一つのMOSトランジスタを有
し、少なくとも一つの論理演算を行うことができる第１
のセルと第２のセルを具備するセルライブラリにおい
て、該第１のセルと該第２のセルとを並べて配置した場
合、該第１のセルの該MOSトランジスタの基板又はウェ
ル電位の給電のための少なくとも一つの不純物層と該第
２のセルの該MOSトランジスタの基板又はウェル電位の
給電のための少なくとも一つの不純物層とが連続するこ
とを特徴とするセルライブラリ。
【請求項２】請求項１に記載のセルライブラリ中の上記
第１及び第２のセルを具備することを特徴とする半導体
装置。
【請求項３】各々が少なくとも一つのMOSトランジスタ
を有し、少なくとも一つの論理演算を行う第１のセルと
第２のセルを具備する半導体装置において、該第１のセ
ルの該MOSトランジスタの基板又はウェル電位の給電の
ための少なくとも一つの不純物層と該第２のセルの該MO
Sトランジスタの基板又はウェル電位の給電のための少
なくとも一つの不純物層とが連続していることを特徴と
する半導体装置。
【請求項４】少なくとも一つのMOSトランジスタから構
成され、少なくとも一つの論理演算を行う第１と第２の
セルを含む半導体装置において、該第２のセルの基板又
はウェル電位は、上記第１のセルの不純物層から不純物
層抵抗を介して給電されることを特徴とする半導体装
置。
【請求項５】少なくとも一つのMOSトランジスタから構
成され、少なくとも一つの論理演算を行うことができる
少なく一つのセルを含む半導体装置において、少なくと
も一つの該セルの該MOSトランジスタの基板又はウェル
電位の給電は、該セル内および該セル間の電源配線ある
いは信号配線に用いられている配線層以外の配線層で行
われることを特徴とする半導体装置。
【請求項６】請求項２から請求項４で記載された少なく
とも一つの不純物層はシリサイド化していることを特徴
とする半導体装置。
【請求項７】請求項２から請求項６で記載された半導体
装置において、該基板又はウェル電位を供給する供給線
と、電源線との間に少なくとも一つのキャパシタンスを
接続していることを特徴とする半導体装置。
【請求項８】請求項２から請求項７で記載された半導体
装置において、該基板又はウェル電位は電源電圧とは独
立した電位が供給されることを特徴とする半導体装置。
【請求項９】請求項８で記載された半導体装置におい
て、該基板又はウェル電位が、該半導体装置が動作時
(アクティブ時)には少なくとも一つの該MOSトランジス
タのしきい値が低くなるように設定し、該半導体装置が
非動作時(スタンバイ時)には少なくとも一つの該MOSト
ランジスタのしきい値が高くなるように設定することを
特徴とする半導体装置。
【請求項１０】請求項８で記載された半導体装置におい
て、該基板又はウェル電位が、該半導体装置の選別時に
は少なくとも一つの該MOSトランジスタのしきい値が高
くなるように設定することを特徴とする半導体装置。