JPH10154935A - フラクショナルｎ周波数シンセサイザ、及びそのスプリアスキャンセル回路 - Google Patents

フラクショナルｎ周波数シンセサイザ、及びそのスプリアスキャンセル回路

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JPH10154935A
JPH10154935A JP8310922A JP31092296A JPH10154935A JP H10154935 A JPH10154935 A JP H10154935A JP 8310922 A JP8310922 A JP 8310922A JP 31092296 A JP31092296 A JP 31092296A JP H10154935 A JPH10154935 A JP H10154935A
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和明 大石
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Abstract

(57)【要約】 【課題】 フラクショナルＮ周波数シンセサイザのスプ
リアスキャンセル回路（７）の面積を削減し、かつスプ
リアスキャンセルの精度を向上させることを目的とす
る。 【解決手段】 スプリアスキャンセル回路（７）を、リ
セット信号（Reset ）が入力された時点からアキュムレ
ータの出力値（acm ）に比例したパルス幅を有するパル
ス電圧信号（Sp）を出力するパルス形成回路（８）と、
そのパルス電圧信号（Sp）により駆動されてスプリアス
キャンセル回路出力電流（Isc ）を出力する定電流回路
（９）とにより構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop ）周波数シンセサイザの分周数が周期的に変
化するフラクショナルＮ周波数シンセサイザを構成する
スプリアスキャンセル回路に関する。
【０００２】
【従来の技術】先ず、ＰＬＬ周波数シンセサイザについ
て説明する。図２３に、ＰＬＬ周波数シンセサイザのブ
ロック構成図を示す。ＰＬＬ周波数シンセサイザは、基
準信号（fr）と、電圧制御発振器ＶＣＯ（１）の出力信
号（fo）を分周器（２）により分周した比較信号（fp）
との位相差を、位相比較器（３）で検出し、その位相差
に応じたパルス幅の電圧パルスが位相比較器（３）から
チャージポンプ回路（４）に送られる。チャージポンプ
回路（４）は、位相比較器（３）の出力に応じて、電流
のはき出し、吸い込み、又はハイ・インピーダンスの３
状態のいずれかの状態にあるチャージポンプ出力電流
（Icp ）を出力する。このチャージポンプ出力電流（Ic
p ）は、ループフィルタ（５）で平滑化され、且つ電圧
に変換されて、電圧制御発振器（１）の制御電圧とな
る。電圧制御発振器（１）の出力信号（fo）は、分周器
（２）で周波数を 1/N倍され、比較信号（fp）として位
相比較器（３）へフィードバックされる。従って、電圧
制御発振器（１）の出力信号（fo）の周波数foは、分周
器（２）の分周数をＮ、基準信号（fr）の周波数をfrと
して、 fo ＝ Ｎ × fr （１） となる。
【０００３】このように、ＰＬＬ周波数シンセサイザ
は、基準信号の周波数（fr）の整数（Ｎ）倍の周波数を
有する出力信号（fo）を得ることができるため、整数Ｎ
を切り換えることにより、出力信号の周波数（fo）をfr
の間隔で切り換えることができる。ところで、このよう
なＰＬＬ周波数シンセサイザにおいては、整数Ｎを切り
換えた場合に、出力信号（fo）が上記（１）式で示さる
周波数にできるだけ早く到達してロックされる必要があ
る。このようなロックアップ特性を向上させるために
は、基準信号の周波数（fr）を高くしなければならな
い。
【０００４】ところが、出力信号の周波数（fo）を切り
換えることができる間隔は上述のようにfrであるから、
ロックアップ特性を向上させるために基準信号の周波数
（fr）を高くすると、切り換え可能な出力信号（fo）の
周波数同士の間隔が広くなってしまう。周波数帯域が定
められた通信装置においては、切り換え可能な出力信号
（fo）の周波数同士の間隔が広くなることは、使用でき
る周波数の数（バンド数）が減少することを意味する。
【０００５】そこで、この問題を解決するため、出力信
号の周波数（fo）を基準信号の周波数（fr）より小さい
間隔で切り換えることができる「フラクショナルＮ周波
数シンセサイザ」が知られている。図２４に、フラクシ
ョナルＮ周波数シンセサイザのブロック構成図を示す。
フラクショナルＮ周波数シンセサイザは、上述の図２３
のＰＬＬ周波数シンセサイザに、アキュムレータ（６）
とスプリアスキャンセル回路（７）とを追加した構成で
ある。アキュムレータ（６）は、比較周期（基準信号
（fr）又は比較信号（fp）の周期）ごとに、該アキュム
レータ（６）の一つ前の比較周期における保持値（acm
）と入力バイナリデータ（Ｆ）との和をとる。従っ
て、アキュムレータ（６）の保持値（acm ）は、比較周
期ごとにＦずつ増加してゆく。そして、アキュムレータ
（６）がｎビット構成であれば、保持値（acm ）が２n
以上になるとオーバーフローを生じ、分周器（２）に対
してオーバーフロー信号（Sov ）を出力する。分周器
（２）は、このオーバーフロー信号（Sov ）を検知した
比較周期において、通常はＮに設定されている分周数を
（Ｎ＋１）に変化させる。即ち、比較周期２n 回の間に
Ｆ回だけ、分周器（２）の分周数が（Ｎ＋１）になる。
【０００６】従って、電圧制御発振器（１）の出力信号
（fo）の周波数foは、上述の（１）式により、比較周期
２n 回の間に、 Ｆ回は、 fo１＝（Ｎ＋１）× fr （２n −Ｆ）回は、 fo２＝ Ｎ × fr となる。よって、出力信号の平均の周波数foは、 fo＝（Ｎ＋１）×fr×Ｆ／２n ＋ Ｎ×fr×（２n −Ｆ）／２n ＝ fr ×［Ｎ＋（Ｆ／２n ）］ （２） となる。
【０００７】即ち、ＮのみならずＦをも切り換えること
によって、出力信号の平均の周波数foを、基準信号の周
波数（fr）よりも小さい周波数間隔で切り換えることが
できる。ところで、ＰＬＬ周波数シンセサイザに上述の
ようなアキュムレータ（６）を追加しただけでは、出力
信号（fo）の周波数の平均値は上記（２）式で表される
ものの、実際の出力信号（fo）は、fo１＝（Ｎ＋１）×
fr と fo２＝Ｎ×frとの間で常に変動している。従っ
て、出力信号（fo）の周波数スペクトルを観測すると、
中心周波数から ｍ×（fr／２n ） ［ｍ＝１，２，・
・・］ だけずれた位置に、スプリアスが発生する。
【０００８】図２５に、このようなスプリアスが発生し
ている様子を示す。同図は、基準信号の周波数fr＝ 200
kHz ，アキュムレータ（６）のビット数ｎ＝３ の場合
であり、中心周波数（f0）から（fr／２n ）＝25kHz の
整数倍だけずれた位置に、スプリアスが発生している。
このようなスプリアスを発生させないためには、出力信
号（fo）を、fo１＝（Ｎ＋１）×fr と fo２＝Ｎ×fr
との間の一定の周波数に固定する必要がある。このた
め、フラクショナルＮ周波数シンセサイザには、図２４
に示すようなスプリアスキャンセル回路（７）が設けら
れている。
【０００９】図２４に示した従来のスプリアスキャンセ
ル回路（７）は、アキュムレータ（６）の出力値（acm
）を入力し、これを電流値に変換するＤＡ変換器（1
0）よりなる。図２６に、このスプリアスキャンセルの
原理を示す。同図は、アキュムレータ（６）が３ビット
構成（保持する値は、０，１，・・・，７）、入力バイ
ナリデータがＦ＝２である場合の例を示している。アキ
ュムレータ（６）の保持値は、比較周期ごとにＦ＝２が
加算されてゆくので、比較周期（(0),(1),(2),(3),(4),
(5),・・・）ごとに、０，２，４，６，０，２，・・・
と変化する。従って、アキュムレータ（６）は４比較周
期に１回（(0),(4)，(8)，・・・）オーバーフローを生
じ、図２６のアキュムレータオーバーフロー信号（So
v ）を出力する。分周器（２）の分周数はＮに設定され
ているが、このオーバーフロー信号（Sov）を検知した
比較周期（(0),(4),(8),・・・）においては、（Ｎ＋
１）に変化する。よって、スプリアスキャンセル回路
（７）を設けなければ、出力信号の周波数がfo１＝（Ｎ
＋１）×fr とfo２＝Ｎ×fr との間で変動し、図２５
に示した如くスプリアスが発生する。
【００１０】しかし、図２４の例ではＤＡ変換器（10）
よりなるスプリアスキャンセル回路（７）が設けられて
いる。このスプリアスキャンセル回路（７）は、図２６
に示されているような、アキュムレータ（６）の出力
値（acm ）に比例した大きさのＤ／Ａ変換器出力電流
（Isc ）を発生し、これをチャージポンプの出力電流
（Icp ）に重ね合わせる。この重ね合わせられた出力電
流（Do）は、図２６のような波形を有し、これがルー
プフィルタ（５）で平滑化され、且つ電圧に変換され
て、電圧制御発振器（１）の制御電圧となる。
【００１１】ここで、チャージポンプ出力電流（Icp ）
は、図２６に示されているように、周期的な変化をし
ているため、スプリアスの原因となる。Ｄ／Ａ変換器出
力電流（Isc ）は、図２６に示されているように、チ
ャージポンプ出力電流（Icp）と反対の方向に出力され
ている。ここで、図２６に示されたチャージポンプ出
力電流（Icp ）の波形と図２６に示されたＤ／Ａ変換
器出力電流（Isc ）の波形との面積が等しければ、チャ
ージポンプ出力電流（Icp ）にＤ／Ａ変換器出力電流
（Isc ）を加えることで、図２６に示したように、チ
ャージポンプ出力電流（Icp ）の周期的な変化を打ち消
すことができ、スプリアスを減少させることができる。
【００１２】
【発明が解決しようとする課題】上述の従来のフラクシ
ョナルＮ周波数シンセサイザでは、図２６のＤ／Ａ変
換器出力電流（Isc ）でのチャージポンプ出力電流
（Icp ）を打ち消すことによって、電圧制御発振器
（１）の制御電圧の変動を抑えている。従って、Ｄ／Ａ
変換器（10）の出力電流（Isc ）の値は、チャージポン
プ出力電流（Icp ）に対して精密にコントロールする必
要がある。
【００１３】このため、フラクショナルＮ周波数シンセ
サイザのＤ／Ａ変換器（10）には、精度を高めるため
に、例えば図２７に示すように、その出力部分に、特性
がそろった同一値の電流を出力する定電流源（87）を２
n 個設ける回路が考えられる。しかし、この回路では、
２n 個の定電流源（87）が大きな面積を占有するため、
Ｄ／Ａ変換器（10）の回路規模が大きくなるという問題
点がある。
【００１４】更に、２n 個の定電流源（87）の特性を、
チャージポンプ出力電流（Icp ）に対して精密にコント
ロールすることは困難であるから、Ｄ／Ａ変換器（10）
の出力電流（Isc ）の値は、チャージポンプ出力電流
（Icp ）に対して、期待値より過大になったり不足した
りすることになる。従って、スプリアスキャンセルの精
度には限界があり、出力信号（fo）の周波数スペクトル
に生じるスプリアスを完全にキャンセルすることが難し
いという問題点がある。
【００１５】
【課題を解決するための手段】請求項１に記載のスプリ
アスキャンセル回路は、リセット信号（Reset ）が入力
された時点からアキュムレータの出力値（acm ）に比例
したパルス幅を有するパルス電圧信号（Sp）を出力する
パルス形成回路（８）と、そのパルス電圧信号（Sp）に
より駆動されてスプリアスキャンセル回路出力電流（Is
c ）を出力する定電流回路（９）とを有することを特徴
とする。
【００１６】この構成に必要とされる定電流回路（９）
は１個のみであるから、従来技術と比較して回路規模を
大幅に削減することができ、また、チャージポンプ出力
電流（Icp ）に対してスプリアスキャンセル回路出力電
流（Isc ）を制御しやすい。更に、スプリアスキャンセ
ル回路出力電流（Isc ）は、その電流値ではなく、その
パルス幅がアキュムレータの出力値（acm ）に対してデ
ジタル的に正確にコントロールされるから、スプリアス
キャンセルの精度を向上させることができる。
【００１７】請求項２に記載のスプリアスキャンセル回
路は、前記パルス形成回路（８）が、リセット信号（Re
set ）が入力された時点からスプリアスキャンセル基準
信号（fs）の波数をカウントするカウンタ部（81）と、
アキュムレータの出力値（acm ）とカウンタ部（81）の
カウント値との一致を検出して一致検出信号を出力する
論理回路部（82）と、リセット信号（Reset ）が入力さ
れるとセットされ、一致検出信号が入力されるとリセッ
トされるＳＲラッチ回路部（83）と、リセット信号（Re
set ）が入力された時点からラッチ回路部（83）の出力
信号が反転する時点までパルス電圧信号（Sp）を出力す
る出力部（84）とからなることを特徴とする。
【００１８】この構成により、アキュムレータの出力値
（acm ）に正確に比例したパルス幅を有するパルス電圧
信号（Sp）を得ることができ、よってアキュムレータの
出力値（acm ）に正確に比例したスプリアスキャンセル
回路出力電流（Isc ）を得ることができる。請求項３に
記載のスプリアスキャンセル回路は、前記カウンタ部
（81）が、複数のフリップフロップ（DFF ）よりなる非
同期型カウンタ又は同期型カウンタのいずれかにより構
成されていることを特徴とする。非同期型カウンタによ
ればカウンタ部（81）を簡易な回路で構成でき、同期型
カウンタによれば各桁の出力に遅延がないカウンタ出力
を得ることができてスプリアスキャンセルの精度が向上
する。
【００１９】請求項４に記載のスプリアスキャンセル回
路は、前記パルス形成回路（８）の出力部（84）の後ろ
に、スプリアスキャンセル基準信号（fs）に同期してパ
ルス電圧信号（Sp）を出力する同期用フリップフロップ
（86）を設けたことを特徴とする。この構成によれば、
パルス形成回路（８）内における信号の遅延を完全に清
算することができ、よってスプリアスキャンセルの精度
を更に向上させることができる。
【００２０】請求項５に記載のスプリアスキャンセル回
路は、スプリアスキャンセル基準信号（fs）として、電
圧制御発振器（１）の出力信号（fo）を使用することを
特徴とする。この構成によれば、スプリアスキャンセル
基準信号（fs）を発生させる回路を特別に設ける必要が
なく、簡易な回路構成となる。請求項６に記載のスプリ
アスキャンセル回路は、スプリアスキャンセル基準信号
（fs）として、比較信号（fp）を生成する分周器（２）
の途中端子から取り出した信号（fp′）を使用すること
を特徴とする。この構成によれば、スプリアスキャンセ
ル基準信号（fs）を発生させる回路を特別に設ける必要
がなく、簡易な回路構成となる。
【００２１】請求項７に記載のスプリアスキャンセル回
路は、スプリアスキャンセル基準信号（fs）として、比
較信号（fp）を生成する分周器（２）とは別に設けた分
周器（11）で電圧制御発振器（１）の出力信号（fo）を
分周した信号（fd）を使用することを特徴とする。この
構成は、比較信号（fp）を生成する分周器（２）からス
プリアスキャンセル基準信号（fs）を取り出しにくい場
合に有効となる。
【００２２】請求項８に記載のスプリアスキャンセル回
路は、スプリアスキャンセル基準信号（fs）として、基
準信号（fr）を生成する分周器（12）に入力される源基
準信号（fosc）を使用することを特徴とする。この構成
によれば、スプリアスキャンセル基準信号（fs）を発生
させる回路を特別に設ける必要がなく、簡易な回路構成
となる。
【００２３】請求項９に記載のスプリアスキャンセル回
路は、スプリアスキャンセル基準信号（fs）として、基
準信号（fr）を生成する分周器（12）の途中端子から取
り出した信号（fr′）を使用することを特徴とする。こ
の構成によれば、スプリアスキャンセル基準信号（fs）
を発生させる回路を特別に設ける必要がなく、簡易な回
路構成となる。
【００２４】請求項１０に記載のスプリアスキャンセル
回路は、スプリアスキャンセル基準信号（fs）として、
電圧制御発振器（１）の出力信号（fo）の周波数を逓増
する逓増器（13）の出力信号（fm）を使用することを特
徴とする。この構成は、比較信号（fp）を生成する分周
器（２）の分周比（Ｎ）が小さい場合に有効となる。更
に、アキュムレータ（６）が例えばｎビットの場合、２
n 逓倍した信号（fm）を使用し、チャージポンプ出力電
流（Icp ）と同タイミングで、スプリアスキャンセル回
路出力電流（Isc ）を出力すれば、チャージポンプ出力
電流（Icp ）の波形とスプリアスキャンセル回路出力電
流（Isc ）の波形との形状が同じになるため、チャージ
ポンプ出力電流（Icp ）を完全に打ち消すことができ
る。
【００２５】請求項５、６、７、１０に記載したスプリ
アスキャンセル回路は、更につぎのような共通の特徴を
有する。即ち、シンセサイザのチャンネルが切り替わっ
た場合、つまり分周器（２）の分周比Ｎが切り替わった
場合、ロック時のチャージポンプ出力電流（Icp ）の波
形（図２）の幅は変化する。つまり、電圧制御発振器
（１）の出力周波数（fo）が高くなると、このチャージ
ポンプ出力電流（Icp）の波形の幅が狭くなる。もし、
スプリアスキャンセル回路出力電流（Isc ）の波形の幅
がチャンネルが切り替わっても一定な場合、チャージポ
ンプ出力電流（Icp ）の波形とスプリアスキャンセル回
路出力電流（Isc ）の波形との面積がずれることにな
り、チャンネルが切り替わるとスプリアス特性が悪化す
る。しかし、請求項５、６、７、１０の構成をとれば、
スプリアスキャンセル回路出力電流（Isc ）の波形の幅
も、チャージポンプ出力電流（Icp ）の波形の幅と同様
に変化するため、スプリアス特性にチャンネル依存が現
れない。
【００２６】請求項１１に記載のスプリアスキャンセル
回路は、リセット信号（Reset ）として、基準信号（f
r）、又は該基準信号（fr）と同周波の信号を使用する
ことを特徴とする。この構成によれば、リセット信号
（Reset ）を発生させる回路を特別に設ける必要がな
く、簡易な回路構成となる。請求項１２に記載のスプリ
アスキャンセル回路は、リセット信号（Reset ）とし
て、比較信号（fp）、又は該比較信号（fp）と同周波の
信号を使用することを特徴とする。この構成によれば、
リセット信号（Reset ）を発生させる回路を特別に設け
る必要がなく、簡易な回路構成となる。
【００２７】請求項１３に記載のスプリアスキャンセル
回路は、前記定電流回路（９）が、パルス形成回路
（８）により駆動される基準電流源（93，94）と、その
基準電流源（93，94）の電流値を１／ｍ倍してスプリア
スキャンセル回路出力電流（Isp）として出力する一つ
のカレントミラー回路又は直列接続された複数のカレン
トミラー回路（91，92）とからなることを特徴とする。
この構成によれば、ｍの値を調整することによって、最
適な値のスプリアスキャンセル回路出力電流（Isc）を
得ることができる。
【００２８】請求項１４に記載のスプリアスキャンセル
回路は、前記定電流回路（９）の基準電流源（93，94）
が、チャージポンプ回路（４）の基準電流源（41，42）
と略同一の特性を有することを特徴とする。この構成に
より、電源電圧（Ｖcc）の変動や温度変化が起こってス
プリアスキャンセル出力電流（Isc ）の値とチャージポ
ンプ出力電流（Icp ）の値が変化したとしても、両者の
比は常に１：ｍに保たれ、スプリアスキャンセルの精度
が劣化することはない。
【００２９】更に、前記定電流回路（９）の基準電流源
（93，94）の特性と、チャージポンプ回路（４）の基準
電流源（41，42）の特性を、独立して微調整できるよう
な構成をとれば、温度変化等でカレントミラー回路（9
1，92）でわずかに１：ｍの電流比がずれた場合、その
ずれを補正することができる。請求項１５及び請求項１
６に記載のスプリアスキャンセル回路は、前記定電流回
路（９）の最終段が、ＰＮＰ型（又はＰＭＯＳ型）カレ
ントミラー回路（91）で構成されていることを特徴とす
る。この構成は、スプリアスキャンセル回路出力電流
（Isc ）として掃き出し電流を出力する場合に適してい
る。
【００３０】請求項１７及び請求項１８に記載のスプリ
アスキャンセル回路は、前記定電流回路（９）の最終段
が、ＮＰＮ型（又はＮＭＯＳ型）カレントミラー回路
（92）で構成されていることを特徴とする。この構成
は、スプリアスキャンセル回路出力電流（Isc ）として
吸い込み電流を出力する場合に適しており、最終段のカ
レントミラー回路をＮＰＮ型（又はＮＭＯＳ型）カレン
トミラー回路（92）としたため、スプリアスキャンセル
回路出力電流（Isc ）を高速にオン・オフすることがで
きる。
【００３１】請求項１９に記載のフラクショナルＮ周波
数シンセサイザは、請求項１から請求項１８のいずれか
に記載のスプリアスキャンセル回路（７）を有し、スプ
リアスキャンセル回路（７）が出力するスプリアスキャ
ンセル回路出力電流（Isc ）とチャージポンプ回路
（４）が出力するチャージポンプ出力電流（Icp ）とを
加え合わせることを特徴とする。この構成によって、回
路規模が大幅に削減され、且つスプリアスキャンセルの
精度を向上させたフラクショナルＮ周波数シンセサイザ
を実現することができる。
【００３２】
【発明の実施の形態】図１から図３を用いて、本願発明
の原理を説明する。図１は、本願発明の原理的な構成を
示すブロック図である。図２４に示した従来技術では、
スプリアスキャンセル回路（７）がＤ／Ａ変換器（10）
で構成されていたが、図１に示す本願発明では、スプリ
アスキャンセル回路（７）が、パルス形成回路（８）と
これによって駆動される１個の定電流回路（９）とで構
成されている。
【００３３】パルス形成回路（８）には、スプリアスキ
ャンセル基準信号（fs）、リセット信号（Reset ）、及
びアキュムレータ（６）の出力値（acm ）が入力され
る。パルス形成回路（８）は、図３に示すように、スプ
リアスキャンセル基準信号（fs）に同期して、リセット
信号（Reset ）が入力されると同時に立ち上がり、アキ
ュムレータの出力値（acm ）に比例したパルス幅を有す
るパルス電圧信号（Sp）を生成する。このパルス電圧信
号（Sp）によって定電流回路（９）が駆動され、定電流
回路（９）は、図２のに示すような、アキュムレータ
の出力値（acm ）に比例したパルス幅を有する定電流
（スプリアスキャンセル回路出力電流 Isc）を出力す
る。この定電流回路（９）からのスプリアスキャンセル
回路出力電流（Isc ）は、チャージポンプ（４）の出力
電流（Icp ）に重ね合わせられて、Do出力電流（図２
）となり、以下に述べるように、スプリアスをキャン
セルするように作用する。
【００３４】図２に、本願発明によるスプリアスキャン
セルの原理を示す。同図は、図２６に示した従来技術と
同様に、アキュムレータ（６）が３ビット構成（保持す
る値は、０，１，・・・，７）、入力バイナリデータが
Ｆ＝２である場合の例を示している。アキュムレータ
（６）の保持値は、比較周期（(0),(1),(2),(3),(4),
(5),・・・）ごとにＦ＝２が加算されてゆくので、比較
周期ごとに０，２，４，６，０，２，・・・と変化す
る。従って、アキュムレータ（６）は４比較周期に１回
（(0),(4),(8)）オーバーフローを生じ、図２のに示
されているように、アキュムレータオーバーフロー信号
（Sov ）を出力する。分周器（２）の分周数はＮに設定
されているが、このオーバーフロー信号を検知した比較
周期（ (0)，(4),(8)）においては、（Ｎ＋１）に変化
する。よって、スプリアスキャンセル回路（７）を設け
なければ、電圧制御発振器（１）の出力信号（fo）の周
波数がfo１＝（Ｎ＋１）×fr とfo２＝Ｎ×fr （fr
は、基準信号（fr）の周波数）との間で変動し、図２５
に示した如くスプリアスが発生する。
【００３５】これを防止するため、本発明では、パルス
形成回路（８）とこれによって駆動される１個の定電流
回路（９）よりなるスプリアスキャンセル回路（７）が
設けられている。このスプリアスキャンセル回路（７）
は、図２のに示されている、アキュムレータの出力値
（acm ）に比例したパルス幅を有するスプリアスキャン
セル回路出力電流（Isc ）を出力し、これをチャージポ
ンプ回路（４）の出力電流（Icp ）に重ね合わせる。こ
の重ね合わせられた電流（Do出力電流）は、ループフィ
ルタ（５）で平滑化され、且つ電圧に変換されて、電圧
制御発振器（１）の制御電圧となる。
【００３６】ここで、チャージポンプ出力電流（Icp ）
は、図２に示されているように、周期的な変化をして
いるため、スプリアスの原因となる。スプリアスキャン
セル回路出力電流（Isc ）は、図２に示されているよ
うに、チャージポンプ出力電流（Icp ）と反対の方向に
出力されている。ここで、図２に示されたチャージポ
ンプ出力電流（Icp ）の波形と図２に示されたスプリ
アスキャンセル回路出力電流（Isc ）の波形との面積が
等しければ、チャージポンプ出力電流（Icp ）にスプリ
アスキャンセル回路出力電流（Isc ）を加えることで、
図２に示したように、チャージポンプ出力電流（Icp
）の周期的な変化を打ち消すことができ、スプリアス
を減少させることができる。
【００３７】つぎに、本発明のスプリアスキャンセル回
路（７）のパルス形成回路（８）の実施の形態を示す。
図４は、パルス形成回路（８）の第１の実施の形態を示
す回路図である。パルス形成回路（８）は、ｎ個のＤ型
フリップフロップ（DFF1〜DFFn）により形成された非同
期カウンタよりなるカウンタ部（81）、カウンタ部（8
1）のカウント値とアキュムレータの出力値（acm ）と
の一致を検出する論理回路部（82）、リセット信号（Re
set ）及び論理回路部（82）の出力信号を入力するＳＲ
（セット・リセット）ラッチ回路部（83）、リセット信
号（Reset ）及びＳＲラッチ回路部（83）の出力信号を
入力してパルス電圧信号（Sp）を出力する出力部（8
4）、よりなる。
【００３８】図３は、図４のパルス形成回路（８）から
出力されるパルス電圧信号（Sp）を示す図である。パル
ス形成回路（８）に入力されるスプリアスキャンセル基
準信号（fs）は、カウンタ部（81）のｎ個のフリップフ
ロップ（DFF1〜DFFn）のうちの初段のフリップフロップ
（DFF1）のクロック入力端子（CK）に入力され、カウン
タ部（81）のカウント周期を規定している。そして、パ
ルス形成回路（８）にリセット信号（Reset ）が入力さ
れると、当該リセット信号（Reset ）は各フリップフロ
ップ（DFF1〜DFFn）のリセット端子（PRN ）に入力され
て各フリップフロップ（DFF1〜DFFn）をリセットし、カ
ウンタ部（81）のカウント値を初期化する。これと同時
に、リセット信号（Reset ）は出力部（84）にも入力さ
れ、出力部（84）から出力されるパルス電圧信号（Sp）
を“Ｈ”状態にする。一方、カウンタ部（81）は、スプ
リアスキャンセル基準信号（fs）の周期ごとにカウント
値を１ずつ増してゆく。
【００３９】論理回路部（82）は、カウンタ部（81）の
各フリップフロップ（DFF1〜DFFn）の出力値を監視して
おり、カウント値がアキュムレータの出力値（acm ）と
一致すると、一致検出信号をＳＲラッチ回路部（83）へ
出力し、ＳＲラッチ回路部（83）の保持データを反転さ
せて、出力部（84）から出力されるパルス電圧信号（S
p）を“Ｌ”状態にする。以上のようにして、リセット
信号（Reset ）が入力された時点から、アキュムレータ
の出力値（acm ）に比例する時間のあいだ“Ｈ”状態を
維持するパルス電圧信号（Sp）が出力される。
【００４０】図５は、パルス形成回路（８）の第２の実
施の形態を示す回路図である。上述の図４の実施の形態
では、カウンタ部（81) がｎ個のフリップフロップ（DF
F1〜DFFn）よりなる非同期型カウンタで形成されていた
が、図５の本実施の形態は、これを同期型カウンタ（8
5）で置き換えたものである。図４のカウンタ部（81）
は、前段のフリップフロップの出力（Ｑ）を次段のフリ
ップフロップのクロック入力端子（CK）へ入力している
ため、スプリアスキャンセル基準信号（fs）が入力され
ているフリップフロップ（DFF1）から遠くにあるフリッ
プフロップほど、出力（Ｑ）のタイミングがスプリアス
キャンセル基準信号（fs）のタイミングから遅延する。
このため、各フロップの出力（Ｑ）を監視してアキュム
レータの出力値（acm ）との一致を検出する論理回路部
（82）の動作が遅延し、この論理回路部（82）がＳＲラ
ッチ回路部（83）の保持データを反転させて出力部（8
4）から出力されるパルス電圧信号（Sp）を“Ｌ”状態
にするタイミングが遅れる。このタイミングの遅れは、
図１の定電流回路（９）がオンしている期間を間延びさ
せ、余分なスプリアスキャンセル回路出力電流（Isc ）
が発生して、スプリアスキャンセルの精度を低下させ
る。
【００４１】これに対し、図５の本実施の形態のように
同期型カウンタ（85）を使用した回路では、すべての出
力（q1〜qn）がスプリアスキャンセル基準信号（fs）に
同期して出力される。よって、カウント値によって出力
のタイミングがずれるというようなことは起こらず、ス
プリアスキャンセルの精度を高めることができる。図６
は、パルス形成回路（８）の第３の実施の形態を示す回
路図である。本実施の形態は、図４の出力部（84）に、
スプリアスキャンセル基準信号（fs）に同期して動作す
る同期用フリップフロップ（86）を追加したものであ
る。図４の回路では、リセット信号（Reset ）が入力さ
れた場合、出力部（84）の論理状態を反転させるのに必
要な時間だけ遅延して出力部（84）から出力されるパル
ス電圧信号（Sp）が“Ｈ”状態になる。また、図４の回
路では、カウンタ部（81）のカウント値とアキュムレー
タの出力値（acm ）とが一致した場合、論理回路部（8
2）が一致を検出して一致検出信号を出力するまでに一
定の遅延を生じ、更にこの一致検出信号がＳＲラッチ回
路部（83）の保持データを反転させて出力部（84）から
出力されるパルス電圧信号（Sp）を“Ｌ”状態にするま
でに一定の遅延を生じる。この遅延は、図１の定電流回
路（９）がオンしている期間を間延びさせ、余分なスプ
リアスキャンセル回路出力電流（Isc ）が発生して、ス
プリアスキャンセルの精度を低下させる。
【００４２】これに対し、図６の本実施の形態のよう
に、出力部（84）にスプリアスキャンセル基準信号（f
s）に同期して動作する同期用フリップフロップ（86）
を追加した回路では、出力部（84）から出力されるパル
ス電圧信号（Sp）を一旦同期用フリップフロップ（86）
に保持した上でスプリアスキャンセル基準信号（fs）に
同期して出力するようにしているので、カウンタ部（8
1）、論理回路部（82）、ＳＲラッチ回路部（83）、及
び出力部（84）における遅延はすべて同期用フリップフ
ロップ（86）で清算される。従って、パルス電圧信号
（Sp）は、アキュムレータの出力値（acm ）に正確に比
例したパルス幅を有するパルス電圧として出力され、精
度の高いスプリアスキャンセルを行なうことができる。
【００４３】つぎに、図１に戻って、スプリアスキャン
セル回路（７）のパルス形成回路（８）へ、スプリアス
キャンセル基準信号（fs）を入力する構成について説明
する。スプリアスキャンセル基準信号（fs）は、図３に
示したように、パルス形成回路（８）から出力されるパ
ルス形成回路出力信号のパルス幅を規定する基準となる
信号である。そして、パルス形成回路出力信号のパルス
幅が、図２のに示されるスプリアスキャンセル回路出
力電流（Isc ）のパルス幅になるので、当該パルス幅
は、同図から明らかなように、一つの比較周期内で精密
にコントロールされる必要がある。従って、スプリアス
キャンセル基準信号（fs）は、シンセサイザの基準信号
（fr）や比較信号（fp）に対して、少なくとも２n 倍
（ｎはアキュムレータ（６）のビット数）以上の周波数
を有するものでなければならない。そして、スプリアス
キャンセル基準信号（fs）の周波数が高いほど、パルス
形成回路（８）の動作速度が速くなり、消費電力が大き
くなる等の不都合が生じる。
【００４４】従って、むやみにスプリアスキャンセル基
準信号（fs）の周波数を高く設定することはできない。
このような観点から、スプリアスキャンセル基準信号
（fs）をパルス形成回路（８）へ入力する構成として、
以下の６つの実施の形態に示すものが妥当である。図７
に、本発明の第１の実施の形態を示す。本実施の形態
は、スプリアスキャンセル基準信号（fs）として、電圧
制御発振器（１）の出力信号（fo）を使用するものであ
る。電圧制御発振器（１）の出力信号（fo）の周波数
は、シンセサイザの比較信号（fp）の周波数のＮ倍（Ｎ
は分周器（２）の分周数）であるから、例えば、分周器
の分周数Ｎが２n （ｎはアキュムレータ（６）のビット
数）以上の値であれば、上述した観点から、このような
構成が適している。この構成では、電圧制御発振器
（１）の出力信号（fo）をそのまま使用するので、スプ
リアスキャンセル基準信号（fs）を発生させる構成を別
に設ける必要がなく、簡易な回路構成となる。
【００４５】更に、シンセサイザのチャンネルが切り替
わった場合、つまり分周器（２）の分周比Ｎが切り替わ
った場合、ロック時のチャージポンプ出力電流（Icp ）
の波形（図２）の幅は変化する。つまり、電圧制御発
振器（１）の出力周波数（fo）が高くなると、このチャ
ージポンプ出力電流（Icp ）の波形の幅が狭くなる。図
７の実施の形態をとれば、スプリアスキャンセル回路出
力電流（Isc ）の波形の幅も、チャージポンプ出力電流
（Icp ）の波形の幅と同様に変化するため、スプリアス
キャンセル回路出力電流（Isc ）の波形とチャージポン
プ出力電流（Icp ）の波形との面積が常に一致し、スプ
リアス特性にチャンネル依存が現れない。
【００４６】図８に、本発明の第２の実施の形態を示
す。本実施の形態は、スプリアスキャンセル基準信号
（fs）として、比較信号（fp）を作っている分周器
（２）の途中端子から取り出した信号（fp′）を使用す
るものである。途中端子から取り出すため、その分周数
ｎは比較信号（fp）を作るための分周数Ｎより小さく、
電圧制御発振器（１）の出力信号（fo）の周波数をfo、
比較信号（fp）の周波数をfpとして、fp＜fp′＜fo な
る関係がある。
【００４７】このような構成は、比較信号（fp）を作る
ための分周器（２）の分周数Ｎが２ n （ｎはアキュムレ
ータ（６）のビット数）より大きく、出力信号の周波数
（fo）が比較信号の周波数（fp）よりかなり大きい場合
に使用するのが有効である。このような場合に出力信号
（fo）をそのままスプリアスキャンセル基準信号（fs）
として使用すると、スプリアスキャンセル基準信号（f
s）をカウントするパルス形成回路（８）のカウンタ部
（81）の動作速度が速くなりすぎるため、消費電力の増
大等の不都合が生じる。本実施例では、比較信号（fp）
を作る分周器（２）の途中端子からスプリアスキャンセ
ル基準信号（fs）を取り出すようにしているので、スプ
リアスキャンセル基準信号（fs）を発生させる構成を別
に設ける必要がなく、簡易な回路構成となる。更に、第
１の実施の形態と同様に、スプリアスのチャンネル依存
が現れない。
【００４８】図９に、本発明の第３の実施の形態を示
す。本実施の形態は、スプリアスキャンセル基準信号
（fs）として、比較信号（fp）を作る分周器（２）とは
別に設けた分周器（11）で出力信号（fo）を分周した信
号（fd）を使用するものである。分周器（11）の分周数
ｎは、比較信号（fp）を作るための分周数Ｎより小さく
設定し、電圧制御発振器（１）の出力信号（fo）の周波
数をfo、比較信号（fp）の周波数をfpとして、fp＜fd＜
fo となるようにする。
【００４９】この構成は、図８の構成と同様、比較信号
（fp）を作るための分周器（２）の分周数Ｎが２n （ｎ
はアキュムレータ（６）のビット数）より大きく、出力
信号の周波数（fo）が比較信号の周波数（fp）よりかな
り大きい場合に使用するのが有効である。特に、比較信
号（fp）を作るための分周器（２）は、その分周数がＮ
とＮ＋１との間で変動するという複雑な構成となってい
るため、その中間端子からスプリアスキャンセル基準信
号（fs）として適当な周波数の信号を取り出しにくい場
合がある。このような場合には、図８の構成に代えて、
図９の本実施の形態の構成をとるのが有効である。この
構成によれば、第１の実施の形態及び第２の実施の形態
と同様、スプリアスのチャンネル依存が現れない。
【００５０】図10に、本発明の第４の実施の形態を示
す。本実施の形態は、スプリアスキャンセル基準信号
（fs）として、シンセサイザの基準信号（fr）を作って
いる分周器（12）に入力される源基準信号（fosc）を使
用するものである。分周器（12）の分周数Ｒが２n （ｎ
はアキュムレータ（６）のビット数）以上の値であれ
ば、源基準信号（fosc）の周波数はシンセサイザの基準
信号（fr）の２n 倍以上であるから、このような構成が
適している。この構成では、源基準信号（fosc）をその
まま使用するので、スプリアスキャンセル基準信号（f
s）を発生させる構成を別に設ける必要がなく、簡易な
回路構成となる。
【００５１】図11に、本発明の第５の実施の形態を示
す。本実施の形態は、スプリアスキャンセル基準信号
（fs）として、シンセサイザの基準信号（fr）を作って
いる分周器（12）の途中端子から取り出した信号（f
r′）を使用するものである。途中端子から取り出すた
め、その分周数ｎはシンセサイザの基準信号（fr）を作
るための分周数Ｒより小さく、源基準信号（fosc）の周
波数をfosc、シンセサイザの基準信号（fr）の周波数を
frとして、fr＜fr′＜fosc なる関係がある。
【００５２】このような構成は、シンセサイザの基準信
号（fr）を作るための分周器（12）の分周数Ｒが（２n
×fosc／fr）より大きく、源基準信号（fosc）の周波数
（fo）がシンセサイザの基準信号（fr）の周波数（fr）
よりかなり大きい場合に使用するのが有効である。この
ような場合に源基準信号（fosc）をそのままスプリアス
キャンセル基準信号（fs）として使用すると、スプリア
スキャンセル基準信号（fs）をカウントするパルス形成
回路（８）のカウンタ部（81）のフリップフロップ（DF
F ）の動作速度が速くなり、消費電力の増大等の不都合
を生じる。本実施の形態では、シンセサイザの基準信号
（fr）を作る分周器（12）の途中端子からスプリアスキ
ャンセル基準信号（fs）を取り出すようにしているの
で、スプリアスキャンセル基準信号（fs）を発生させる
構成を別に設ける必要がなく、簡易な回路構成となる。
【００５３】図12に、本発明の第６の実施の形態を示
す。本実施の形態は、スプリアスキャンセル基準信号
（fs）として、出力信号（fo）の周波数を逓増器（13）
で逓増した信号（fm）を使用するものである。この構成
は、比較信号（fp）を作るための分周器（２）の分周数
Ｎが２n （ｎはアキュムレータ（６）のビット数）より
小さく、出力信号の周波数（fo）が比較信号の周波数
（fp）の２n 倍以下である場合に使用するのが有効であ
る。このような場合に出力信号（fo）をそのままスプリ
アスキャンセル基準信号（fs）として使用すると、一つ
の比較周期（fpの周期に等しい）を細かく分割したパル
ス電圧信号（Sp）を作ることが困難になるからである。
逓増器（13）の逓増数Ｍは、逓増した信号（fm）の周波
数fmが比較信号（fp）の周波数の２n （ｎはアキュムレ
ータ（６）のビット数）倍以上になるように設定する。
本実施例によれば、比較信号（fp）を作るための分周器
（２）の分周数Ｎが１に近い場合でも、精密なスプリア
スキャンセルを行なうことができる。
【００５４】更に、先に述べたように、逓増数Ｍを２n
（ｎはアキュムレータ（６）のビット数）と等しくし、
チャージポンプ出力電流（Icp ）と同タイミングでスプ
リアスキャンセル回路出力電流（Isc ）を出力すれば、
チャージポンプ出力電流（Icp ）の波形とスプリアスキ
ャンセル回路出力電流（Isc ）の波形との形状が同じに
なるため、チャージポンプ出力電流（Icp ）の波形を完
全に打ち消すことができる。
【００５５】つぎに、スプリアスキャンセル回路（７）
のパルス形成回路（８）へ、リセット信号（Reset ）を
入力する構成について説明する。リセット信号（Reset
）は、図４の説明において述べたように、パルス形成
回路（８）の各フリップフロップ（DFF1〜DFFn）のリセ
ット端子（PRN ）に入力されてカウンタ部（81）のカウ
ント値を初期化すると同時に、出力部（84）にも入力さ
れて出力部（84）から出力されるパルス形成回路出力信
号を“Ｈ”状態にする信号である。そして、結果とし
て、スプリアスキャンセル回路出力電流（Isc）の生成
タイミングを、図２のに示すようにコントロールする
信号である。図２のの波形図から判るように、スプリ
アスキャンセル回路出力電流（Isc ）は、一比較周期
（(1),(2),(3),・・・・）について一回“Ｈ”状態にな
るようにコントロールされる必要がある。更に、カウン
タ部（81）のカウント値も、一比較周期（(1),(2),(3),
・・・・）について一回リセットされる必要がある。従
って、リセット信号（Reset ）は、比較周期と同じ周期
を有する信号である必要がある。
【００５６】そして、図２の又はの波形図から判る
ように、シンセサイザの基準信号（fr）又は比較信号
（fp）が、最も簡単にこの条件を満たす信号である。従
って、これらのうちのいずれかを、リセット信号（Rese
t ）としてパルス形成回路（８）へ入力することができ
る。以下に、リセット信号（Reset ）をパルス形成回路
（８）へ入力する構成に関する２つの実施の形態を示
す。
【００５７】図13に、本発明の第７の実施の形態を示
す。本実施の形態は、パルス形成回路（８）へ入力する
リセット信号（Reset ）として、シンセサイザの基準信
号（fr）を使用するものである。シンセサイザの基準信
号（fr）は、図２のに示すように、比較周期（(1),
(2),(3),・・・・）と同じ周期を有する信号である。こ
の基準信号（fr）を、リセット信号（Reset ）として、
パルス形成回路（８）へ入力する。図４のパルス形成回
路（８）の実施例から明らかなように、リセット信号
（Reset ）は、パルス形成回路（８）の出力部（84）へ
入力され、出力部（84）から出力されるパルス電圧信号
（Sp）を“Ｈ”状態にする。
【００５８】このパルス電圧信号（Sp）は、図13に示す
定電流回路（９）を駆動して、図２のに示すスプリア
スキャンセル回路出力電流（Isc ）を発生させる。一
方、図４のパルス形成回路（８）の実施の形態から明ら
かなように、リセット信号（Reset ）は、カウンタ部
（81）の各フリップフロップ（DFF1〜DFFn）のリセット
端子（PRN ）に入力されて各フリップフロップ（DFF1〜
DFFn）をリセットする。パルス形成回路（８）は、図４
の説明で述べたように、このリセットがかかった時点か
ら、アキュムレータの出力値（acm ）に比例する時間の
あいだ“Ｈ”状態を維持するパルス電圧を出力するか
ら、図２のに示すように、この時間のあいだ、定電流
回路（９）からスプリアスキャンセル回路出力電流（Is
c ）が出力される。本実施の形態では、シンセサイザの
基準信号（fr）をそのままリセット信号（Reset ）とし
て使用しているので、リセット信号（Reset ）を発生さ
せる構成を別に設ける必要がなく、簡易な回路構成とな
る。
【００５９】図14に、本発明の第８の実施の形態を示
す。本実施の形態は、パルス形成回路（８）へ入力する
リセット信号（Reset ）として、シンセサイザの比較信
号（fp）を使用するものである。図２のに示すよう
に、シンセサイザの比較信号（fp）の周期は、アキュム
レータ（６）がオーバーフローする比較周期（(0),(4),
(8),・・・）において間延びするが、平均すれば比較周
期（(1),(2),・・・・）と同じ周期を有する信号であ
る。この比較信号（fp）を、リセット信号（Reset ）と
してパルス形成回路（８）へ入力すると、前実施例と同
様に、リセット信号（Reset ）が入力された時点からア
キュムレータの出力値（acm ）に比例する時間のあい
だ、定電流回路（９）からスプリアスキャンセル回路出
力電流（Isc ）が出力される。本実施例では、シンセサ
イザの比較信号（fp）をそのままリセット信号（Reset
）として使用しているので、リセット信号（Reset ）
を発生させる構成を別に設ける必要がなく、簡易な回路
構成となる。
【００６０】以上、スプリアスキャンセル基準信号（f
s）をパルス形成回路（８）へ入力する構成として６つ
の実施の形態を示し、リセット信号（Reset ）をパルス
形成回路（８）へ入力する構成として２つの実施の形態
を示した。スプリアスキャンセル基準信号（fs）を入力
する構成とリセット信号（Reset ）を入力する構成とは
互いに独立しているから、それぞれ独立にその構成を選
択して自由に組み合わせることができる。そのような組
合せの例を、以下の２つの実施の形態に示す。
【００６１】図15に、本発明の第９の実施の形態を示
す。本実施の形態は、スプリアスキャンセル基準信号
（fs）として、比較信号（fp）を作っている分周器
（２）の途中端子から取り出した信号（fp′）を使用
し、リセット信号（Reset ）として、シンセサイザの比
較信号（fp）を使用するものである。本実施例では、ス
プリアスキャンセル基準信号（fs）やリセット信号（Re
set ）を発生する構成を別に設ける必要がなく、簡易な
回路構成となる。
【００６２】図16に、本発明の第10の実施の形態を示
す。本実施の形態は、スプリアスキャンセル基準信号
（fs）として、シンセサイザの基準信号（fr）を作って
いる分周器（12）の途中端子から取り出した信号（f
r′）を使用し、リセット信号（Reset ）として、シン
セサイザの基準信号（fr）を使用するものである。本実
施の形態でも、スプリアスキャンセル基準信号（fs）や
リセット信号（Reset ）を発生する構成を別に設ける必
要がなく、簡易な回路構成となる。
【００６３】つぎに、スプリアスキャンセル回路（７）
の定電流回路（９）について説明する。図17は、定電流
回路（９）の原理的な構成をチャージポンプ回路（４）
と対比して示すブロック図であり、図18は、その具体的
な実施の形態を示す図である。定電流回路（９）は、交
互に組み合わされた計ｎ個（ｎ＝１，３，５，・・・）
のＰＮＰ型カレントミラー回路（91）とＮＰＮ型カレン
トミラー回路（92）、基準電流源（93）、及びパルス形
成回路（８）によって駆動されるスイッチ（94）からな
る。パルス形成回路（８）から出力されたパルス電圧信
号（Sp）がスイッチ（94）をオンさせ、基準電流源（9
3）が初段のＰＮＰ型カレントミラー回路（91）に基準
電流を流す。基準電流は、計ｎ個のカレントミラー回路
で１／ｍ倍され、最終段のＰＮＰ型カレントミラー回路
（91）からスプリアスキャンセル出力電流（Isc ）とし
て出力される。この電流が、チャージポンプ回路（４）
から出力されるチャージポンプ出力電流（Icp ）と重ね
合わせられ、Do出力電流（Do）となる。
【００６４】ここで、定電流回路（９）の基準電流源
（93）とチャージポンプ回路（４）の基準電流源（41）
とを同一の構成とし、更に、定電流回路（９）のスイッ
チ（94）とチャージポンプ回路（４）のスイッチ（42）
とを同一の構成とする。こうすることによって、定電流
回路（９）の基準電流値とチャージポンプ回路（４）の
基準電流値とが等しくなるから、定電流回路（９）の基
準電流値を１／ｍ倍したスプリアスキャンセル出力電流
（Isc ）は、チャージポンプ出力電流（Icp ）の１／ｍ
倍になる。従って、電源電圧（Ｖcc）の変動や温度変化
が起こってスプリアスキャンセル出力電流（Isc ）の値
とチャージポンプ出力電流（Icp ）の値が変化したとし
ても、両者の比は常に１：ｍに保たれる。よって、安定
したスプリアスキャンセルの効果を得ることができる。
【００６５】ところで、以上の実施例は、図２に示した
ように、アキュムレータの保持値（acm ）を加算してゆ
くことを前提としていた（図19(a) ）。これに対し、図
19(b) に示すように、アキュムレータの保持値（acm ）
を減算してゆく構成をとることもできる。この場合、ロ
ック時のチャージポンプ出力電流（Icp ）は吐き出し側
となる。
【００６６】図20に、このような構成を実現するための
定電流回路（９）の原理的な構成を、図21にその具体的
な実施の形態を示す。この場合のスプリアスキャンセル
回路出力電流（Isc ）は、図20に示すように吸い込み電
流となる。従って、図20(b)及び図21に示すように、定
電流回路（９）の最終段のカレントミラー回路を、ＮＰ
Ｎ型カレントミラー回路（92）で構成するようにする。
この実施例では、ｎ個（ｎ＝１，３，５，・・・）ある
カレントミラー回路のうちで最も小さい電流を出力する
最終段のカレントミラー回路を、ＮＰＮ型トランジスタ
よりなるＮＰＮ型カレントミラー回路（92）としたた
め、スプリアスキャンセル回路出力電流を高速にオン・
オフすることができる。
【００６７】以上の実施の形態では、バイポーラ型のト
ランジスタよりなるＰＮＰ型カレントミラー回路（91）
及びＮＰＮ型カレントミラー回路（92）を使用したが、
他のタイプのトランジスタ、例えば、ＭＯＳ−ＦＥＴよ
りなるＰＭＯＳ型カレントミラー回路及びＮＭＯＳ型カ
レントミラー回路を使用しても、同様の効果を得ること
ができる。従って、本発明は、バイポーラ型のトランジ
スタよりなるカレントミラー回路を使用した場合に限定
されるものではない。
【００６８】最後に、図22に、本発明によってスプリア
スキャンセルした出力信号（fo）の周波数スペクトルの
観測結果を示す。図25と比較すると、スプリアスがほぼ
完全にキャンセルされていることが判る。
【００６９】
【発明の効果】以上述べたように、本発明によれば、必
要とされる定電流回路（９）は１個のみであるから、従
来技術と比較して回路規模を大幅に削減することがで
き、また、チャージポンプ出力電流（Icp ）に対してス
プリアスキャンセル回路出力電流（Isc ）を制御しやす
くなる。更に、スプリアスキャンセル回路出力電流（Is
c）は、その電流値ではなく、そのパルス幅がアキュム
レータの保持値（acm ）に対してデジタル的に正確にコ
ントロールされるから、スプリアスキャンセルの精度を
向上させることができる。
【００７０】
【図面の簡単な説明】
【００７１】
【図１】本発明の原理的な構成を示すブロック図であ
る。
【００７２】
【図２】本発明の原理的な動作を示す波形図である。
【００７３】
【図３】本発明のパルス電圧信号（Sp）を示す波形図で
ある。
【００７４】
【図４】本発明のパルス形成回路（８）の第１の実施の
形態を示す図である。
【００７５】
【図５】本発明のパルス形成回路（８）の第２の実施の
形態を示す図である。
【００７６】
【図６】本発明のパルス形成回路（８）の第３の実施の
形態を示す図である。
【００７７】
【図７】本発明の第１の実施の形態を示す図である。
【００７８】
【図８】本発明の第２の実施の形態を示す図である。
【００７９】
【図９】本発明の第３の実施の形態を示す図である。
【００８０】
【図１０】本発明の第４の実施の形態を示す図である。
【００８１】
【図１１】本発明の第５の実施の形態を示す図である。
【００８２】
【図１２】本発明の第６の実施の形態を示す図である。
【００８３】
【図１３】本発明の第７の実施の形態を示す図である。
【００８４】
【図１４】本発明の第８の実施の形態を示す図である。
【００８５】
【図１５】本発明の第９の実施の形態を示す図である。
【００８６】
【図１６】本発明の第１０の実施の形態を示す図であ
る。
【００８７】
【図１７】本発明の定電流回路（９）の第１の原理的な
構成を示す図である。
【００８８】
【図１８】本発明の定電流回路（９）の第１の実施の形
態を示す図である。
【００８９】
【図１９】本発明の二つのスプリアスキャンセル方式を
対比して示す波形図である。
【００９０】
【図２０】本発明の定電流回路（９）の第２の原理的な
構成を示す図である。
【００９１】
【図２１】本発明の定電流回路（９）の第２の実施の形
態を示す図である。
【００９２】
【図２２】本発明の出力信号（fo）の周波数スペクトル
を示す図である。
【００９３】
【図２３】ＰＬＬ周波数シンセサイザのブロック構成図
である。
【００９４】
【図２４】従来のフラクショナルＮ周波数シンセサイザ
のブロック構成図である。
【００９５】
【図２５】スプリアスが発生している出力信号（fo）の
周波数スペクトルを示す図である。
【００９６】
【図２６】従来のフラクショナルＮ周波数シンセサイザ
の動作を示す波形図である。
【００９７】
【図２７】従来のスプリアスキャンセル回路のＤ／Ａ変
換器（10）を示す図である。
【００９８】
【符号の説明】
１ ・・・ 電圧制御発振器（ＶＣＯ） ２ ・・・ 分周器 ３ ・・・ 位相比較器 ４ ・・・ チャージポンプ回路 ５ ・・・ ループフィルタ（ＬＦ） ６ ・・・ アキュムレータ ７ ・・・ スプリアスキャンセル回路 ８ ・・・ パルス形成回路 ９ ・・・ 定電流回路 １０・・・ Ｄ／Ａ変換器 １１・・・ 分周器 １２・・・ 分周器 １３・・・ 逓増器 ４１・・・ 基準電流源 ４２・・・ スイッチ ８１・・・ カウンタ部 ８２・・・ 論理回路部 ８３・・・ ＳＲラッチ回路部 ８４・・・ 出力部 ８５・・・ 同期カウンタ ８６・・・ 同期用フリップフロップ ８７・・・ 定電流源 ９１・・・ ＰＮＰ型又はＰＭＯＳ型カレントミラー回
路 ９２・・・ ＮＰＮ型又はＮＭＯＳ型カレントミラー回
路 ９３・・・ 基準電流源 ９４・・・ スイッチ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 スプリアスキャンセル基準信号（f
    s）、リセット信号（Reset ）、及びアキュムレータ
    （６）の出力値（acm ）が入力され、 該スプリアスキャンセル基準信号（fs）に同期して、該
    リセット信号（Reset）が入力された時点から、該アキ
    ュムレータの出力値（acm ）に比例したパルス幅を有す
    るパルス電圧信号（Sp）を出力するパルス形成回路
    （８）と、 該パルス電圧信号（Sp）により駆動されてスプリアスキ
    ャンセル回路出力電流（Isc ）を出力する定電流回路
    （９）と、 を有することを特徴とするフラクショナルＮ周波数シン
    セサイザのスプリアスキャンセル回路。
  2. 【請求項２】 前記パルス形成回路（８）は、 前記スプリアスキャンセル基準信号（fs）及びリセット
    信号（Reset ）が入力され、該リセット信号（Reset ）
    が入力された時点から該スプリアスキャンセル基準信号
    （fs）の波数をカウントするカウンタ部（81）と、 前記アキュムレータの出力値（acm ）及び該カウンタ部
    （81）のカウント値が入力され、該アキュムレータの出
    力値（acm ）と該カウンタ部（81）のカウント値との一
    致を検出して一致検出信号を出力する論理回路部（82）
    と、 該リセット信号（Reset ）が入力されるとセットされ、
    該一致検出信号が入力されるとリセットされるＳＲラッ
    チ回路部（83）と、 該リセット信号（Reset ）及び該ラッチ回路部（83）の
    出力信号が入力され、該リセット信号（Reset ）が入力
    された時点から該ラッチ回路部（83）の出力信号が反転
    する時点まで、前記パルス電圧信号（Sp）を出力する出
    力部（84）と、 を有することを特徴とする請求項１に記載のフラクショ
    ナルＮ周波数シンセサイザのスプリアスキャンセル回
    路。
  3. 【請求項３】 前記カウンタ部（81）は、複数のフリ
    ップフロップ（DFF）よりなる非同期型カウンタ又は同
    期型カウンタのいずれかにより構成されていることを特
    徴とする請求項２に記載のフラクショナルＮ周波数シン
    セサイザのスプリアスキャンセル回路。
  4. 【請求項４】 前記出力部（84）の出力信号を入力
    し、前記スプリアスキャンセル基準信号（fs）に同期し
    て前記パルス電圧信号（Sp）を出力する同期用フリップ
    フロップ（86）を更に有することを特徴とする請求項２
    又は請求項３に記載のフラクショナルＮ周波数シンセサ
    イザのスプリアスキャンセル回路。
  5. 【請求項５】 前記パルス形成回路（８）に、前記ス
    プリアスキャンセル基準信号（fs）として、電圧制御発
    振器（１）の出力信号（fo）を入力することを特徴とす
    る請求項１乃至請求項４に記載のフラクショナルＮ周波
    数シンセサイザのスプリアスキャンセル回路。
  6. 【請求項６】 前記パルス形成回路（８）に、前記ス
    プリアスキャンセル基準信号（fs）として、位相比較器
    （３）へ入力される比較信号（fp）を生成する分周器
    （２）の途中端子から取り出した信号（fp′）を入力す
    ることを特徴とする請求項１乃至請求項４に記載のフラ
    クショナルＮ周波数シンセサイザのスプリアスキャンセ
    ル回路。
  7. 【請求項７】 前記パルス形成回路（８）に、前記ス
    プリアスキャンセル基準信号（fs）として、位相比較器
    （３）へ入力される比較信号（fp）を生成する分周器
    （２）とは別に設けた分周器（11）で電圧制御発振器
    （１）の出力信号（fo）を分周した信号（fd）を入力す
    ることを特徴とする請求項１乃至請求項４に記載のフラ
    クショナルＮ周波数シンセサイザのスプリアスキャンセ
    ル回路。
  8. 【請求項８】 前記パルス形成回路（８）に、前記ス
    プリアスキャンセル基準信号（fs）として、位相比較器
    （３）へ入力される基準信号（fr）を生成する分周器
    （12）に入力される源基準信号（fosc）を入力すること
    を特徴とする請求項１乃至請求項４に記載のフラクショ
    ナルＮ周波数シンセサイザのスプリアスキャンセル回
    路。
  9. 【請求項９】 前記パルス形成回路（８）に、前記ス
    プリアスキャンセル基準信号（fs）として、位相比較器
    （３）へ入力される基準信号（fr）を生成する分周器
    （12）の途中端子から取り出した信号（fr′）を入力す
    ることを特徴とする請求項１乃至請求項４に記載のフラ
    クショナルＮ周波数シンセサイザのスプリアスキャンセ
    ル回路。
  10. 【請求項１０】 前記パルス形成回路（８）に、前記
    スプリアスキャンセ基準信号（fs）として、電圧制御発
    振器（１）の出力信号（fo）の周波数を逓増する逓増器
    （13）の出力信号（fm）を入力することを特徴とする請
    求項１乃至請求項４に記載のフラクショナルＮ周波数シ
    ンセサイザのスプリアスキャンセル回路。
  11. 【請求項１１】 前記パルス形成回路（８）に、前記
    リセット信号（Reset ）として、位相比較器（３）へ入
    力される基準信号（fr）、又は該基準信号（fr）と同周
    波の信号を入力することを特徴とする請求項１乃至請求
    項１０に記載のフラクショナルＮ周波数シンセサイザの
    スプリアスキャンセル回路。
  12. 【請求項１２】 前記パルス形成回路（８）に、前記
    リセット信号（Reset ）として、位相比較器（３）へ入
    力される比較信号（fp）、又は該比較信号（fp）と同周
    波の信号を入力することを特徴とする請求項１乃至請求
    項１０に記載のフラクショナルＮ周波数シンセサイザの
    スプリアスキャンセル回路。
  13. 【請求項１３】 前記定電流回路（９）は、 前記パルス形成回路（８）から出力されるパルス電圧信
    号（Sp）により駆動される基準電流源（93，94）と、 該基準電流源（93，94）の電流値を１／ｍ倍してスプリ
    アスキャンセル回路出力電流（Isp ）として出力する、
    一つのカレントミラー回路又は直列接続された複数のカ
    レントミラー回路（91，92）と、 を有することを特徴とする請求項１乃至請求項１２に記
    載のフラクショナルＮ周波数シンセサイザのスプリアス
    キャンセル回路。
  14. 【請求項１４】 前記定電流回路（９）の基準電流源
    （93，94）は、チャージポンプ回路（４）の基準電流源
    （41，42）と略同一の特性を有することを特徴とする請
    求項１３に記載のフラクショナルＮ周波数シンセサイザ
    のスプリアスキャンセル回路。
  15. 【請求項１５】 前記定電流回路（９）は、一つのＰ
    ＮＰ型カレントミラー回路（91）、又は交互に直列接続
    された複数のＰＮＰ型カレントミラー回路（91）とＮＰ
    Ｎ型カレントミラー回路（92）とを有し、最終段のＰＮ
    Ｐ型カレントミラー回路（91）がスプリアスキャンセル
    回路出力電流（Isc ）として掃き出し電流を出力するこ
    とを特徴とする請求項１３乃至請求項１４に記載のフラ
    クショナルＮ周波数シンセサイザのスプリアスキャンセ
    ル回路。
  16. 【請求項１６】 前記定電流回路（９）は、一つのＰ
    ＭＯＳ型カレントミラー回路（91）、又は交互に直列接
    続された複数のＰＭＯＳ型カレントミラー回路（91）と
    ＮＭＯＳ型カレントミラー回路（92）とを有し、最終段
    のＰＭＯＳ型カレントミラー回路（91）がスプリアスキ
    ャンセル回路出力電流（Isc ）として掃き出し電流を出
    力することを特徴とする請求項１３乃至請求項１４に記
    載のフラクショナルＮ周波数シンセサイザのスプリアス
    キャンセル回路。
  17. 【請求項１７】 前記定電流回路（９）は、一つのＮ
    ＰＮ型カレントミラー回路（92）、又は交互に直列接続
    された複数のＰＮＰ型カレントミラー回路（91）とＮＰ
    Ｎ型カレントミラー回路（92）とを有し、最終段のＮＰ
    Ｎ型カレントミラー回路（92）がスプリアスキャンセル
    回路出力電流（Isc ）として吸い込み電流を出力するこ
    とを特徴とする請求項１３乃至請求項１４に記載のフラ
    クショナルＮ周波数シンセサイザのスプリアスキャンセ
    ル回路。
  18. 【請求項１８】 前記定電流回路（９）は、一つのＮ
    ＭＯＳ型カレントミラー回路（92）、又は交互に直列接
    続された複数のＰＭＯＳ型カレントミラー回路（91）と
    ＮＭＯＳ型カレントミラー回路（92）とを有し、最終段
    のＮＭＯＳ型カレントミラー回路（92）がスプリアスキ
    ャンセル回路出力電流（Isc ）として吸い込み電流を出
    力することを特徴とする請求項１３乃至請求項１４に記
    載のフラクショナルＮ周波数シンセサイザのスプリアス
    キャンセル回路。
  19. 【請求項１９】 請求項１乃至請求項１８のいずれか
    に記載のスプリアスキャンセル回路（７）を有し、該ス
    プリアスキャンセル回路（７）が出力するスプリアスキ
    ャンセル回路出力電流（Isc ）とチャージポンプ回路
    （４）が出力するチャージポンプ出力電流（Icp ）とを
    加え合わせることを特徴とするフラクショナルＮ周波数
    シンセサイザ。
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