JPH10154941A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
- Publication number
- JPH10154941A JPH10154941A JP8327637A JP32763796A JPH10154941A JP H10154941 A JPH10154941 A JP H10154941A JP 8327637 A JP8327637 A JP 8327637A JP 32763796 A JP32763796 A JP 32763796A JP H10154941 A JPH10154941 A JP H10154941A
- Authority
- JP
- Japan
- Prior art keywords
- error
- error correction
- output
- data
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012937 correction Methods 0.000 title claims abstract description 94
- 208000011580 syndromic disease Diseases 0.000 claims abstract description 21
- 238000012545 processing Methods 0.000 claims abstract description 9
- 230000003287 optical effect Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 230000007717 exclusion Effects 0.000 claims 1
- 238000011084 recovery Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 244000108844 sindur Species 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【課題】符号長の長い誤り訂正符号を処理する誤り訂正
回路の回路規模を縮小する再生装置の提供する。 【解決手段】訂正前後の誤り訂正符号を格納するメモリ
回路と、訂正前データのシンドロームを計算するシンド
ローム計算部と、該シンドロームより誤り値および誤り
位置を計算する誤り値／誤り位置計算部と、訂正前のデ
ータをメモリから再読み出しし、誤り値／位置計算部の
出力との排他的論理ＯＲをとるＸＯＲゲートと、訂正し
たデータをメモリ回路に書き戻すために出力イネーブル
信号により訂正後データを出力する出力制御部と、を備
える。
回路の回路規模を縮小する再生装置の提供する。 【解決手段】訂正前後の誤り訂正符号を格納するメモリ
回路と、訂正前データのシンドロームを計算するシンド
ローム計算部と、該シンドロームより誤り値および誤り
位置を計算する誤り値／誤り位置計算部と、訂正前のデ
ータをメモリから再読み出しし、誤り値／位置計算部の
出力との排他的論理ＯＲをとるＸＯＲゲートと、訂正し
たデータをメモリ回路に書き戻すために出力イネーブル
信号により訂正後データを出力する出力制御部と、を備
える。
Description
【０００１】
【発明の属する技術分野】本発明は、光ディスクの記録
再生装置あるいは再生装置の再生信号処理回路に関し、
特に、再生信号の誤りを訂正する誤り訂正回路に関す
る。
再生装置あるいは再生装置の再生信号処理回路に関し、
特に、再生信号の誤りを訂正する誤り訂正回路に関す
る。
【０００２】
【従来の技術】近年、コンパクトディスク（ＣＤ）やレ
ーザーディスク（ＬＤ）など様々な種類の光ディスクが
商品化され、またデジタルビデオディスク（ＤＶＤ）の
ような大容量の新たな規格の光ディスクが登場してい
る。
ーザーディスク（ＬＤ）など様々な種類の光ディスクが
商品化され、またデジタルビデオディスク（ＤＶＤ）の
ような大容量の新たな規格の光ディスクが登場してい
る。
【０００３】ＤＶＤなどの大容量ディスクは、従来のＣ
Ｄなどと比べて、情報が高密度に記録されているため、
再生信号に誤りが生じ易くなる。例えばトラックピッチ
を狭くすることで、トラック間のクロストークが大きく
なり、またピット長を短く（線密度を高く）すること
で、符号間干渉が大きくなり、信号を誤って再生する確
率が高くなる。
Ｄなどと比べて、情報が高密度に記録されているため、
再生信号に誤りが生じ易くなる。例えばトラックピッチ
を狭くすることで、トラック間のクロストークが大きく
なり、またピット長を短く（線密度を高く）すること
で、符号間干渉が大きくなり、信号を誤って再生する確
率が高くなる。
【０００４】このため、高密度光ディスクでは、従来の
ＣＤなどで使われている誤り訂正符号よりも高性能な訂
正能力の大きい誤り訂正符号を採用している。
ＣＤなどで使われている誤り訂正符号よりも高性能な訂
正能力の大きい誤り訂正符号を採用している。
【０００５】ＤＶＤにおいては、図８に示すように、１
６データセクタ（１セクタは２Ｋバイト）、すなわち１
７２バイト×１９２行の配列に対して１６行のＰＯパリ
ティと１０列のＰＩパリティを生成付加し、１８２バイ
ト×２０８列のリードソロモン積符号を構成する。この
図８に示す誤り訂正方式をＲＳＰＣ（Reed-SolomonProd
uct Code）といい、その詳細は、文献（平山康一、
“ＤＶＤの物理フォーマットと変調方式”、“Ｏ plus
E”,1996-6,No.199、p93-97）等の記載が参照される。
６データセクタ（１セクタは２Ｋバイト）、すなわち１
７２バイト×１９２行の配列に対して１６行のＰＯパリ
ティと１０列のＰＩパリティを生成付加し、１８２バイ
ト×２０８列のリードソロモン積符号を構成する。この
図８に示す誤り訂正方式をＲＳＰＣ（Reed-SolomonProd
uct Code）といい、その詳細は、文献（平山康一、
“ＤＶＤの物理フォーマットと変調方式”、“Ｏ plus
E”,1996-6,No.199、p93-97）等の記載が参照される。
【０００６】このように、誤り訂正符号として、積符号
を使う場合、入力されるデータを一旦メモリに蓄える必
要がある。再生信号データは、図８において、アドレス
０番地から、１、２、３、…、Ｎ番と順にメモリに納め
られる。行方向（図８の横方向）の誤り訂正（ＰＩ訂
正）は、データが、図８における右端の番地（１８２×
（ｎ−１）番地：ｎ＝１〜２０８）まで入力されれば実
行することができるが、列方向（図８の縦方向）は、メ
モリが最後の行まで入力が終わらないと実行できない。
を使う場合、入力されるデータを一旦メモリに蓄える必
要がある。再生信号データは、図８において、アドレス
０番地から、１、２、３、…、Ｎ番と順にメモリに納め
られる。行方向（図８の横方向）の誤り訂正（ＰＩ訂
正）は、データが、図８における右端の番地（１８２×
（ｎ−１）番地：ｎ＝１〜２０８）まで入力されれば実
行することができるが、列方向（図８の縦方向）は、メ
モリが最後の行まで入力が終わらないと実行できない。
【０００７】したがって、ＲＳＰＣ方式では、最低で
も、１８２×２０８バイト以上の入力データを記録する
メモリが必要になる。
も、１８２×２０８バイト以上の入力データを記録する
メモリが必要になる。
【０００８】また連続してデータが入力される場合に
は、例えば１８２×２０８×２ページ分のメモリを用意
し、一方のページにデータが入力されている間に、他方
のページに格納されているデータの誤り訂正処理を行う
ようにする。
は、例えば１８２×２０８×２ページ分のメモリを用意
し、一方のページにデータが入力されている間に、他方
のページに格納されているデータの誤り訂正処理を行う
ようにする。
【０００９】図５に、従来の誤り訂正回路の構成をブロ
ック図にて示す。図５を参照して、訂正前データ１０１
は、シンドローム計算部１に入力され、シンドロームが
計算される。ここで、シンドムーロが零であれば誤りが
なく、入力された訂正前データ１０１の誤りの有無が判
定できる。
ック図にて示す。図５を参照して、訂正前データ１０１
は、シンドローム計算部１に入力され、シンドロームが
計算される。ここで、シンドムーロが零であれば誤りが
なく、入力された訂正前データ１０１の誤りの有無が判
定できる。
【００１０】またシンドロームが非零で誤りがある場合
には、次の誤り値／誤り位置計算部２で誤りの値と位置
が計算され、訂正前データ１０１を誤り訂正処理に要す
る時間分だけ入力データ遅延部１１（例えばシフトレジ
スタで構成される）で遅延させた訂正前遅延データ１０
２と、ＸＯＲ（Ｅxclusive ＯＲ；排他的論理和）回路
３で排他的論理和をとって、訂正後データ１０３を出力
する。
には、次の誤り値／誤り位置計算部２で誤りの値と位置
が計算され、訂正前データ１０１を誤り訂正処理に要す
る時間分だけ入力データ遅延部１１（例えばシフトレジ
スタで構成される）で遅延させた訂正前遅延データ１０
２と、ＸＯＲ（Ｅxclusive ＯＲ；排他的論理和）回路
３で排他的論理和をとって、訂正後データ１０３を出力
する。
【００１１】訂正後データ１０３は、出力制御部５から
出力イネーブル信号１０５がアクティブな期間に、メモ
リデータバス１０６へ出力される。
出力イネーブル信号１０５がアクティブな期間に、メモ
リデータバス１０６へ出力される。
【００１２】図５に示した従来の誤り訂正回路の詳細に
ついては、例えば刊行物１（「符号理論」、今井秀樹
著、電子情報通信学会、１９９０年）、あるいは刊行物
２（「符号理論入門」、岩垂好裕著、昭晃堂、１９９２
年）などの記載が参照される。
ついては、例えば刊行物１（「符号理論」、今井秀樹
著、電子情報通信学会、１９９０年）、あるいは刊行物
２（「符号理論入門」、岩垂好裕著、昭晃堂、１９９２
年）などの記載が参照される。
【００１３】またＲＳＰＣ方式などの積符号を用いるＤ
ＶＤにおいては、外部メモリに入力データを一時記憶し
て、これを順番に誤り訂正回路に送ることにより、誤り
訂正を行う。
ＶＤにおいては、外部メモリに入力データを一時記憶し
て、これを順番に誤り訂正回路に送ることにより、誤り
訂正を行う。
【００１４】このような場合の、従来の誤り訂正回路の
メモリ制御回路の構成をブロック図にて図６に示す。メ
モリ制御回路は、誤り訂正を行うデータを読み出し、訂
正後のデータを書き込むためにメモリのアドレスを生成
する回路である。
メモリ制御回路の構成をブロック図にて図６に示す。メ
モリ制御回路は、誤り訂正を行うデータを読み出し、訂
正後のデータを書き込むためにメモリのアドレスを生成
する回路である。
【００１５】図６を参照して、メモリ制御部６は、メモ
リへの書き込みアドレスを生成する書き込みアドレスポ
インタ７へ書き込みポインタ更新信号１０９を、読み込
みアドレスポインタ８へ読み込みポインタ更新信号１１
０を出力する。
リへの書き込みアドレスを生成する書き込みアドレスポ
インタ７へ書き込みポインタ更新信号１０９を、読み込
みアドレスポインタ８へ読み込みポインタ更新信号１１
０を出力する。
【００１６】そして、書き込みアドレスポインタ７は書
き込みアドレス１１１を、読み込みアドレスポインタ８
は読み込みアドレス１１２をそれぞれ生成し、書き込み
アドレス１１１及び読み込みアドレス１１２を入力とす
るアドレス選択部９にて、メモリリードサイクルの時に
は、読み込みアドレス１１２を、メモリライトサイクル
の時には、書き込みアドレス１１１を選択し、メモリア
ドレス１１３をアドレスバス１１４へ出力する。
き込みアドレス１１１を、読み込みアドレスポインタ８
は読み込みアドレス１１２をそれぞれ生成し、書き込み
アドレス１１１及び読み込みアドレス１１２を入力とす
るアドレス選択部９にて、メモリリードサイクルの時に
は、読み込みアドレス１１２を、メモリライトサイクル
の時には、書き込みアドレス１１１を選択し、メモリア
ドレス１１３をアドレスバス１１４へ出力する。
【００１７】またメモリ制御部６は、Ｒ（リード）／Ｗ
（ライト）コントロール信号１０８を、Ｒ／Ｗ信号コン
トロール部１０へ送る。ここで、アドレスバス１１４に
出力されるメモリアドレス１１３と同期して、Ｒ／Ｗ信
号コントロール部１０は、メモリリード信号１０６、メ
モリライト信号１０７、出力イネーブル信号１０５を出
力する。
（ライト）コントロール信号１０８を、Ｒ／Ｗ信号コン
トロール部１０へ送る。ここで、アドレスバス１１４に
出力されるメモリアドレス１１３と同期して、Ｒ／Ｗ信
号コントロール部１０は、メモリリード信号１０６、メ
モリライト信号１０７、出力イネーブル信号１０５を出
力する。
【００１８】メモリリード信号１０６、メモリライト信
号１０７は、それぞれ入力データを記憶するメモリ（図
示せず）のＲ／Ｗ入力端子にそれぞれ接続し、出力イネ
ーブル信号１０５は、図５に示した誤り訂正回路の出力
制御部５に接続する。これらの動作をタイミングチャー
トで示すと、図７に示すようなものとなる。すなわち、
訂正後データ１０３（図５参照）が確定した時点で出力
イネーブル信号１０５がアクティブ（Ｌｏｗレベル）と
なり、メモリライト信号１０７がアクティブ（Ｌｏｗレ
ベル）とされてメモリに書き込まれる。
号１０７は、それぞれ入力データを記憶するメモリ（図
示せず）のＲ／Ｗ入力端子にそれぞれ接続し、出力イネ
ーブル信号１０５は、図５に示した誤り訂正回路の出力
制御部５に接続する。これらの動作をタイミングチャー
トで示すと、図７に示すようなものとなる。すなわち、
訂正後データ１０３（図５参照）が確定した時点で出力
イネーブル信号１０５がアクティブ（Ｌｏｗレベル）と
なり、メモリライト信号１０７がアクティブ（Ｌｏｗレ
ベル）とされてメモリに書き込まれる。
【００１９】
【発明が解決しようとする課題】以上説明したように、
ＤＶＤの誤り訂正方式（ＲＳＰＣ方式）では、２つのリ
ードソロモン符号（ＰＩとＰＯ）を用いている。ＰＩ訂
正ではＲＳ（１８２、１７２）、ＰＯ訂正ではＲＳ（２
０８、１９２）であり、それぞれ１０、１６バイトのパ
リティを持つ。
ＤＶＤの誤り訂正方式（ＲＳＰＣ方式）では、２つのリ
ードソロモン符号（ＰＩとＰＯ）を用いている。ＰＩ訂
正ではＲＳ（１８２、１７２）、ＰＯ訂正ではＲＳ（２
０８、１９２）であり、それぞれ１０、１６バイトのパ
リティを持つ。
【００２０】そして、このように長い符号長の誤り訂正
符号を扱う訂正回路は、一般に回路規模が大きくなる、
という問題点がある。
符号を扱う訂正回路は、一般に回路規模が大きくなる、
という問題点がある。
【００２１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、符号長の長い誤
り訂正符号を処理する場合に回路規模を縮小して誤り訂
正を行う回路を備えた再生装置の提供することにある。
てなされたものであって、その目的は、符号長の長い誤
り訂正符号を処理する場合に回路規模を縮小して誤り訂
正を行う回路を備えた再生装置の提供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、光ディスク等のデジタルデータを再生も
しくは記録再生する装置において、光ディスク等からの
再生信号を復調した後の訂正前データを一旦記憶する記
憶手段と、前記記憶手段に記憶されたデータ列を予め定
められた順番に読み出して誤り訂正部に送出し、前記誤
り訂正部において、誤り値／誤り位置の出力が確定した
際に、前記出力に対応する訂正前のデータを再び元の記
憶位置から読み出し、訂正箇所を訂正した後に、前記記
憶手段に、訂正後データを再書き込み、するように制御
する手段と、を備えたことを特徴とする。
め、本発明は、光ディスク等のデジタルデータを再生も
しくは記録再生する装置において、光ディスク等からの
再生信号を復調した後の訂正前データを一旦記憶する記
憶手段と、前記記憶手段に記憶されたデータ列を予め定
められた順番に読み出して誤り訂正部に送出し、前記誤
り訂正部において、誤り値／誤り位置の出力が確定した
際に、前記出力に対応する訂正前のデータを再び元の記
憶位置から読み出し、訂正箇所を訂正した後に、前記記
憶手段に、訂正後データを再書き込み、するように制御
する手段と、を備えたことを特徴とする。
【００２３】また本発明においては、誤り訂正回路は、
入力符号のシンドロームを計算するシンドローム計算部
と、該シンドロームより誤り値および誤り位置を計算す
る誤り値／誤り位置計算部、メモリデータバスよりラッ
チした訂正前データとの排他的論理和をとるＸＯＲ部、
訂正したデータをメモリに書き戻すために出力イネーブ
ル信号により訂正後データを出力する出力制御部と、を
備えて構成される。
入力符号のシンドロームを計算するシンドローム計算部
と、該シンドロームより誤り値および誤り位置を計算す
る誤り値／誤り位置計算部、メモリデータバスよりラッ
チした訂正前データとの排他的論理和をとるＸＯＲ部、
訂正したデータをメモリに書き戻すために出力イネーブ
ル信号により訂正後データを出力する出力制御部と、を
備えて構成される。
【００２４】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００２５】図４に、本発明に係る誤り訂正回路の実施
の形態の全体構成をブロック図にて示す。図４を参照す
ると、ＲＳＰＣ方式などの積符号を訂正する回路は、入
力データを記憶するメモリ回路１４と、メモリ回路１４
のアドレスを生成するメモリ制御回路１２と、実際の誤
り訂正処理を行う誤り訂正回路１３（この誤り訂正回路
１３は請求項１、２の「誤り訂正部」に対応する）と、
を備えて構成される。
の形態の全体構成をブロック図にて示す。図４を参照す
ると、ＲＳＰＣ方式などの積符号を訂正する回路は、入
力データを記憶するメモリ回路１４と、メモリ回路１４
のアドレスを生成するメモリ制御回路１２と、実際の誤
り訂正処理を行う誤り訂正回路１３（この誤り訂正回路
１３は請求項１、２の「誤り訂正部」に対応する）と、
を備えて構成される。
【００２６】メモリ制御回路１２は、誤り訂正回路１３
へ訂正前データを送るための読み込みアドレス１１２を
生成し、メモリ回路１４へメモリリード信号１０６とと
もに送り、メモリ回路１４に記憶されたデータをメモリ
データバス１１５へ出力させ、その後、誤り訂正回路１
３へラッチ信号１０４を送り、データを保持させる。
へ訂正前データを送るための読み込みアドレス１１２を
生成し、メモリ回路１４へメモリリード信号１０６とと
もに送り、メモリ回路１４に記憶されたデータをメモリ
データバス１１５へ出力させ、その後、誤り訂正回路１
３へラッチ信号１０４を送り、データを保持させる。
【００２７】誤り訂正回路１３で訂正されたデータは、
メモリデータバス１１５へ出力され、同時に、メモリ制
御回路１２からアドレスバス１１４に書き込みアドレス
１１１とメモリライト信号１０７が出力され、メモリ回
路１４に再記録される。
メモリデータバス１１５へ出力され、同時に、メモリ制
御回路１２からアドレスバス１１４に書き込みアドレス
１１１とメモリライト信号１０７が出力され、メモリ回
路１４に再記録される。
【００２８】この処理の繰り返しで、図８に示すよう
な、ＲＳＰＣ方式のエラー訂正が行われる。すなわち、
誤り訂正回路１３において、誤り値／誤り位置の出力が
確定した際に、メモリ回路１４から再読み出しされた訂
正前データの誤り箇所を訂正し、この訂正後データをメ
モリ回路１４に書き込む処理を繰り返してエラー訂正が
行われる。
な、ＲＳＰＣ方式のエラー訂正が行われる。すなわち、
誤り訂正回路１３において、誤り値／誤り位置の出力が
確定した際に、メモリ回路１４から再読み出しされた訂
正前データの誤り箇所を訂正し、この訂正後データをメ
モリ回路１４に書き込む処理を繰り返してエラー訂正が
行われる。
【００２９】上記した本発明の実施の形態について更に
詳細に説明すべく、本発明の実施例について以下に説明
する。図２は、本発明の一実施例におけるメモリ制御回
路１２の構成をブロック図にて示したものである。図２
を参照すると、メモリ制御回路１２は、メモリ制御部
６、書き込みアドレスポインタ７、読み込みアドレスポ
インタ８、アドレス選択部９、及びＲ／Ｗ信号コントロ
ール部１０を備えて構成されている。
詳細に説明すべく、本発明の実施例について以下に説明
する。図２は、本発明の一実施例におけるメモリ制御回
路１２の構成をブロック図にて示したものである。図２
を参照すると、メモリ制御回路１２は、メモリ制御部
６、書き込みアドレスポインタ７、読み込みアドレスポ
インタ８、アドレス選択部９、及びＲ／Ｗ信号コントロ
ール部１０を備えて構成されている。
【００３０】この回路全体の制御はメモリ制御部６が行
う。メモリ制御部６は、メモリへの書き込みアドレス１
１１を生成する書き込みアドレスポインタ７に対して、
次のアドレスを生成するように、書き込みポインタ更新
信号１０９を送ることで行う。また同様に、読み込みア
ドレス１１２は、読み込みアドレスポインタ８で生成さ
れ、メモリ制御部６からの読み込みポインタ更新信号１
１０により更新される。
う。メモリ制御部６は、メモリへの書き込みアドレス１
１１を生成する書き込みアドレスポインタ７に対して、
次のアドレスを生成するように、書き込みポインタ更新
信号１０９を送ることで行う。また同様に、読み込みア
ドレス１１２は、読み込みアドレスポインタ８で生成さ
れ、メモリ制御部６からの読み込みポインタ更新信号１
１０により更新される。
【００３１】またメモリ制御部６は、Ｒ／Ｗ信号コント
ロール回路１０へ、Ｒ／Ｗコントロール１０８を送るこ
とにより、図３にタイミング図として示すタイミングに
従い、各種制御信号を、順番に出力する。
ロール回路１０へ、Ｒ／Ｗコントロール１０８を送るこ
とにより、図３にタイミング図として示すタイミングに
従い、各種制御信号を、順番に出力する。
【００３２】アドレス選択部９は、メモリリード信号１
０６が出された場合には読み込みアドレス１１２、メモ
リライト信号１０７が出された場合には書き込みアドレ
ス１１１をアドレスバス１１４に出力する。
０６が出された場合には読み込みアドレス１１２、メモ
リライト信号１０７が出された場合には書き込みアドレ
ス１１１をアドレスバス１１４に出力する。
【００３３】図１は、本発明の一実施例における誤り訂
正部の構成をブロック図にて示したものである。図１を
参照すると、誤り訂正部は、訂正前データ（図４の誤り
訂正回路１３）のシンドロームを計算するシンドローム
計算部１と、このシンドロームより誤り値および誤り位
置を計算する誤り値／誤り位置計算部２と、メモリデー
タバス１１５よりラッチ回路４にてラッチした訂正前デ
ータと誤り値／誤り位置計算部２の出力との排他的論理
和をとるＸＯＲ部３と、訂正したデータ１０３をメモリ
回路に書き戻すために出力イネーブル信号により訂正後
データを出力する出力制御部５と、を備えた構成とされ
る。
正部の構成をブロック図にて示したものである。図１を
参照すると、誤り訂正部は、訂正前データ（図４の誤り
訂正回路１３）のシンドロームを計算するシンドローム
計算部１と、このシンドロームより誤り値および誤り位
置を計算する誤り値／誤り位置計算部２と、メモリデー
タバス１１５よりラッチ回路４にてラッチした訂正前デ
ータと誤り値／誤り位置計算部２の出力との排他的論理
和をとるＸＯＲ部３と、訂正したデータ１０３をメモリ
回路に書き戻すために出力イネーブル信号により訂正後
データを出力する出力制御部５と、を備えた構成とされ
る。
【００３４】訂正前データ１０１は、シンドローム計算
部１でシンドロームが計算され、エラーの有無がまず判
定される。シンドロームがゼロの場合には、誤り値／誤
り位置計算部２で、エラーの位置を特定し、当該エラー
位置のビットを“１”にする（エラーのないところは
“０”）。なお、ここまでの処理は、図５に示した従来
技術と同じ処理である。
部１でシンドロームが計算され、エラーの有無がまず判
定される。シンドロームがゼロの場合には、誤り値／誤
り位置計算部２で、エラーの位置を特定し、当該エラー
位置のビットを“１”にする（エラーのないところは
“０”）。なお、ここまでの処理は、図５に示した従来
技術と同じ処理である。
【００３５】その後、メモリ回路１４（図４参照）から
メモリデータバス１１５上に読み出された訂正前データ
１０１は、図５に示した従来技術のように遅延回路（図
５の入力データ遅延部１１）からのデータではなく、メ
モリ回路１４から再読み出しされてラッチ回路４にて保
持され、オーバーライト位置訂正前データ１０２とし
て、ＸＯＲ回路３で誤り位置が反転されて誤り訂正が行
われ、訂正後データ１０３となり、出力イネーブル信号
１０５により出力制御部５からメモリデータバス１１５
へ出力される。
メモリデータバス１１５上に読み出された訂正前データ
１０１は、図５に示した従来技術のように遅延回路（図
５の入力データ遅延部１１）からのデータではなく、メ
モリ回路１４から再読み出しされてラッチ回路４にて保
持され、オーバーライト位置訂正前データ１０２とし
て、ＸＯＲ回路３で誤り位置が反転されて誤り訂正が行
われ、訂正後データ１０３となり、出力イネーブル信号
１０５により出力制御部５からメモリデータバス１１５
へ出力される。
【００３６】この訂正後データ１０３は、前述したよう
に、メモリ制御回路１２の制御により、メモリ回路１４
へ書き戻される。
に、メモリ制御回路１２の制御により、メモリ回路１４
へ書き戻される。
【００３７】この動作の様子をタイミングチャートで表
すと、図３に示すようなものとなる。図３を参照して、
メモリリード信号１０６がアクティブとされ（Ｌｏｗレ
ベル）、まずメモリ回路１４から訂正前データ１０１が
読み出され、誤り値／誤り位置計算部２での計算出力が
確定した時点で、ラッチ信号１０４の立ち上がりエッジ
にて、再び読み出された訂正前データをラッチ回路４が
ラッチしてオーバライト位置訂正前データ１０２として
出力保持し、このオーバライト位置訂正前データ１０２
と誤り値／誤り位置計算部２の出力（エラーがある位置
は“１”、エラーがなければ“０”）との排他的論理和
出力が訂正後データとしてＸＯＲ部３から出力され、こ
の訂正後データをメモリライト信号１０７をアクティブ
（Ｌｏｗレベル）としてメモリ回路１４に書き込む。
すと、図３に示すようなものとなる。図３を参照して、
メモリリード信号１０６がアクティブとされ（Ｌｏｗレ
ベル）、まずメモリ回路１４から訂正前データ１０１が
読み出され、誤り値／誤り位置計算部２での計算出力が
確定した時点で、ラッチ信号１０４の立ち上がりエッジ
にて、再び読み出された訂正前データをラッチ回路４が
ラッチしてオーバライト位置訂正前データ１０２として
出力保持し、このオーバライト位置訂正前データ１０２
と誤り値／誤り位置計算部２の出力（エラーがある位置
は“１”、エラーがなければ“０”）との排他的論理和
出力が訂正後データとしてＸＯＲ部３から出力され、こ
の訂正後データをメモリライト信号１０７をアクティブ
（Ｌｏｗレベル）としてメモリ回路１４に書き込む。
【００３８】本発明の実施例の変形として、入力される
誤り訂正符号の符号長の長い場合には、図１を参照して
説明した誤り訂正回路を用い、一方、符号長の短い場合
には、メモリ回路１４からの再読み出しを行わずに、訂
正処理遅延時間分の段数を持つシフトレジスタ（図５の
１１）を介して訂正前遅延データ１０２をＸＯＲ部１０
３に供給するように構成してもよい。この場合、誤り訂
正回路の符号長が３０シンボルよりも短い場合に、メモ
リ回路１４からの再読み出しを行わずに誤り訂正部のシ
フトレジスタを用いて訂正前データを遅延させるものと
する。
誤り訂正符号の符号長の長い場合には、図１を参照して
説明した誤り訂正回路を用い、一方、符号長の短い場合
には、メモリ回路１４からの再読み出しを行わずに、訂
正処理遅延時間分の段数を持つシフトレジスタ（図５の
１１）を介して訂正前遅延データ１０２をＸＯＲ部１０
３に供給するように構成してもよい。この場合、誤り訂
正回路の符号長が３０シンボルよりも短い場合に、メモ
リ回路１４からの再読み出しを行わずに誤り訂正部のシ
フトレジスタを用いて訂正前データを遅延させるものと
する。
【００３９】
【発明の効果】以上説明したように、本発明の誤り訂正
回路によれば、ＤＶＤのような長い符号長のデータを扱
う場合においても、入力信号の遅延のためのシフトレジ
スタを削減することが可能となり、回路のゲート数を少
なくすることができる。このため、本発明によれば、Ｌ
ＳＩのコストを抑制でき、光ディスク装置の低コスト化
を達成するという効果を奏する。
回路によれば、ＤＶＤのような長い符号長のデータを扱
う場合においても、入力信号の遅延のためのシフトレジ
スタを削減することが可能となり、回路のゲート数を少
なくすることができる。このため、本発明によれば、Ｌ
ＳＩのコストを抑制でき、光ディスク装置の低コスト化
を達成するという効果を奏する。
【図１】本発明の一実施例の誤り訂正回路の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の一実施例における誤り訂正回路のメモ
リ制御回路の構成を示すブロック図である。
リ制御回路の構成を示すブロック図である。
【図３】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図４】本発明の実施の形態の全体構成を示すブロック
図である。
図である。
【図５】従来の誤り訂正回路の構成例を示すブロック図
である。
である。
【図６】従来の誤り訂正回路のメモリ制御回路の構成を
示すブロック図である。
示すブロック図である。
【図７】従来技術の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図８】ＲＳＰＣ誤り訂正方式のフォーマットを説明す
るための図である。
るための図である。
１ シンドローム計算部 ２ 誤り値／誤り位置計算部 ３ ＸＯＲ部 ４ ラッチ ５ 出力制御部 ６ メモリ制御部 ７ 書込みアドレスポインタ ８ 読込みアドレスポインタ ９ アドレス選択部 １０ Ｒ／Ｗ信号コントロール部 １１ 入力データ遅延部 １２ メモリ制御回路 １３ 誤り訂正回路 １４ メモリ回路 １０１ 訂正前データ １０２ オーバーライト位置訂正前データ １０３ 訂正後データ １０４ ラッチ信号 １０５ 出力イネーブル信号 １０６ メモリデータバス １０７ メモリライト信号 １０８ Ｒ／Ｗコントロール １０９ 書き込みポインタ更新信号 １１０ 読み込みポインタ更新信号 １１１ 書込みアドレス １１２ 読込みアドレス １１３ メモリアドレス １１４ アドレスバス １１５ メモリデータバス
Claims (5)
- 【請求項１】光ディスク等のデジタルデータを再生もし
くは記録再生する装置において、 光ディスク等からの再生信号を復調した後の訂正前デー
タを一旦記憶する記憶手段と、 前記記憶手段に記憶されたデータ列を予め定められた順
番に読み出して誤り訂正部に送出し、 前記誤り訂正部において、誤り値／誤り位置の出力が確
定した際に、前記出力に対応する訂正前のデータを再び
元の記憶位置から読み出し、訂正箇所を訂正した後に、
前記記憶手段に、訂正後データを再書き込み、するよう
に制御する手段と、 を備えたことを特徴とする誤り訂正回路。 - 【請求項２】前記誤り訂正部が、入力符号のシンドロー
ムを計算するシンドローム計算部と、 該シンドロームより誤り値および誤り位置を計算する誤
り値／誤り位置計算部と、 前記記憶手段から読み出された訂正前データと前記誤り
値／誤り位置計算部の出力との排他的論理論理和を出力
する手段と、 訂正したデータを前記記憶手段に書き戻すために出力イ
ネーブル信号により訂正後データを出力する出力制御部
と、 を備えたことを特徴とする請求項１記載の誤り訂正回
路。 - 【請求項３】入力される誤り訂正符号の符号長の長い場
合には、請求項１記載の誤り訂正回路を用い、符号長の
短い場合には前記記憶手段からの再読み出しを行わず
に、誤り訂正部に、訂正処理遅延時間分の段数を持つシ
フトレジスタを備えたことを特徴とする誤り訂正回路。 - 【請求項４】誤り訂正回路の符号長が３０シンボルより
も短い場合に、前記記憶手段からの再読み出しを行わず
に、誤り訂正部に内蔵されたシフトレジスタを用いるこ
とを特徴とする請求項３記載の誤り訂正回路。 - 【請求項５】光ディスク等のデジタルデータを再生もし
くは記録再生する装置において、 光ディスク等からの再生信号を復調した後の訂正前デー
タを一旦記憶する記憶手段、を備え、 入力符号のシンドロームを計算するシンドローム計算部
と、 該シンドロームより誤り値および誤り位置を計算する誤
り値／誤り位置計算部と、 訂正前データと前記誤り値／誤り位置計算部の出力との
排他的論理論理和をとるゲート手段と、 訂正したデータを前記記憶手段に書き戻すために出力イ
ネーブル信号により訂正後データを出力する出力制御部
と、 を有する誤り訂正部、を備え、 前記記憶手段に記憶されたデータ列を予め定められた順
番に読み出して前記誤り訂正部に送出し、 前記誤り値／誤り位置計算部の出力が確定した際に、前
記記憶手段の元の記憶位置から再び読み出された前記出
力に対応する訂正前データを入力とするラッチ回路にラ
ッチタイミング信号を供給し、 前記ラッチ回路の出力と前記誤り値／誤り位置計算部の
出力との排他的論理論理和を、訂正後データとして、前
記出力制御部から前記記憶手段に再書き込みするように
制御する制御手段を、更に備えたことを特徴とする誤り
訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327637A JPH10154941A (ja) | 1996-11-22 | 1996-11-22 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327637A JPH10154941A (ja) | 1996-11-22 | 1996-11-22 | 誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154941A true JPH10154941A (ja) | 1998-06-09 |
Family
ID=18201282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8327637A Pending JPH10154941A (ja) | 1996-11-22 | 1996-11-22 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907559B2 (en) | 2000-12-22 | 2005-06-14 | Koninklijke Philips Electronics N.V. | Method and apparatus for data reproduction |
| US9298549B2 (en) | 2013-12-11 | 2016-03-29 | International Business Machines Corporation | Read buffer architecture supporting integrated XOR-reconstructed and read-retry for non-volatile random access memory (NVRAM) systems |
-
1996
- 1996-11-22 JP JP8327637A patent/JPH10154941A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907559B2 (en) | 2000-12-22 | 2005-06-14 | Koninklijke Philips Electronics N.V. | Method and apparatus for data reproduction |
| US9298549B2 (en) | 2013-12-11 | 2016-03-29 | International Business Machines Corporation | Read buffer architecture supporting integrated XOR-reconstructed and read-retry for non-volatile random access memory (NVRAM) systems |
| US10169145B2 (en) | 2013-12-11 | 2019-01-01 | International Business Machines Corporation | Read buffer architecture supporting integrated XOR-reconstructed and read-retry for non-volatile random access memory (NVRAM) systems |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6553533B2 (en) | Method and apparatus for detecting and correcting errors and erasures in product ECC-coded data arrays for DVD and similar storage subsystems | |
| KR100517482B1 (ko) | 곱셈 코드에 대한 동시 행/열 신드롬 발생기 | |
| US4881232A (en) | Method and apparatus for error correction | |
| US8001447B2 (en) | Error correction method and apparatus for data storage device | |
| JP2004348824A (ja) | Ｅｃｃエンコード方法、ｅｃｃエンコード装置 | |
| KR100361947B1 (ko) | 디스크 재생 장치에 적용되는 에러 검출 회로 | |
| JPH10154941A (ja) | 誤り訂正回路 | |
| JP2000207837A (ja) | 情報記録方法 | |
| US7127657B2 (en) | System and method for processing digital data while buffering digital data in a buffer memory | |
| US20080109706A1 (en) | Error correction method and apparatus for optical information storage medium recording/reproducing apparatus | |
| US7213190B2 (en) | Data processing apparatus and method | |
| JP2000010807A (ja) | ディジタルデータ再生装置 | |
| JPH07169205A (ja) | データ再生方法及びデータ再生装置 | |
| JPS63197122A (ja) | エラ−訂正及びチエツク装置 | |
| JP3302896B2 (ja) | 誤り訂正回路及びこれを用いたディスク再生装置及びｃｄ−ｒｏｍドライブ | |
| JP4004102B2 (ja) | 符号誤り訂正検出装置 | |
| KR100207616B1 (ko) | 에러플래그 처리방법 및 회로 | |
| KR100215807B1 (ko) | 디지탈 신호의 에러 정정 장치 및 방법 | |
| JP3740256B2 (ja) | 誤り訂正符号復号化装置及び誤り訂正符号復号化方法 | |
| KR19990049147A (ko) | 에러정정방법 | |
| JPS63298776A (ja) | エラ−訂正処理方式 | |
| JP4504591B2 (ja) | 光ディスク記録方法及び記録再生装置 | |
| JP3995693B2 (ja) | 符号誤り訂正検出装置 | |
| JPH10320933A (ja) | 光ディスク再生信号処理回路 | |
| JPH11213575A (ja) | データ再生装置とデータ記録再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000425 |