JPH10160801A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10160801A JPH10160801A JP8318293A JP31829396A JPH10160801A JP H10160801 A JPH10160801 A JP H10160801A JP 8318293 A JP8318293 A JP 8318293A JP 31829396 A JP31829396 A JP 31829396A JP H10160801 A JPH10160801 A JP H10160801A
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- Japan
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- circuit
- input
- signal
- output
- semiconductor integrated
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000005669 field effect Effects 0.000 claims description 2
- 230000008054 signal transmission Effects 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】試験を容易化し、信頼性を向上させること。
【解決手段】フリップフロップＦ１０〜Ｆ１ｍ，Ｆ２０
〜Ｆ２ｎは、スキャンモード信号ＳＭＤによってシフト
レジスタとして構成され、スキャン入力ＳＩＮからの信
号が逐次に順送りされ、スキャン出力ＳＯＵＴから順次
に出力される。組合わせ回路１０の入力信号は、フリッ
プフロップＦ１０〜Ｆ１ｉとＲＡＭマクロ２０とから入
力され、出力信号は、フリップフロップＦ２０〜Ｆ２ｊ
とＲＡＭマクロ２０とに出力される。ＲＡＭマクロ２０
は、ＲＡＭ部２１と試験回路２２とから構成されてお
り、テストモード信号ＴＭＤからの信号により制御され
る。試験回路２２は、テストモード時にＲＡＭ２１の入
力信号をそのまま、または簡単な組合わせ回路（入力信
号の本数が出力信号の本数より多いので、出力本数を減
らすための論理やセレクタ等）を介して出力させる機能
を持つ。
〜Ｆ２ｎは、スキャンモード信号ＳＭＤによってシフト
レジスタとして構成され、スキャン入力ＳＩＮからの信
号が逐次に順送りされ、スキャン出力ＳＯＵＴから順次
に出力される。組合わせ回路１０の入力信号は、フリッ
プフロップＦ１０〜Ｆ１ｉとＲＡＭマクロ２０とから入
力され、出力信号は、フリップフロップＦ２０〜Ｆ２ｊ
とＲＡＭマクロ２０とに出力される。ＲＡＭマクロ２０
は、ＲＡＭ部２１と試験回路２２とから構成されてお
り、テストモード信号ＴＭＤからの信号により制御され
る。試験回路２２は、テストモード時にＲＡＭ２１の入
力信号をそのまま、または簡単な組合わせ回路（入力信
号の本数が出力信号の本数より多いので、出力本数を減
らすための論理やセレクタ等）を介して出力させる機能
を持つ。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にＲＡＭを構成する多数のＲＡＭマクロとその他
の論理回路とを１チップに納め論理回路部分の試験を容
易化した半導体集積回路に関する。
し、特にＲＡＭを構成する多数のＲＡＭマクロとその他
の論理回路とを１チップに納め論理回路部分の試験を容
易化した半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、試験容易化の
ために、スキャンパスを設けて、回路試験時に直接回路
の内部状態を制御および観測できる構成をとるものが多
い。例えば、特開昭６３−１７５７８１号公報に示され
る半導体集積回路では、複数のフリップフロップ回路を
縦続接続しており、テストパターン信号を初段のフリッ
プフロップ回路から逐次に順送りして、各フリップフロ
ップにデータをセットしている。また、内部状態を観測
するときには、スキャンパス回路を使用して最終段のフ
リップフロップ回路から順次に出力される信号を観測し
ている。
ために、スキャンパスを設けて、回路試験時に直接回路
の内部状態を制御および観測できる構成をとるものが多
い。例えば、特開昭６３−１７５７８１号公報に示され
る半導体集積回路では、複数のフリップフロップ回路を
縦続接続しており、テストパターン信号を初段のフリッ
プフロップ回路から逐次に順送りして、各フリップフロ
ップにデータをセットしている。また、内部状態を観測
するときには、スキャンパス回路を使用して最終段のフ
リップフロップ回路から順次に出力される信号を観測し
ている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、複数のフリップフロップ回路が縦続接続さ
れており、テストパターン信号を初段のフリップフロッ
プ回路から逐次に順送りして、各フリップフロップにデ
ータをセットしている。また、内部状態を観測する時に
は、スキャンパス回路を使用して最終段のフリップフロ
ップ回路から順次に出力される信号を観測しているの
で、スキャン用フリップフロップ間の組合せ回路内にＲ
ＡＭマクロがある場合には、ＲＡＭマクロの入力側と出
力側とのそれぞれの組合せ回路を試験するために、ＲＡ
Ｍ内のデータを確定させておく必要がある。また、ＲＡ
Ｍマクロ内のメモリセルへの書込み／読出しを行わなけ
れば、ＲＡＭマクロの入出力信号を活性化出来ず、ＲＡ
Ｍマクロの入出力の前後の組合せ回路の試験するために
は、入力しなければならないパターンが複雑でしかも多
数のパターンを必要とするという問題点がある。
集積回路は、複数のフリップフロップ回路が縦続接続さ
れており、テストパターン信号を初段のフリップフロッ
プ回路から逐次に順送りして、各フリップフロップにデ
ータをセットしている。また、内部状態を観測する時に
は、スキャンパス回路を使用して最終段のフリップフロ
ップ回路から順次に出力される信号を観測しているの
で、スキャン用フリップフロップ間の組合せ回路内にＲ
ＡＭマクロがある場合には、ＲＡＭマクロの入力側と出
力側とのそれぞれの組合せ回路を試験するために、ＲＡ
Ｍ内のデータを確定させておく必要がある。また、ＲＡ
Ｍマクロ内のメモリセルへの書込み／読出しを行わなけ
れば、ＲＡＭマクロの入出力信号を活性化出来ず、ＲＡ
Ｍマクロの入出力の前後の組合せ回路の試験するために
は、入力しなければならないパターンが複雑でしかも多
数のパターンを必要とするという問題点がある。
【０００４】本発明の目的は、試験を容易化し、信頼性
を向上させることが可能な半導体集積回路を提供するこ
とにある。
を向上させることが可能な半導体集積回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、内部に組合せ回路とＲＡＭマクロとを複数個有する
半導体集積回路において、テスト時にＲＡＭマクロを構
成するメモリセルへの入力信号を阻止し、直接前記ＲＡ
Ｍマクロの出力として外部に出力させる試験回路を有す
る構成である。
は、内部に組合せ回路とＲＡＭマクロとを複数個有する
半導体集積回路において、テスト時にＲＡＭマクロを構
成するメモリセルへの入力信号を阻止し、直接前記ＲＡ
Ｍマクロの出力として外部に出力させる試験回路を有す
る構成である。
【０００６】本発明の半導体集積回路は、前記試験回路
が、前記メモリセルへの入力信号の信号線に直接接続す
るビット信号線と反転回路を介して接続する反転ビット
信号線とに分岐した一対の信号線と、この一対の信号線
に接続する一対の入力側スイッチ回路と、この入力側ス
イッチ回路に縦続に接続する一対のメモリ側スイッチ回
路と、前記入力側スイッチ回路およびメモリ側スイッチ
回路とを制御する信号切り替え制御回路とを含んでもよ
い。
が、前記メモリセルへの入力信号の信号線に直接接続す
るビット信号線と反転回路を介して接続する反転ビット
信号線とに分岐した一対の信号線と、この一対の信号線
に接続する一対の入力側スイッチ回路と、この入力側ス
イッチ回路に縦続に接続する一対のメモリ側スイッチ回
路と、前記入力側スイッチ回路およびメモリ側スイッチ
回路とを制御する信号切り替え制御回路とを含んでもよ
い。
【０００７】本発明の半導体集積回路は、前記入力側ス
イッチ回路およびメモリ側スイッチ回路を構成するスイ
ッチ素子が、信号の伝達を両方向に可能とする電子スイ
ッチ素子であってもよい。
イッチ回路およびメモリ側スイッチ回路を構成するスイ
ッチ素子が、信号の伝達を両方向に可能とする電子スイ
ッチ素子であってもよい。
【０００８】本発明の半導体集積回路は、前記電子スイ
ッチ素子が、電解効果トランジスタであってもよい。
ッチ素子が、電解効果トランジスタであってもよい。
【０００９】本発明の半導体集積回路は、前記メモリセ
ルの出力信号を出力するセンスアンプ出力回路の入力を
前記入力側スイッチ回路と前記メモリ側スイッチ回路と
の間のビット信号線と反転ビット信号線とにそれぞれ接
続してもよい。
ルの出力信号を出力するセンスアンプ出力回路の入力を
前記入力側スイッチ回路と前記メモリ側スイッチ回路と
の間のビット信号線と反転ビット信号線とにそれぞれ接
続してもよい。
【００１０】［作用］本発明の半導体集積回路は、ＲＡ
Ｍマクロ内にメモリセルを介さずに入力信号を出力する
機能を持つ試験回路を設けてある。
Ｍマクロ内にメモリセルを介さずに入力信号を出力する
機能を持つ試験回路を設けてある。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１は本発明の第１の実施の形態を示すブ
ロック図である。
ロック図である。
【００１３】フリップフロップＦ１０，Ｆ１ｉ，Ｆ１
ｋ，Ｆ１ｍ，Ｆ２０，Ｆ２ｊ，Ｆ２ｌ，Ｆ２ｎは、スキ
ャンモード信号ＳＭＤによってシフトレジスタとして構
成され、スキャン入力ＳＩＮからの信号が逐次に順送り
され、スキャン出力ＳＯＵＴから順次に出力される。組
合わせ回路１０の入力信号は、フリップフロップＦ１０
〜Ｆ１ｉとＲＡＭマクロ２０とから入力され、出力信号
は、フリップフロップＦ２０〜Ｆ２ｊとＲＡＭマクロ２
０とに出力される。ＲＡＭマクロ２０は、ＲＡＭ部２１
と試験回路２２とから構成されており、テストモード信
号ＴＭＤからの信号により制御される。
ｋ，Ｆ１ｍ，Ｆ２０，Ｆ２ｊ，Ｆ２ｌ，Ｆ２ｎは、スキ
ャンモード信号ＳＭＤによってシフトレジスタとして構
成され、スキャン入力ＳＩＮからの信号が逐次に順送り
され、スキャン出力ＳＯＵＴから順次に出力される。組
合わせ回路１０の入力信号は、フリップフロップＦ１０
〜Ｆ１ｉとＲＡＭマクロ２０とから入力され、出力信号
は、フリップフロップＦ２０〜Ｆ２ｊとＲＡＭマクロ２
０とに出力される。ＲＡＭマクロ２０は、ＲＡＭ部２１
と試験回路２２とから構成されており、テストモード信
号ＴＭＤからの信号により制御される。
【００１４】ＲＡＭマクロ２０内の試験回路２２は、テ
ストモード時にＲＡＭ２１の入力信号をそのまま、また
は簡単な組合わせ回路（入力信号の本数が出力信号の本
数より多いので、出力本数を減らすための論理やセレク
タ等）を介して出力させる機能を持つ。
ストモード時にＲＡＭ２１の入力信号をそのまま、また
は簡単な組合わせ回路（入力信号の本数が出力信号の本
数より多いので、出力本数を減らすための論理やセレク
タ等）を介して出力させる機能を持つ。
【００１５】図２は本発明の第１の実施の形態の試験回
路の回路図である。
路の回路図である。
【００１６】メモリセル３１，３２，３ｓに接続されて
いるビット信号線Ｂ、反転ビット信号線／Ｂは、トラン
ジスタ４１、４２のドレインにそれぞれ接続され、トラ
ンジスタ４１、４２のゲート入力は、テストモード信号
ＴＭＤを反転させるインバータ４５の出力が接続され
て、トランジスタ４１、４２のソースは、トランジスタ
４３、４４のドレインとセンスアンプ出力回路５０とに
それぞれ接続されている。
いるビット信号線Ｂ、反転ビット信号線／Ｂは、トラン
ジスタ４１、４２のドレインにそれぞれ接続され、トラ
ンジスタ４１、４２のゲート入力は、テストモード信号
ＴＭＤを反転させるインバータ４５の出力が接続され
て、トランジスタ４１、４２のソースは、トランジスタ
４３、４４のドレインとセンスアンプ出力回路５０とに
それぞれ接続されている。
【００１７】トランジスタ４３、４４のゲートは、ＯＲ
ゲート４６の出力が接続され、トランジスタ４３、４４
のソースには入力信号ＤＩＮとその信号を反転させるイ
ンバータ４７の出力がそれぞれ接続されている。ＯＲゲ
ート４６の入力にはテストモード信号ＴＭＤとライトパ
ルス信号ＷＰが接続されている。
ゲート４６の出力が接続され、トランジスタ４３、４４
のソースには入力信号ＤＩＮとその信号を反転させるイ
ンバータ４７の出力がそれぞれ接続されている。ＯＲゲ
ート４６の入力にはテストモード信号ＴＭＤとライトパ
ルス信号ＷＰが接続されている。
【００１８】センスアンプ出力回路５０の出力はＲＡＭ
マクロ２０の出力信号ＤＯＵＴとして出力される。
マクロ２０の出力信号ＤＯＵＴとして出力される。
【００１９】次に動作について説明する。
【００２０】テストモード信号ＴＭＤが”０”のときト
ランジスタ４１，４２はそれぞれオンとなり、ライトパ
ルス信号ＷＰが”０”のときメモリセル内のデータがセ
ンスアンプ出力回路５０を通して出力される。テストモ
ードＴＭＤが”０”でライトパルスＷＰが”１”のとき
はトランジスタ４３，４４がそれぞれオンとなり、入力
信号ＤＩＮのデータがメモリセル３１，３２，３ｓに書
き込まれる。
ランジスタ４１，４２はそれぞれオンとなり、ライトパ
ルス信号ＷＰが”０”のときメモリセル内のデータがセ
ンスアンプ出力回路５０を通して出力される。テストモ
ードＴＭＤが”０”でライトパルスＷＰが”１”のとき
はトランジスタ４３，４４がそれぞれオンとなり、入力
信号ＤＩＮのデータがメモリセル３１，３２，３ｓに書
き込まれる。
【００２１】テストモード信号ＴＭＤが”１”のときト
ランジスタ４１，４２はオフされ、メモリセル３１，３
２，３ｓからのデータが遮断され、トランジスタ４３，
４４がオンされ、入力信号ＤＩＮからのデータがセンス
アンプ出力回路５０を通してそのままＲＡＭマクロ２０
の出力信号ＤＯＵＴとなる。
ランジスタ４１，４２はオフされ、メモリセル３１，３
２，３ｓからのデータが遮断され、トランジスタ４３，
４４がオンされ、入力信号ＤＩＮからのデータがセンス
アンプ出力回路５０を通してそのままＲＡＭマクロ２０
の出力信号ＤＯＵＴとなる。
【００２２】上述の説明では入力信号ＤＩＮをそのまま
出力信号ＤＯＵＴに出力させる構成になっているが、入
力信号ＤＩＮまたは出力信号ＤＯＵＴにセレクタ等を入
れることによってアドレス信号等の入力信号もメモリセ
ル３１，３２，３ｓを介さずに出力させることができ
る。
出力信号ＤＯＵＴに出力させる構成になっているが、入
力信号ＤＩＮまたは出力信号ＤＯＵＴにセレクタ等を入
れることによってアドレス信号等の入力信号もメモリセ
ル３１，３２，３ｓを介さずに出力させることができ
る。
【００２３】従って、テストモード時にはＲＡＭマクロ
２０の入力信号ＤＩＮから出力信号ＤＯＵＴまでを簡単
な組合わせ回路として扱うことが可能となり、ＲＡＭマ
クロ２０の入力側と出力側とのそれぞれの組合わせ回路
１０の試験を容易に行うことが可能となる。
２０の入力信号ＤＩＮから出力信号ＤＯＵＴまでを簡単
な組合わせ回路として扱うことが可能となり、ＲＡＭマ
クロ２０の入力側と出力側とのそれぞれの組合わせ回路
１０の試験を容易に行うことが可能となる。
【００２４】
【発明の効果】以上説明したように、本発明は、ＲＡＭ
マクロを試験時に簡単な組合わせ回路として扱うことが
でき、ＲＡＭマクロの入力側と出力側とのそれの組合わ
せ回路の試験パターンを容易に作成することが可能とな
るという効果が有る。
マクロを試験時に簡単な組合わせ回路として扱うことが
でき、ＲＡＭマクロの入力側と出力側とのそれの組合わ
せ回路の試験パターンを容易に作成することが可能とな
るという効果が有る。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】本発明の第１の実施の形態の試験回路の回路図
である。
である。
１０ 組合わせ回路 ２０ ＲＡＭマクロ ２１ ＲＡＭ ２２ 試験回路 ３１，３２，３ｓ メモリセル ４１，４２，４３，４４ トランジスタ ４５，４７ インバータ ４６ ＯＲゲート ５０ センスアンプ出力回路 ／Ｂ 反転ビット信号線 Ｂ ビット信号線 ＤＩＮ 入力信号 ＤＯＵＴ 出力信号 Ｆ１０，Ｆ１ｉ，Ｆ１ｋ，Ｆ１ｍ，Ｆ２０，Ｆ２ｊ，Ｆ
２ｌ，Ｆ２ｎ フリップフロップ ＳＩＮ スキャン入力 ＳＭＤ スキャンモード信号 ＳＯＵＴ スキャン出力 ＴＭＤ テストモード信号 ＷＰ ライトパルス信号
２ｌ，Ｆ２ｎ フリップフロップ ＳＩＮ スキャン入力 ＳＭＤ スキャンモード信号 ＳＯＵＴ スキャン出力 ＴＭＤ テストモード信号 ＷＰ ライトパルス信号
Claims (5)
- 【請求項１】 内部に組合せ回路とＲＡＭマクロとを複
数個有する半導体集積回路において、テスト時にＲＡＭ
マクロを構成するメモリセルへの入力信号を阻止し、直
接前記ＲＡＭマクロの出力として外部に出力させる試験
回路を有することを特徴とする半導体集積回路。 - 【請求項２】 前記試験回路が、前記メモリセルへの入
力信号の信号線に直接接続するビット信号線と反転回路
を介して接続する反転ビット信号線とに分岐した一対の
信号線と、この一対の信号線に接続する一対の入力側ス
イッチ回路と、この入力側スイッチ回路に縦続に接続す
る一対のメモリ側スイッチ回路と、前記入力側スイッチ
回路およびメモリ側スイッチ回路とを制御する信号切り
替え制御回路とを含むことを特徴とする請求項１記載の
半導体集積回路。 - 【請求項３】 前記入力側スイッチ回路およびメモリ側
スイッチ回路を構成するスイッチ素子が、信号の伝達を
両方向に可能とする電子スイッチ素子であることを特徴
とする請求項２記載の半導体集積回路。 - 【請求項４】 前記電子スイッチ素子が、電解効果トラ
ンジスタであることを特徴とする請求項３記載の半導体
集積回路。 - 【請求項５】 前記メモリセルの出力信号を出力するセ
ンスアンプ出力回路の入力を前記入力側スイッチ回路と
前記メモリ側スイッチ回路との間のビット信号線と反転
ビット信号線とにそれぞれ接続することを特徴とする請
求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8318293A JPH10160801A (ja) | 1996-11-28 | 1996-11-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8318293A JPH10160801A (ja) | 1996-11-28 | 1996-11-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10160801A true JPH10160801A (ja) | 1998-06-19 |
Family
ID=18097590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8318293A Pending JPH10160801A (ja) | 1996-11-28 | 1996-11-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10160801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10261127B2 (en) | 2017-02-21 | 2019-04-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
-
1996
- 1996-11-28 JP JP8318293A patent/JPH10160801A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10261127B2 (en) | 2017-02-21 | 2019-04-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990608 |