JPH10160802A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 通常動作に影響を与えることなく、短時間で
正確に入力電圧マージン試験を行う。 【解決手段】 入力端子２１〜２３に入力された信号は
入力バッファ２６〜２８を介して、レベル判定回路３１
〜３３に入力される。シフトモード入力端子２５を
“Ｌ”として、テストクロック端子２４にクロック信号
を与えると、レベル判定回路３１〜３３から出力される
判定結果値が、フリップフロップ３４〜３６に取り込ま
れる。フリップフロップ３６に取り込まれた判定結果値
は、出力バッファ３７を介して出力端子３８に出力され
る。シフトモード入力端子２５を“Ｈ”として、クロッ
ク信号を与えると、判定結果値は、フリップフロップ３
４から３５に、フリップフロップ３５から３６にそれぞ
れシフトする。さらに、クロックを与えると判定結果値
はフリップフロップ３５から３６にシフトする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＬＳＩ（Large
Scale Integration：大規模集積回路）等の半導体集積
回路に内蔵されるテスト回路に係り、特に入力電圧マー
ジン試験のためのテスト回路を内蔵した半導体集積回路
に関する。

【０００２】

【従来の技術】ＬＳＩのような半導体集積回路の製造時
には、製造されたデバイス、すなわち半導体集積回路が
正常に動作するか否かをチェックするための各種動作テ
ストが行われる。ＬＳＩには、このような動作テスト
を、適切に、確実に且つ速やかに実行するために、動作
テストのための回路が予め組み込まれていることが多
い。このようなＬＳＩにおけるテスト項目としては、例
えば入力電圧の許容度、すなわち入力電圧マージン等の
チェックのような直流特性チェックがある。

【０００３】半導体集積回路における従来の直流特性チ
ェック方式の一例が特開平１−１１１３６５号公報に開
示されている。この特開平１−１１１３６５号公報に
は、半導体集積回路において、特に、直流特性チェック
に要する時間を短縮しようとする技術が示されている。
すなわち、特開平１−１１１３６５号公報に開示されて
いる半導体集積回路は、テスト端子、およびこのテスト
端子にテスト信号が入力された場合に、入力バッファの
出力端と出力バッファの入力端との間を短絡する短絡回
路を有している。この短絡回路は、入力端子に入力され
た信号を内部回路を経ることなく出力バッファを介して
出力端子に出力させる。

【０００４】この特開平１−１１１３６５号公報に示さ
れた半導体集積回路について、図３を参照して具体的に
説明する。

【０００５】図３に示す半導体集積回路は、入力端子
１、出力端子２、テスト端子３、トランスミッションゲ
ート４〜７、入力バッファ８〜１０、出力バッファ１１
および内部回路１２を有している。入力端子１と内部回
路１２との間には、入力バッファ８およびトランスミッ
ションゲート４が順次直列に接続されている。内部回路
１２と出力端子２との間には、トランスミッションゲー
ト７および出力バッファ１１が順次直列に接続されてい
る。入力バッファ８とトランスミッションゲート４との
接続点と、トランスミッションゲート７と出力バッファ
１１との接続点との間には、トランスミッションゲート
５およびトランスミッションゲート６が順次直列に接続
されている。

【０００６】トランスミッションゲート４、５、６およ
び７は、いずれもＰＭＯＳＦＥＴ（Ｐチャネル金属酸化
物半導体電界効果型トランジスタ）トランジスタおよび
ＮＭＯＳＦＥＴ（Ｎチャネル金属酸化物半導体電界効果
型トランジスタ）のソース−ドレイン間回路同士を並列
に接続した回路により構成されている。

【０００７】トランスミッションゲート４および７のＰ
ＭＯＳＦＥＴのゲートおよびトランスミッションゲート
５および６のＮＭＯＳＦＥＴのゲートには、テスト端子
３の入力に基づき、入力バッファ９および１０を介して
供給される信号Ｔが与えられる。一方、トランスミッシ
ョンゲート４および７のＮＭＯＳＦＥＴのゲートには、
テスト端子３の入力が入力バッファ９により反転された
信号Ｔバー（図３においては「Ｔ」の上にバー、すなわ
ち傍線を付して示しており、以下、「／Ｔ」と表記す
る）が与えられる。

【０００８】トランスミッションゲート４および７は、
信号Ｔが“Ｌ（ローレベル）”の場合には導通し、“Ｈ
（ハイレベル）”の場合には遮断する。逆に、トランス
ミッションゲート５および６は信号Ｔが“Ｈ”の場合に
導通し、“Ｌ”の場合には遮断する。これらトランスミ
ッションゲート４および５によりセレクタ回路１３が構
成され、トランスミッションゲート６および７によりセ
レクタ回路１４が構成される。

【０００９】次に、図３に示した半導体集積回路の動作
を説明する。今、テスト端子３に“Ｌ”信号を与える
と、トランスミッションゲート４およびトランスミッシ
ョンゲート７は導通状態、トランスミッションゲート５
およびトランスミッションゲート６は非導通すなわち遮
断状態となる。したがって、入力端子１に与えられる信
号は、入力バッファ８およびトランスミッションゲート
４を介して内部回路１２に入力される。また、内部回路
１２の出力はトランスミッションゲート７および出力バ
ッファ１１を介して出力端子２に導出される。これは、
通常の動作と同様である。

【００１０】次に、テスト端子３を“Ｈ”とすると、ト
ランスミッションゲート５および６は導通し、トランス
ミッションゲート４および７は遮断する。このため、入
力端子１の入力信号は入力バッファ８、トランスミッシ
ョンゲート５、トランスミッションゲート６および出力
バッファ１１を介して出力端子２に出力される。したが
って、入力信号は、内部回路１２を通過せずに、入力バ
ッファ８および出力バッファ１１を通過するので、入出
力の状態に基づき直流特性をチェックすることが可能で
ある。

【００１１】

【発明が解決しようとする課題】上述したように、図３
に示した特開平１−１１１３６５号公報の半導体集積回
路においては、テスト動作時に内部回路１２を通過させ
ずに入出力の状態をチェックすることは可能である。し
かしながら、図３のような構成では、通常動作時に入力
バッファ８と内部回路１２との間および内部回路１２と
出力バッファ１１との間の遅延時間が増加するという問
題がある。それは、入力バッファ８と内部回路１２との
間および内部回路１２と出力バッファ１１との間にそれ
ぞれ挿入されたセレクタ回路１３および１４を通常動作
時にも信号が通過するので、これらセレクタ回路１３お
よび１４を信号が伝搬するのに要する時間だけ、伝搬遅
延時間が増加することに起因している。

【００１２】この発明は、上述した事情に鑑みてなされ
たもので、組み込まれるテスト回路が、通常動作に影響
を与えることなく、短時間で正確に入力電圧マージン試
験を行うことを可能とする半導体集積回路を提供するこ
とを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点に係る半導体集積回路は、複
数の入力端子にそれぞれ設けられる複数の入力バッファ
と、前記複数の入力バッファに接続される内部回路と、
前記複数の入力バッファと内部回路との各接続箇所に接
続され該接続箇所のレベルをそれぞれ判定する複数のレ
ベル判定回路と、前記複数のレベル判定回路の判定出力
をそれぞれ並列的に検出し、該判定出力を逐次スキャン
して、時系列に出力するスキャン回路と、を具備する。

【００１４】前記スキャン回路は、各々シフト動作によ
るスキャン機能を有し、各レベル判定回路にそれぞれ接
続され且つ互いに従属的に接続されて一連のスキャンパ
スを構成する複数のスキャン機能付きフリップフロップ
を含んでいてもよい。

【００１５】前記スキャン回路は、前記各レベル判定回
路から前記スキャン機能付きフリップフロップへのレベ
ル判定出力の取り込み、および各スキャン機能付きフリ
ップフロップの後段へのシフト動作を選択的に制御する
回路を含んでいてもよい。

【００１６】前記スキャン回路は、各レベル判定回路の
出力がそれぞれ各段に入力されたシフトレジスタを含ん
でいてもよい。

【００１７】この発明の第２の観点に係る半導体集積回
路は、複数の入力端子にそれぞれ設けられる複数の入力
バッファと、前記複数の入力バッファに接続される内部
回路と、前記複数の入力バッファと内部回路との各接続
箇所に接続され該接続箇所のレベルをそれぞれ判定する
複数のレベル判定回路と、各々シフト動作によるスキャ
ン機能を有し、前記複数のレベル判定回路の判定出力が
それぞれ入力され且つ互いに従属的に接続されて一連の
スキャンパスを構成する複数のスキャン機能付きフリッ
プフロップと、を具備する。

【００１８】前記複数のフリップフロップは、それぞれ
データ端子、シフトイン端子、シフトアウト端子、およ
びシフトモード制御端子を有し、前記データ端子には、
各レベル判定回路からの判定出力が与えられ、前記シフ
トイン端子は、初段が所定レベルにクランプされ、その
他には前段のシフトアウト端子からの出力が与えられ、
前記シフトアウト端子は、最終段がテスト出力端子に、
その他が次段のシフトイン端子にシフトアウト出力を供
給するとともに、前記シフトモード制御端子は、それぞ
れ第１のモードおよび第２のモードを指定する第１のモ
ード信号および第２のモード信号が与えられ、前記シフ
トモード制御端子に第１のモード信号が与えられると、
前記データ端子の入力を取り込んでシフトアウト出力と
して前記シフトアウト端子に出力させ、前記シフトモー
ド端子に第２のモード信号が与えられると、前記シフト
イン端子の入力を取り込んで前記シフトアウト端子に出
力する回路を含んでいてもよい。

【００１９】前記レベル判定回路は、インバータを含ん
でいてもよい。

【００２０】この発明の半導体集積回路においては、複
数の入力端子がそれぞれ複数の入力バッファを介して内
部回路に接続され、前記複数の入力バッファと内部回路
との各接続箇所にそれぞれレベルを判定する複数のレベ
ル判定回路を設け、前記複数のレベル判定回路の判定出
力を、それぞれ複数のスキャン機能付きフリップフロッ
プの従属接続等により構成したスキャン回路に並列的に
入力し、該判定出力を前記スキャン回路により逐次スキ
ャンして時系列に出力する。したがって、テスト回路と
なるレベル判定回路およびスキャン機能付きフリップフ
ロップ群等のスキャン回路が、通常動作の信号路には挿
入されておらず、通常動作に影響を与えることがない。
しかも、複数の入力端子に対する入力電圧マージン試験
を、一本のスキャンパスによるシフト動作で行うので、
短時間で正確に入力電圧マージン試験を行うことができ
る。

【００２１】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。

【００２２】図１および図２を参照してこの発明による
半導体集積回路の実施の形態を説明する。図１は、この
発明の実施の形態に係る半導体集積回路の構成を示して
いる。

【００２３】図１に示す半導体集積回路は、入力端子２
１，２２，２３、テストクロック端子２４、シフトモー
ド入力端子２５、入力バッファ２６，２７，２８，２
９，３０、レベル判定回路３１，３２，３３、スキャン
機能付きフリップフロップ（以下、単に「フリップフロ
ップ」と称する）３４，３５，３６、出力バッファ３
７、出力端子３８および内部回路３９を具備している。

【００２４】入力端子２１と内部回路３９との間に入力
バッファ２６が直列に接続されている。同様にして、入
力端子２２と内部回路３９との間には入力バッファ２７
が、そして入力端子２３と内部回路３９との間に入力バ
ッファ２８がそれぞれ接続されている。

【００２５】レベル判定回路３１は、入力バッファ２６
と内部回路３９との接続点と、フリップフロップ３４の
データ端子Ｄとの間に接続されている。同様にして、レ
ベル判定回路３２は、入力バッファ２７と内部回路３９
との接続点と、フリップフロップ３５のデータ端子Ｄと
の間に、そしてレベル判定回路３３は、入力バッファ２
８と内部回路３９との接続点と、フリップフロップ３６
のデータ端子Ｄとの間にそれぞれ接続される。レベル判
定回路３１〜３３は、例えばインバータにより構成す
る。

【００２６】フリップフロップ３４〜３６のクロック端
子ＣＫには、テストクロック端子２４から入力されたテ
ストクロック信号ＴＣＫが、入力バッファ２９を介して
供給される。フリップフロップ３４〜３６のシフトモー
ド端子ＳＭには、シフトモード入力端子２５から入力さ
れたシフトモード制御信号ＳＭＣが、入力バッファ３０
を介して入力される。

【００２７】フリップフロップ３４のシフトアウト端子
ＳＯは、次段のフリップフロップ３５のシフトイン端子
ＳＩに接続され、フリップフロップ３５のシフトアウト
端子ＳＯは、さらに次段、この場合最終段のフリップフ
ロップ３６のシフトイン端子ＳＩに接続されている。

【００２８】最終段のフリップフロップ３６のシフトア
ウトＳＯ端子と出力端子３８との間には、出力バッファ
３７が接続されている。フリップフロップ３４のシフト
イン端子ＳＩには、常にローレベル、すなわち“Ｌ”の
クランプ信号が入力されている。

【００２９】図１においては、入力端子２１，２２，２
３、入力バッファ２６，２７，２８、レベル判定回路３
１，３２，３３、およびフリップフロップ３４，３５，
３６は、それぞれ代表して３個ずつ３組しか示されてい
ないが、これらは、内部回路３９の内容に応じて、一般
に、４組以上の多数組が設けられる。これら、レベル判
定回路３１，３２，３３、およびフリップフロップ３
４，３５，３６で、テスト回路４０が構成される。

【００３０】フリップフロップ３４〜３６は、通常のス
キャン機能付きのフリップフロップであり、その動作信
号波形を示すタイムチャートを図２に示している。

【００３１】図２に示すように、フリップフロップ３４
〜３６は、シフトモード信号ＳＭが、ローレベルすなわ
ち“Ｌ”の時には、クロック端子ＣＫのクロック信号の
立ち上がりでデータ端子Ｄの信号を取り込み、この信号
を、シフトアウト端子ＳＯから出力させる。逆にシフト
モード端子ＳＭが“Ｈ”の時には、クロック端子ＣＫの
レベルの立ち上がりでシフトイン端子ＳＩの信号を取り
込み、シフトアウト端子ＳＯから出力する。

【００３２】次に、このように構成された回路の動作に
ついて、図２の波形を参照して、詳細に説明する。この
場合、図２は、最終段のフリップフロップ３６における
波形を示しているものとする。

【００３３】入力端子２１、２２および２３に入力され
た信号はそれぞれ入力バッファ２６、２７および２８を
介して内部回路３９へ入力され、通常動作を行うことが
可能である。このとき、入力バッファ２６，２７および
２８から出力された信号は、テスト回路４０を介するこ
となく伝搬されるので、テスト回路４０が、通常動作に
悪影響を与えることはない。

【００３４】そして、入力端子２１に入力された信号は
入力バッファ２６を介して、レベル判定回路３１に入力
される。レベル判定回路３１は、入力レベルの判定結果
値を反転して出力する。同様にして、入力端子２２に入
力された信号は入力バッファ２７を介して、レベル判定
回路３２に入力される。レベル判定回路３２は、入力レ
ベルの判定結果値を反転して出力する。また、入力端子
２３に入力された信号は入力バッファ２８を介して、レ
ベル判定回路３３に入力される。レベル判定回路３３
は、入力レベルの判定結果値を反転して出力する。

【００３５】このとき、シフトモード入力端子２５を
“Ｌ”とし、テストクロック端子２４にパルス波形から
なるクロック信号を与えると、レベル判定回路３１から
出力される判定結果値は、クロック信号のパルスの立ち
上がりにより、フリップフロップ３４に取り込まれる
（時刻ｔ１）。同様に、レベル判定回路３２から出力さ
れる判定結果値は、クロック信号のパルスの立ち上がり
により、フリップフロップ３５に取り込まれる（時刻ｔ
１）。また、レベル判定回路３３から出力される判定結
果値は、クロック信号のパルスの立ち上がりにより、フ
リップフロップ３６に取り込まれる（時刻ｔ１）。

【００３６】フリップフロップ３６に取り込まれた判定
結果値は、シフトアウト端子ＳＯから、出力バッファ３
７を介して出力端子３８に出力されており、入力端子２
３に入力された信号の良否をチェックすることができ
る。

【００３７】そして、シフトモード入力端子２５を
“Ｈ”とし（時刻ｔ３）、テストクロック端子２４にパ
ルス波形からなるクロック信号を与えると、フリップフ
ロップ３４に取り込まれている判定結果値は、フリップ
フロップ３４からフリップフロップ３５にシフトする。
すなわち、フリップフロップ３４に取り込まれている判
定結果値は、クロック信号の立ち上がりに同期して、フ
リップフロップ３４のシフトアウト端子ＳＯからフリッ
プフロップ３５のシフトイン端子ＳＩを介してフリップ
フロップ３５に取り込まれる（時刻ｔ４）。

【００３８】同様に、フリップフロップ３５に取り込ま
れている判定結果値は、フリップフロップ３５からフリ
ップフロップ３６にシフトする。すなわち、フリップフ
ロップ３５に取り込まれている判定結果値は、クロック
信号の立ち上がりに同期して、フリップフロップ３５の
シフトアウト端子ＳＯからフリップフロップ３６のシフ
トイン端子ＳＩを介してフリップフロップ３６に取り込
まれ、フリップフロップ３６のシフトアウト端子ＳＯか
ら出力される。このとき、入力端子２２に入力された信
号の良否を、出力バッファ３７を介して、出力端子３８
にてチェックすることができる。

【００３９】さらに、シフトモード入力端子２５を
“Ｈ”とした状態で、テストクロック入力端子２４にパ
ルス波形からなるクロック信号を与えると、フリップフ
ロップ３５に取り込まれている入力端子２１の入力の判
定結果値は、フリップフロップ３５からフリップフロッ
プ３６にシフトする。すなわち、フリップフロップ３５
に取り込まれている判定結果値は、クロック信号の立ち
上がりに同期して、フリップフロップ３５のシフトアウ
ト端子ＳＯからフリップフロップ３６のシフトイン端子
ＳＩを介してフリップフロップ３６に取り込まれ、フリ
ップフロップ３６のシフトアウト端子ＳＯから出力され
る（時刻ｔ５）。このとき、入力端子２１に入力された
信号の良否を、出力バッファ３７を介して、出力端子３
８にてチェックすることができる。

【００４０】例えば、レベル判定回路３１〜３３に、図
示のようにインバータを用いると、入力バッファ２６、
２７および２８が、それぞれ“Ｈ”と認識した場合の判
定結果値は“Ｌ”となる。逆に、入力バッファ２６、２
７および２８が、それぞれ“Ｌ”と認識した場合には、
判定結果値は、“Ｈ”となる。

【００４１】ここで、入力バッファ２６、２７、２８の
入力電圧マージン試験を行う場合について検討する。入
力端子２１、２２、２３にノイズの混入を考慮した電圧
を印加する。ここで、ノイズの混入を考慮した電圧と
は、例えば、通常使用時に“Ｌ”が０Ｖ、“Ｈ”が５Ｖ
である場合、余裕を持たせて、“Ｌ”を２Ｖ“Ｈ”を３
Ｖ等の電圧とする。

【００４２】このとき、レベル判定回路３１〜３３によ
り判定された判定結果値を逐次シフトして出力端子３８
から出力させて、期待する判定結果値が得られるか否か
によって、正常動作が行われているか否かを判断すれば
よい。

【００４３】例えば、入力端子２１〜２３に印加する電
圧を３Ｖにすると、判定結果値は“Ｌ”となる。シフト
モード入力端子２５を“Ｈ”にしたシフト動作時に、出
力端子３８に０Ｖが出力されるか否かにより、“Ｈ”、
つまりハイレベルの入力マージンをチェックすることが
できる。逆に、入力端子２１〜２３に印加する電圧を２
Ｖにすると、シフト動作時に出力端子３８に５Ｖが出力
されるか否かにより、“Ｌ”、つまりローレベルの入力
マージンをチェックすることができる。

【００４４】このように入力端子２１〜２３に電圧を与
え、その判定結果値をフリップフロップ３４〜３６に取
り込み、その値をシフトするだけで、各端子についての
入力マージン試験が可能となる。また、テスト自体も入
力端子２１〜２３にテスト用の電圧を与えるだけでよい
ので、ノイズが発生しにくく、正確な測定を行うことが
できる。

【００４５】なお、テスト回路４０を構成するフリップ
フロップは、テスト時に、各レベル検出回路の検出結果
を単一のスキャンパスにおいて、クロック信号毎に逐次
シフトして、単一の出力端子から出力させればよいの
で、他のシフト動作によるスキャン回路、例えばシフト
レジスタのようなスキャン回路を用いて構成することも
できる。

【００４６】また、レベル判別回路としても、入力レベ
ルに基づいて“Ｈ”または“Ｌ”を出力するものであれ
ば、インバータ以外の、例えばコンパレータ等をレベル
判定回路として用いることができる。

【００４７】

【発明の効果】以上説明したように、この発明の半導体
集積回路においては、複数の入力端子がそれぞれ複数の
入力バッファを介して内部回路に接続され、前記複数の
入力バッファと内部回路との各接続箇所にそれぞれレベ
ルを判定する複数のレベル判定回路を設け、前記複数の
レベル判定回路の判定出力を、それぞれ複数のスキャン
機能付きフリップフロップの従属接続等により構成した
スキャン回路に並列的に入力し、該判定出力を前記スキ
ャン回路により逐次スキャンして時系列に出力する。し
たがって、テスト回路となるレベル判定回路およびスキ
ャン付きフリップフロップ群等のスキャン回路が、通常
動作の信号路には挿入されておらず、通常動作に影響を
与えることがない。しかも、複数の入力端子に対する入
力電圧マージン試験を、一本のスキャンパスによるシフ
ト動作で行うので、短時間で正確に入力電圧マージン試
験を行うことができる。

【００４８】すなわち、この発明によれば、組み込まれ
るテスト回路が、通常動作に影響を与えることなく、短
時間で正確に入力電圧マージン試験を行うことを可能と
する半導体集積回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態に係るテスト回路を組み
込んだ半導体集積回路の回路構成を示すブロック図であ
る。

【図２】図１の半導体集積回路の動作を説明するための
タイムチャートである。

【図３】従来の直流特性のテスト回路を組み込んだ半導
体集積回路の構成を示すブロック図である。

【符号の説明】

２１〜２３ 入力端子 ２４ テストクロック端子 ２５ シフトモード入力端子 ２６〜３０ 入力バッファ ３１〜３３ レベル判定回路（インバータ） ３４〜３６ スキャン機能付きフリップフロップ ３７ 出力バッファ ３８ 出力端子 ３９ 内部回路 ４０ テスト回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の入力端子にそれぞれ設けられる複
   数の入力バッファと、 前記複数の入力バッファに接続される内部回路と、 前記複数の入力バッファと内部回路との各接続箇所に接
   続され、該接続箇所の信号レベルをそれぞれ判定する複
   数のレベル判定回路と、 前記複数のレベル判定回路の判定出力をそれぞれ並列的
   に検出し、該判定出力を逐次スキャンして、時系列に出
   力するスキャン回路と、を具備することを特徴とする半
   導体集積回路。
2. 【請求項２】 前記スキャン回路は、各々シフト動作に
   よるスキャン機能を有し、各レベル判定回路にそれぞれ
   接続され且つ互いに従属的に接続されて一連のスキャン
   パスを構成する複数のスキャン機能付きフリップフロッ
   プを含むことを特徴とする請求項１に記載の半導体集積
   回路。
3. 【請求項３】 前記スキャン回路は、前記各レベル判定
   回路から前記スキャン機能付きフリップフロップへのレ
   ベル判定出力の取り込み、および各スキャン機能付きフ
   リップフロップの後段へのシフト動作を選択的に制御す
   る回路を含むことを特徴とする請求項２に記載の半導体
   集積回路。
4. 【請求項４】 前記スキャン回路は、前記各レベル判定
   回路の出力がそれぞれ各段に入力されたシフトレジスタ
   を含むことを特徴とする請求項１に記載の半導体集積回
   路。
5. 【請求項５】 複数の入力端子にそれぞれ設けられる複
   数の入力バッファと、 前記複数の入力バッファに接続される内部回路と、 前記複数の入力バッファと内部回路との各接続箇所に接
   続され、該接続箇所の信号レベルをそれぞれ判定する複
   数のレベル判定回路と、 各々シフト動作によるスキャン機能を有し、前記複数の
   レベル判定回路の判定出力がそれぞれ入力され且つ互い
   に従属的に接続されて一連のスキャンパスを構成する複
   数のスキャン機能付きフリップフロップと、を具備する
   ことを特徴とする半導体集積回路。
6. 【請求項６】 前記複数のスキャン機能付きフリップフ
   ロップは、それぞれデータ端子、シフトイン端子、シフ
   トアウト端子、およびシフトモード制御端子を有し、前
   記データ端子には、各レベル判定回路からの判定出力が
   与えられ、前記シフトイン端子は、初段が所定レベルに
   クランプされ、その他には前段のシフトアウト端子から
   の出力が与えられ、前記シフトアウト端子は、最終段が
   テスト出力端子に、その他が次段のシフトイン端子にシ
   フトアウト出力を供給するとともに、前記シフトモード
   制御端子は、それぞれ第１のモードおよび第２のモード
   を指定する第１のモード信号および第２のモード信号が
   与えられ、 前記シフトモード制御端子に第１のモード信号が与えら
   れると、前記データ端子の入力を取り込んでシフトアウ
   ト出力として前記シフトアウト端子に出力させ、前記シ
   フトモード端子に第２のモード信号が与えられると、前
   記シフトイン端子の入力を取り込んで前記シフトアウト
   端子に出力する回路を含むことを特徴とする請求項５に
   記載の半導体集積回路。
7. 【請求項７】 前記複数のレベル判定回路は、インバー
   タを含むことを特徴とする請求項１乃至６のうちのいず
   れか１項に記載の半導体集積回路。