JPH10161602A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 負荷容量と駆動電圧の振幅とを下げること
で、消費電力の低減化を図った液晶表示装置を提供す
る。 【解決手段】 水平クロックＨｃが水平シフトレジスタ
部２に順次取り込まれると、書込電圧選択部４におい
て、水平クロックＨｃのタイミングで、６ビットディジ
タルデータＤの上位３ビット「ｂ3，ｂ4，ｂ5」と下位
３ビット「ｂ0，ｂ1，ｂ2」ビットがラッチ３０，３１
に各々保持される。すると、セレクタ４０において、上
位３ビット「ｂ3，ｂ4，ｂ5」の大きさに対応した第１
の基準電圧と一レベル高い第２の基準電圧とが選択さ
れ、電圧分割回路４１において、これら第１及び第２の
基準電圧のレベル間が８レベルの電圧に分割される。そ
して、セレクタ４２において、これらの分割電圧のう
ち、下位３ビットの大きさに対応したレベルの電圧が選
択され、この選択された電圧が画素書込電圧として液晶
パネル部１の各画素１４に書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像信号に対応し
たディジタルデータを用いて液晶パネルを駆動する液晶
表示装置に関するものである。

【０００２】

【従来の技術】図１０は、従来の液晶表示装置を示すブ
ロック図である。この液晶表示装置は、ドライバ１０１
がデコーダ１００からの画像信号Ｒ，Ｇ，Ｂに対応した
アナログの駆動電圧Ｒ´，Ｇ´，Ｂ´を液晶パネル１０
２に印加する。具体的には、図１１に示すように、液晶
パネル１０２の垂直シフトレジスタ１０３で水平ライン
を垂直方向に走査する。そして、水平シフトレジスタ１
０４がＨスイッチ１０５を水平クロックのタイミングで
開いて、垂直シフトレジスタ１０３で走査された水平ラ
イン上の画素に、駆動電圧Ｒ´，Ｇ´，Ｂ´を書き込む
ようになっている。

【０００３】

【発明が解決しようとする課題】しかし、上記した従来
の液晶表示装置では、次のような問題があった。液晶パ
ネル１０２は、図１１に示すように、水平ライン上の画
素数に対応した数のＨスイッチ１０５や信号線１０６や
画素トランジスタ１０７で構成され、駆動電圧Ｒ´，Ｇ
´，Ｂ´をこのような液晶パネル１０２に直接入力する
構造になっているので、駆動電圧Ｒ´，Ｇ´，Ｂ´の入
力端から見た負荷の容量が１００ｐＦ以上にもなる場合
がある。しかも、図１２に示すように、各駆動電圧Ｒ
´，Ｇ´，Ｂ´は、液晶の対向電極電圧Ｖcomに対して
振幅が例えば９ボルトで、非常に大きな振幅をもってお
り、この大振幅の各駆動電圧Ｒ´，Ｇ´，Ｂ´を一本の
信号線１０６に数１０ｎｓ〜数１００ｎｓという短い時
間で印加しなければならない。すなわち、従来の液晶表
示装置では、大振幅の駆動電圧Ｒ´，Ｇ´，Ｂ´を大容
量の負荷をもった液晶パネル１０２に高速で印加する必
要があるので、液晶パネル１０２を含む駆動システムの
消費電力が非常に大きくなってしまう。このため、従来
の液晶表示装置では、低消費電力が必須の携帯端末など
に適用することは不可能である。また、ドライバの消費
電力が大きいことから、ＩＣ部分にプラスティックパッ
ケージを使用することができないので、セラミックパッ
ケージなどのハイコストなパッケージを使用しなければ
ならず、その分製品コストが高くついてしまう。

【０００４】ところで、アナログの駆動電圧Ｒ´，Ｇ
´，Ｂ´をディジタルデータに変換し、このディジタル
データの大きさに対応したレベルの基準電圧を選択し
て、液晶パネルに印加する構成にすることで、消費電力
の削減を図る技術も考えることができる。しかし、この
技術の場合には、上記ディジタルデータの大きさに対応
した多種類のレベルの基準電圧を用意しなければなら
ず、そのための構造が複雑になる。例えば、ディジタル
データがたった６ビットデータの場合でも、６４種類の
レベルの基準電圧を用意しなければならないので、これ
らの基準電圧と液晶パネルとの接続が複雑で、しかも、
液晶パネル内の配線スペースが莫大なものとなり、現実
的には不可能である。

【０００５】本発明は上述した課題を解決するためにな
されたもので、負荷容量と駆動電圧の振幅とを下げるこ
とで、消費電力の低減化を図った液晶表示装置を提供す
ることを目的としている。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、この発明に係る液晶表示装置は、選択された水平ラ
イン上の複数の画素に、画素書込電圧が書き込まれる液
晶パネル部と、一水平期間単位で水平クロックを順次取
り込み、この水平クロックのタイミングで上記画素書込
電圧が上記画素に書き込まれるようにする水平シフトレ
ジスタ部と、上記水平クロックのタイミングで、ｎビッ
トディジタルデータの上位ｍビットと下位ｎ−ｍビット
を別々に保持し、２のｍ乗＋１レベルの異なる基準電圧
のうち、上記上位ｍビットの大きさに対応した第１の基
準電圧とこの第１の基準電圧よりも一レベル高い第２の
基準電圧を選択した後、これら第１及び第２の基準電圧
のレベル間を２のｎ−ｍ乗レベルの電圧に分割し、これ
ら分割電圧のうち、上記下位ｎ−ｍビットの大きさに対
応したレベルの電圧を上記画素書込電圧として選択する
書込電圧選択部とを具備する構成とした。かかる構成に
より、水平クロックが水平レジスタ部に順次取り込まれ
ると、書込電圧選択部において、水平クロックのタイミ
ングで、ｎビットディジタルデータの上位ｍビットと下
位ｎ−ｍビットが別々に保持される。すると、保持され
た上位ｍビットの大きさに対応した第１の基準電圧と一
レベル高い第２の基準電圧とが選択され、これら第１及
び第２の基準電圧のレベル間が２のｎ−ｍ乗レベルの電
圧に分割される。そして、これらの分割電圧のうち、下
位ｎ−ｍビットの大きさに対応したレベルの電圧が選択
され、この選択された電圧が画素書込電圧として液晶パ
ネル部の各画素に書き込まれる。

【０００７】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 （第１の実施形態）図１は、この発明の第１の実施形態
に係る液晶表示装置を示すブロック図である。この液晶
表示装置は、液晶パネル部１と、水平シフトレジスタ部
２と、書込電圧選択部４とを具備している。

【０００８】液晶パネル部１は、複数のＨスイッチ１０
の出力端から垂直に延出した複数の信号線１１と、垂直
シフトレジスタ部１２から水平に延出された複数のゲー
ト線１３とを非接触で交差させ、各交差点に、画素１４
を形成した構造になっている。画素１４は、液晶１６
と、液晶１６に並列に接続された保持容量１７と、液晶
１６をスイッチング駆動する薄膜トランジスタ（ＴＦ
Ｔ）１５とからなる。各液晶１６は、画素電極と対向電
極との間に保持されている。上記画素電極は、ＴＦＴ１
５に接続されており、対向電極には、所定の電圧Ｖcom
が印加されるようになっている。これにより、垂直スタ
ートパルスＶｓ間を一垂直期間とする垂直クロックＶｃ
のタイミングで、複数のゲート線１３が上から下に順次
走査され、各ゲート線１３上における複数の画素１４の
ＴＦＴ１５のゲートに一定の電圧が印加される。

【０００９】また、水平シフトレジスタ部２は、水平ス
タートパルスＨｓ間を一水平期間とする水平クロックＨ
ｃを順次取り込んでいく。書込電圧選択部４は、６ビッ
トディジタルデータＤを水平クロックＨｃのタイミング
で取り込み、６ビットディジタルデータＤに対応した画
素書込電圧を液晶パネル部１の水平ライン上の画素１４
に書き込む部分である。具体的には、第１のラッチ３０
と第２のラッチ３１と第１のセレクタ４０と電圧分割回
路４１と第２のセレクタ４２とで構成されている。な
お、６ビットディジタルデータＤは、図１０に示すデコ
ーダから出力された駆動電圧Ｒ，Ｇ，Ｂを図示しないア
ナログ／ディジタル変換器でデジタル化した信号であ
り、６ビットディジタルデータＤの各ビットｂ0〜ｂ5が
書込電圧選択部４に水平クロックＨｃのタイミングでパ
ラレルに取り込まれる。

【００１０】ラッチ３０は、このような６ビットディジ
タルデータＤの上位３ビット「ｂ3，ｂ4，ｂ5」を保持
する部分であり、ラッチ３１は、下位３ビット「ｂ0，
ｂ1，ｂ2」を保持する部分である。

【００１１】セレクタ４０は、ラッチ３０から出力され
る上位３ビット「ｂ3，ｂ4，ｂ5」に対応した第１及び
第２の基準電圧を選択する回路である。具体的には、図
２に示すように、セレクタ４０が上位３ビット「ｂ3，
ｂ4，ｂ5」を取り込むことから、「２の３乗＋１」レベ
ル即ち異なる９レベルの基準電圧Ｖ0〜Ｖ8（Ｖ0＜Ｖ1＜
・・・＜Ｖ8）がセレクタ４０に入力されるようになっ
ており、これら基準電圧の入力端４０ｃがセレクタ４０
内に引き込まれている。また、上位３ビット「ｂ3，ｂ
4，ｂ5」の大きさは８レベルであることから、その最下
位レベル〜最上位レベルが基準電圧Ｖ0〜Ｖ7に順に対応
づけられている。そして、可動接点４０ａを上位３ビッ
ト「ｂ3，ｂ4，ｂ5」の大きさに対応した基準電圧の入
力端４０ｃに接続すると共に、可動接点４０ｂをこの選
択された基準電圧よりも一レベル高い基準電圧の入力端
４０ｃに接続して、これらの基準電圧を電圧分割回路４
１に出力するようになっている。すなわち、例えば、上
位３ビットが「０，０，０」の場合には、可動接点４０
ａ，４０ｂが基準電圧Ｖ0，Ｖ1を第１及び第２の基準電
圧として各々選択し、上位３ビットが「０，１，０」の
場合には、可動接点４０ａ，４０ｂが基準電圧Ｖ2，Ｖ3
を各々選択する。

【００１２】電圧分割回路４１は、セレクタ４０で選択
された第１及び第２の基準電圧間を分割する回路であ
る。具体的には、可動接点４０ａ，４０ｂの出力端間に
８つの抵抗４１ａを接続し、第１及び第２の基準電圧間
を８つのレベルの画素書込電圧Ｖ0´〜Ｖ7´に分割し
て、セレクタ４２側に取り出す構造になっている。

【００１３】セレクタ４２は、上記画素書込電圧Ｖ0´
〜Ｖ7´のうちから、ラッチ３１から取り込んだ６ビッ
トディジタルデータＤの下位３ビット「ｂ0，ｂ１，ｂ
2」に対応した画素書込電圧を選択する回路である。具
体的には、下位３ビット「ｂ0，ｂ１，ｂ2」の大きさは
８レベルであることから、最下位レベル〜最上位レベル
が画素書込電圧Ｖ0´〜Ｖ7´に順に対応づけられてい
る。そして、可動接点４２ａを、下位３ビット「ｂ0，
ｂ１，ｂ2」の大きさに対応した画素書込電圧に接続し
て、この画素書込電圧を液晶パネル部１のＨスイッチ１
０に出力するようになっている。すなわち、例えば、下
位３ビットが「０，０，０」の場合には、可動接点４２
ａが画素書込電圧Ｖ0´を選択し、下位３ビットが
「０，１，１」の場合には、可動接点４２ａが画素書込
電圧Ｖ3´を選択する。このようなセレクタ４２に接続
されたＨスイッチ１０は、水平シフトレジスタ部２に取
り込まれる水平クロックＨｃのタイミングで開くように
なっている。

【００１４】ここで、図１に示す符号６は反転回路であ
り、基準電圧Ｖ0〜Ｖ8の出力端と書込電圧選択部４のセ
レクタ４０との間に介設されている。すなわち、ドライ
バから出力される駆動電圧Ｒ´，Ｇ´，Ｂ´は、図１２
に示すように、一水平期間毎に対向電極電圧Ｖcomを基
準として反転する。したがって、これに対応させてセレ
クタ４２からの画素書込電圧を変化させる必要がある。
そこで、反転回路６により、基準電圧Ｖ0〜Ｖ8を液晶１
６の対向電極電圧Ｖcomを基準として、水平スタートパ
ルスＨｓのタイミングで反転させるようにした。なお、
理解を容易にするため、反転回路６を図１に示す装置内
部にあるかのように記載したが、実際は、装置外部に設
けられている。

【００１５】次に、この実施形態の液晶表示装置が示す
動作について説明する。図１において、液晶パネル部１
の垂直シフトレジスタ部１２に、垂直スタートパルスＶ
ｓが入力されると、垂直クロックＶｃのタイミングで、
各ゲート線１３上の画素１４が走査され、水平スタート
パルスＨｓ間即ち一水平期間の間、そのゲート線１３上
の画素１４におけるＴＦＴ１５のゲートに一定の電圧が
印加される。すなわち、垂直スタートパルスＶｓを始点
として垂直クロックＶｃが入力されると、まず、最上位
のゲート線１３−１が走査され、このゲート線１３−１
上に上記電圧が印加されると共に、最初の水平スタート
パルスＨｓを始点として水平クロックＨｃが水平シフト
レジスタ部２に順次入力される。すると、デコーダから
の駆動電圧Ｒ，Ｇ，Ｂをデジタル化して得られた６ビッ
トディジタルデータＤが水平クロックＨｃのタイミング
で書込電圧選択部４のラッチ３０，３１に保持される。
このように、デコーダからの出力信号がディジタルデー
タＤであるので、その振幅は３〜５ボルト程度であり、
非常に小さい。また、デコーダから見た負荷は、ラッチ
３０，３１のみであり、従来の液晶表示装置に比べて容
量が１桁〜２桁も小さい。

【００１６】また、上記最初の水平スタートパルスＨｓ
のタイミングで、反転回路６が作動し、基準電圧Ｖ0〜
Ｖ8が対向電極電圧Ｖcomを基準として反転する。すなわ
ち、上記６ビットディジタルデータＤが図１２に示す波
形Ａに対応しているとすると、基準電圧Ｖ0〜Ｖ8は対向
電極電圧Ｖcomの下側に反転する。

【００１７】そして、ラッチ３０，３１に保持された上
位３ビット「ｂ3，ｂ4，ｂ5」，下位３ビット「ｂ0，ｂ
1，ｂ2」は、セレクタ４０，４２にそれぞれ入力され
る。例えば、ラッチ３０で保持された上位３ビット「ｂ
3，ｂ4，ｂ5」が「０，１，０」であるとすると、この
ビットの大きさは基準電圧Ｖ2に対応していることか
ら、図２に示すように、可動接点４０ａが基準電圧Ｖ2
の入力端４０ｃに接続すると共に、可動接点４０ｂが基
準電圧Ｖ3の入力端４０ｃに接続する。この結果、電圧
分割回路４１において、基準電圧Ｖ2，Ｖ3間が８つのレ
ベルに分割され、８つの出力端４２ｂに、画素書込電圧
Ｖ0´（＝Ｖ2）〜Ｖ7´が出力可能な状態となる。上記
動作と並行して、ラッチ３１に保持された下位３ビット
「ｂ0，ｂ1，ｂ2」がセレクタ４２に入力される。この
下位３ビット「ｂ0，ｂ1，ｂ2」が「０，１，１」であ
るとすると、セレクタ４２の可動接点４２ａが画素書込
電圧Ｖ4´の出力端４２ｂに接続され、この画素書込電
圧Ｖ3´がセレクタ４２から出力される。このとき、最
初の水平クロックＨｃによって、図１に示す最左のＨス
イッチ１０が開かれているので、画素書込電圧Ｖ4´が
ゲート線１３−１の最左のＴＦＴ１５を通じて、液晶１
６及び保持容量１７に書き込まれることとなる。以後、
同様にして、以後の各６ビットディジタルデータＤの上
位３ビット「ｂ3，ｂ4，ｂ5」，下位３ビット「ｂ0，ｂ
1，ｂ2」が水平クロックＨｃのタイミングで順次ラッチ
３０，３１に保持され、各６ビットディジタルデータＤ
に対応した画素書込電圧がゲート線１３−１上の各ＴＦ
Ｔ１５を通じて順次印加され、液晶１６及び保持容量１
７に書き込まれる。

【００１８】そして、次の垂直クロックＶｃにより、ゲ
ート線１３−１の下のゲート線１３が走査されると、水
平スタートパルスＨｓが水平シフトレジスタ部２に入力
される。このとき、６ビットディジタルデータＤが図１
２に示す波形Ｂに対応していることから、基準電圧Ｖ0
〜Ｖ8が反転回路６によって対向電極電圧Ｖcomの上側に
反転される。そして、ゲート線１３−１の走査時の場合
と同様にして、次の一水平期間分の６ビットディジタル
データＤが順次ラッチ３０，３１に保持され、これら６
ビットディジタルデータＤに対応した画素書込電圧が当
該ゲート線１３の画素１４に順次書き込まれていく。以
下、垂直クロックＶｃのタイミングで残りのゲート線１
３が順次走査され、一フィールド分の画素書込動作が終
了する。

【００１９】このように、この実施形態に係る液晶表示
装置によれば、各画素１４に対応した水平クロックＨｃ
で高速に動作する部分の信号が６ビットディジタルデー
タＤであるので、振幅が小さく、また、この６ビットデ
ィジタルデータＤへの負荷も書込電圧選択部４のラッチ
３０，３１のみであるので、負荷容量は小さい。この結
果、液晶パネル部１の駆動に消費する電力を極めて低く
抑えることができる。また、６ビットディジタルデータ
Ｄの大きさは６４週類あるので、これらに対応した基準
電圧は６４レベル必要である。この実施形態では、書込
電圧選択部４を図２に示したセレクタ４０と電圧分割回
路４１とセレクタ４２とで構成し、たった９レベルの基
準電圧Ｖ0〜Ｖ8を入力するだけで、６４レベルの基準電
圧を得ることができるので、基準電圧Ｖ0〜Ｖ8の入力線
とセレクタ４０との接続や配線数を少なくすることがで
きる。この結果、狭小なスペースの液晶表示装置内に、
基準電圧Ｖ0〜Ｖ8の入力線を実際に配線することができ
る。

【００２０】（第２の実施形態）図３は、この発明の第
２の実施形態に係る液晶表示装置を示すブロック図であ
る。この実施形態の液晶表示装置は、書込電圧選択部を
複数個設けて、液晶パネル部１の動作スピードを低下さ
せる点が、上記第１の実施形態と異なる。この液晶表示
装置は、２個の書込電圧選択部４−１，４−２を並列に
設け、２個目の書込電圧選択部４−２の前段に、第２及
び第３のラッチ３２，３３で構成される１個の前段ラッ
チ部３を接続した。そして、これら書込電圧選択部４−
１，４−２の出力端を、並列接続されたＨスイッチ１０
−１，１０−２に接続した。また、水平シフトレジスタ
部２の水平クロックＨｃ入力段には、水平クロックＨｃ
を２分の１に分周する分周回路７を介設した。そして、
この分周回路７の入力する水平クロックＨｃにより、前
段ラッチ部３のラッチ３２，３３を作動させ、分周回路
７で分周された分周水平クロックＨｂにより、書込電圧
選択部４−１，４−２のラッチ３０，３１を作動させる
構成とした。

【００２１】次に、この実施形態の液晶表示装置が示す
動作について説明する。図４は動作時における各信号の
タイムチャート図であり、図４の（ａ）は水平クロック
Ｈｃを示し、図４の（ｂ）は分周水平クロックＨｂを示
し、図４の（ｃ）は水平クロックＨｃのタイミングで取
り込まれる６ビットディジタルデータＤを示し、図４の
（ｄ）は２個の書込電圧選択部４−１，４−２に保持さ
れた６ビットディジタルデータＤを示す。前段ラッチ部
３のラッチ３２，３３は水平クロックＨｃのタイミング
で作動する。したがって、図４の（ａ）及び（ｃ）に示
すように、最初の６ビットディジタルデータＤ1の上位
３ビット「ｂ3，ｂ4，ｂ5」と下位３ビット「ｂ0，ｂ
1，ｂ2」は、水平クロックＨｃ1のタイミングでラッチ
３２，３３に保持される。そして、次の水平クロックＨ
ｃ2により、次の６ビットディジタルデータＤ2の上位３
ビット「ｂ3，ｂ4，ｂ5」，下位３ビット「ｂ0，ｂ1，
ｂ2」がラッチ３２，３３に保持されるが、このとき、
図４の（ｂ）に示すように、分周水平クロックＨｂ1が
書込電圧選択部４−１，４−２のラッチ３０，３１を作
動させるので、６ビットディジタルデータＤ2の上位３
ビット「ｂ3，ｂ4，ｂ5」，下位３ビット「ｂ0，ｂ1，
ｂ2」が書込電圧選択部４−１のラッチ３０，３１に保
持されると共に、ラッチ３２，３３に保持されていた６
ビットディジタルデータＤ1の上位３ビット「ｂ3，ｂ
4，ｂ5」，下位３ビット「ｂ0，ｂ1，ｂ2」も書込電圧
選択部４−２のラッチ３０，３１に保持されることとな
る。この結果、６ビットディジタルデータＤ1，Ｄ2に対
応した２つの画素書込電圧が書込電圧選択部４−１，４
−２から同時に出力される。このとき、水平シフトレジ
スタ部２には、分周水平クロックＨｂ1が入力され、Ｈ
スイッチ１０−１，１０−２が同時に開くようにしてお
くことにより、書込電圧選択部４−１，４−２からの画
素書込電圧が、Ｈスイッチ１０−１，１０−２を介して
ゲート線１３上の画素１４−１，１４−２に同時に書き
込まれる。

【００２２】そして、図４の（ａ）に示すように、水平
クロックＨｃ3によってラッチ３２，３３が作動される
と、６ビットディジタルデータＤ3がラッチ３２，３３
に保持される。このとき、図４の（ｂ）に示すように、
分周回路７からの分周水平クロックＨｂはないので、書
込電圧選択部４−１，４−２のラッチ３０，３１は作動
しない。この結果、図４の（ｄ）に示すように、６ビッ
トディジタルデータＤ1，Ｄ2は、分周水平クロックＨｂ
2が入力されるまで保持され続けることとなる。６ビッ
トディジタルデータＤ3以後のディジタルデータについ
ても上記６ビットディジタルデータＤ1，Ｄ2と同様の処
理がなされ、「Ｄ3，Ｄ4」、「Ｄ5，Ｄ6」・・・が分周
水平クロックＨｂの周期で保持されるこっとなる。この
ように、この実施形態の液晶表示装置は、分周水平クロ
ックＨｂの周期即ち第１の実施形態に係る液晶表示装置
の駆動スピードの２分の１のスピードで液晶パネル部１
を駆動させるので、その分消費電力の低減化を図ること
ができる。その他の構成，作用効果は上記第１の実施形
態と同様であるので、その記載は省略する。

【００２３】なお、本発明は、上記実施形態に限定され
るものではなく、発明の要旨の範囲内において種々の変
形や変更が可能である。例えば、第１の実施形態では、
書込電圧選択部４に入力するディジタルデータを６ビッ
ト構成としたが、そのビット数に限定がないことはもち
ろんである。また、６ビットディジタルデータＤを上位
３ビット，下位３ビットに分けてラッチ３０，３１で保
持するようにしたが、上位１ビット，下位５ビット等に
分けて、ラッチ３０，３１で保持するようにしても良
い。例えば、６ビットディジタルデータＤを上位１ビッ
ト，下位５ビットに分ける場合には、３レベルの基準電
圧Ｖ0〜Ｖ2をセレクタ４０に入力し、セレクタ４０で選
択された２つの基準電圧間を電圧分割回路４１で３２分
割して、そのうちの１つの電圧をセレクタ４２で選択す
る構成とする。

【００２４】さらに、上記第２の実施形態における液晶
表示装置では、２個の書込電圧選択部４−１，４−２を
設けて、２個の６ビットディジタルデータＤに対応した
画素書込電圧を２個の画素１４に同時に書き込む構成と
したが、これに限るものではなく、３個以上の書込電圧
選択部４を設けて、３個以上の画素に同時に書き込む構
成とすることもできる。すなわち、Ｐ個の書込電圧選択
部４を設ける場合には、分周回路７で水平クロックＨｃ
をＰ分の１に分周し、分周回路７と水平シフトレジスタ
部２との間に、Ｐ−２個の遅延回路を直列に接続する。
そして、各Ｑ（＝１〜Ｐ）番目の書込電圧選択部４の前
段に、ラッチ３２，３３で構成された前段ラッチ部３を
Ｑ−１個直列に接続して、Ｐ番目の書込電圧選択部４の
初段目の前段ラッチ部３を水平クロックＨｃで作動さ
せ、Ｐ−１番目の書込電圧選択部４の初段目の前段ラッ
チ部３を分周水平クロックＨｂで作動させ、残りの前段
ラッチ部３を遅延クロックにより順次作動させるように
構成する。

【００２５】図５は、書込電圧選択部を４個設けた場合
の構成例を示す概略図である。なお、ここでは、理解を
容易にするため、書込電圧選択部４−１のラッチ３０，
３１をラッチ部３−１１とし、書込電圧選択部４−２の
ラッチ３２，３３とラッチ３０，３１をラッチ部３−２
１，３−２２とし、書込電圧選択部４−３のラッチ３
２，３３とラッチ３０，３１をラッチ部３−３１，〜，
３−３３とし、書込電圧選択部４−４のラッチ３２，３
３とラッチ３０，３１をラッチ部３−４１，〜，３−４
４として説明する。この例では、４個の書込電圧選択部
４−１〜４−４を設けたので、分周回路７で水平クロッ
クＨｃを４分の１に分周するようにする。そして、分周
回路７の出力段に、分周水平クロックＨｂを一クロック
分遅延させる遅延回路７０，７１を４−２個、即ち２個
直列に接続する。また、書込電圧選択部４−１には前段
ラッチ部を接続せず、書込電圧選択部４−２には１個の
ラッチ部３−２１を、書込電圧選択部４−３には２個の
ラッチ部３−３１，３−３２を、書込電圧選択部４−４
には３個のラッチ部３−４１〜３−４３を接続する。そ
して、４番目の書込電圧選択部４−４の初段目のラッチ
部３−４１を水平クロックＨｃで作動させ、ラッチ部３
−４２と３番目の書込電圧選択部４−３の初段目のラッ
チ部３−３１とを分周水平クロックＨｂで作動させ、ラ
ッチ部３−２１，３−３２，３−４３を遅延回路７０か
らの遅延クロックＨd1で作動させ、ラッチ部３−１１，
３−２２，３−３３，３−４４を遅延回路７１からの遅
延クロックＨd2で作動させるように構成する。図６はこ
の例における各信号のタイムチャート図であり、図６の
（ａ）は水平クロックＨｃを示し、図６の（ｂ）は分周
水平クロックＨｂを示し、図６の（ｃ）は遅延クロック
Ｈd1を示し、図６の（ｄ）は遅延クロックＨd2を示し、
図６の（ｅ）は水平クロックＨｃのタイミングで取り込
まれる６ビットディジタルデータＤを示し、図６の
（ｆ）は４個の書込電圧選択部４−１〜４−４に保持さ
れた６ビットディジタルデータＤを示す。この例の液晶
表示装置によれば、図６の（ｆ）に示すように、４つの
ディジタルデータ「Ｄ1，Ｄ2，Ｄ3，Ｄ４」、「Ｄ5，Ｄ
6，Ｄ7，Ｄ8」・・・が、遅延クロックＨd2のタイミン
グで、書込電圧選択部４−１〜４−４のラッチ部３−１
１〜３−４４に同時に保持され、液晶パネル部１の駆動
スピードが４分の１になる。

【００２６】図７は、図５の変形を示す概略図である。
この例では、分周回路７の出力段に、分周水平クロック
Ｈｂを一クロック分遅延させる遅延回路７０，７１，７
２を３個直列に接続する。また、書込電圧選択部４−１
〜４−４には、ラッチ部３−１１，３−２１，３−３
１，３−４１を接続する。そして、書込電圧選択部４−
４のラッチ部３−４１を分周回路７からの分周水平クロ
ックＨｂで作動させ、書込電圧選択部４−３のラッチ部
３−３１を遅延回路７０からの遅延クロックＨd1で作動
させ、書込電圧選択部４−２のラッチ部３−２１を遅延
回路７１からの遅延クロックＨd2で作動させ、ラッチ部
３−１１，３−２２，３−３３，３−４４を遅延回路７
２からの遅延クロックＨd3で作動させるように構成す
る。図８はこの例における各信号のタイムチャート図で
ある。図８に示すように、かかる構成によれば、少ない
ラッチ部数で、図５の構成例の場合とほぼ同様の効果を
得ることができる。

【００２７】また、上記第１及び第２の実施形態におけ
る基準電圧Ｖ0〜Ｖ8のレベル間隔は等間隔でもよく、ま
た、液晶１６のγ特性に合うように、基準電圧Ｖ0〜Ｖ8
のレベル間に変化を付けても良い。すなわち、上記第１
及び第２のの実施形態のおける電圧分割回路４１では、
図２に示すように、セレクタ４０で選択した第１及び第
２の基準電圧を複数の抵抗４１ａにより等分割したが、
分割レベルを自由に設定可能な構成とすることもでき
る。例えば、図９に示すように、電圧分割回路８を構成
することができる。この電圧分割回路８は、スイッチＳ
Ｗ１，ＳＷ２を介してセレクタ４０から入力した第１及
び第２の基準電圧Ｖｒ，Ｖｒ＋１を等分割可能な分割レ
ベル回路８０と、レベルを異ならしめて分割する分割レ
ベル回路８１と、選択回路８２とを設け、スイッチＳＷ
１，ＳＷ２と分割レベル回路８０，８１の出力側のスイ
ッチＳＷ３，ＳＷ４とを、選択回路８２により上位３ビ
ット「ｂ3，ｂ4，ｂ5」の大きさに応じて切り替えるこ
とで、種々の画素書込電圧Ｖ0´〜Ｖ7´を得ることがで
きる。

【００２８】

【発明の効果】以上詳しく説明したように、この発明の
液晶表示装置によれば、画像信号に対応した信号とし
て、ｎビットディジタルデータを用いているので、その
振幅を小さくすることができる。また、このｎビットデ
ィジタルデータの上位３ビットと下位３ビットを書込電
圧選択部の第１及び第２のラッチで保持する構成とした
ので、負荷がこれらラッチにのみ依存し、その容量は小
さい。この結果、液晶パネル部の駆動消費電力を低減す
ることができるという優れた効果がある。さらに、基準
電圧の数がｎビットディジタルデータの上位ビットの数
に対応しているので、基準電圧からの配線を少なくする
ことができるという効果もある。また、複数の画素に同
時に画素書込電圧を書き込むことができるので、液晶パ
ネル部への駆動周波数を小さくすることができ、低消費
電力化をさらに向上させることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に係る液晶表示装置
の全体を示すブロック図である。

【図２】書込電圧選択部の構成を示す回路図である。

【図３】この発明の第２の実施形態に係る液晶表示装置
の全体を示すブロック図である。

【図４】図３の液晶表示装置の動作時における各信号の
タイムチャート図である。

【図５】書込電圧選択部を４個設けた場合の構成例を示
すブロック図である。

【図６】図５の液晶表示装置の動作時における各信号の
タイムチャート図である。

【図７】図５の変形例を示すブロック図である。

【図８】図７の液晶表示装置の動作時における各信号の
タイムチャート図である。

【図９】電圧分割回路の変形例を示すブロック図であ
る。

【図１０】従来の液晶表示装置を示すブロック図であ
る。

【図１１】図１０の液晶パネルを示すブロック図であ
る。

【図１２】アナログ駆動電圧を示す波形図である。

【符号の説明】

１・・・液晶パネル部、 ２・・・水平シフトレジスタ
部、 ４・・・書込電圧選択部、 １４・・・画素、
３０，３１・・・ラッチ、 ４０，４２・・・セレク
タ、 ４１・・・電圧分割回路、 Ｄ・・・６ビットデ
ィジタルデータ、Ｈｃ・・・水平クロックＨｃ、 Ｖ0
〜Ｖ8・・・基準電圧。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 選択された水平ライン上の複数の画素
   に、画素書込電圧が書き込まれる液晶パネル部と、 一水平期間単位で水平クロックを順次取り込み、この水
   平クロックのタイミングで上記画素書込電圧が上記画素
   に書き込まれるようにする水平シフトレジスタ部と、 上記水平クロックのタイミングで、ｎビットディジタル
   データの上位ｍビットと下位ｎ−ｍビットを別々に保持
   し、２のｍ乗＋１レベルの異なる基準電圧のうち、上記
   上位ｍビットの大きさに対応した第１の基準電圧とこの
   第１の基準電圧よりも一レベル高い第２の基準電圧を選
   択した後、これら第１及び第２の基準電圧のレベル間を
   ２のｎ−ｍ乗レベルの電圧に分割し、これら分割電圧の
   うち、上記下位ｎ−ｍビットの大きさに対応したレベル
   の電圧を上記画素書込電圧として選択する書込電圧選択
   部と、 を具備することを特徴とする液晶表示装置。
2. 【請求項２】 請求項１に記載の液晶表示装置におい
   て、 上記書込電圧選択部を、 上記上位ｍビットを保持する第１のラッチと、 上記下位ｎ−ｍビットを保持する第２のラッチと、 上記第１及び第２の基準電圧を選択する第１のセレクタ
   と、 上記第１のセレクタで選択された第１及び第２の基準電
   圧のレベル間を２のｎ−ｍ乗レベルの電圧に分割する電
   圧分割回路と、 上記電圧分割回路による分割電圧のうち、上記下位ｎ−
   ｍビットの大きさに対応したレベルの電圧を選択する第
   ２のセレクタと、 で構成したことを特徴とする液晶表示装置。
3. 【請求項３】 請求項２に記載の液晶表示装置におい
   て、 上記書込電圧選択部をＰ（＞１）個並列に設け、 上記水平クロックをＰ分の１に分周した分周水平クロッ
   クを出力する分周回路を設け、 上記分周回路の出力段と上記水平シフトレジスタ部の入
   力段との間に、上記分周水平クロックから順次一クロッ
   クずつ遅延した遅延水平クロックを出力するＰ−２個の
   遅延回路を直列に接続し、 Ｑ（＝１〜Ｐ）番目の上記書込電圧選択部の前段に、上
   記第１及び第２のラッチに各々接続される第３及び第４
   のラッチで構成された前段ラッチ部をＱ−１個直列に接
   続し、 Ｐ番目の書込電圧選択部の初段目の前段ラッチ部を上記
   水平クロックで作動させ、Ｐ−１番目の書込電圧選択部
   の初段目の前段ラッチ部を上記分周クロックで作動さ
   せ、残りの前段ラッチ部を上記遅延クロックにより順次
   作動させることで、Ｐ個の書込電圧選択部からの画素書
   込電圧を上記水平ライン上のＰ個の画素に同時に書き込
   むようにした、 ことを特徴とする液晶表示装置。
4. 【請求項４】 請求項１に記載の液晶表示装置におい
   て、 上記２のｍ乗＋１レベルの異なる基準電圧を、上記一水
   平期間毎、上記画素を構成する液晶の対向電極電圧を基
   準として反転させる、 ことを特徴とする液晶表示装置。
5. 【請求項５】 請求項２に記載の液晶表示装置におい
   て、 上記２のｍ乗＋１レベルの異なる基準電圧を、上記一水
   平期間毎、上記画素を構成する液晶の対向電極電圧を基
   準として反転させる、 ことを特徴とする液晶表示装置。
6. 【請求項６】 請求項３に記載の液晶表示装置におい
   て、 上記２のｍ乗＋１レベルの異なる基準電圧を、上記一水
   平期間毎、上記画素を構成する液晶の対向電極電圧を基
   準として反転させる、 ことを特徴とする液晶表示装置。