JPH10161899A - シーケンス制御回路 - Google Patents
シーケンス制御回路Info
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- JPH10161899A JPH10161899A JP8316229A JP31622996A JPH10161899A JP H10161899 A JPH10161899 A JP H10161899A JP 8316229 A JP8316229 A JP 8316229A JP 31622996 A JP31622996 A JP 31622996A JP H10161899 A JPH10161899 A JP H10161899A
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
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- Techniques For Improving Reliability Of Storages (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】メモリ試験装置の試験パターン発生器内に設け
られるシーケンス制御回路であって、半導体メモリの試
験パターンプログラム記述において複数の分岐条件によ
り分岐先を複数指定可能とすることができ、パターンプ
ログラムの記述を容易にするとともに試験時間を短縮す
ることができるシーケンス制御回路を提供する。 【解決手段】分岐先アドレスレジスタ２６1〜２６nを複
数個設けるとともに、複数のフラグが入力してフラグ値
の組合せを検出する論理演算回路３０を設け、フラグ値
の組合せに応じてプログラムカウンタコントローラ２４
がいずれかの分岐先アドレスレジスタを選択し、選択さ
れた分岐先アドレスレジスタの分岐先アドレスがプログ
ラムカウンタ２２にロードされるようにする。
られるシーケンス制御回路であって、半導体メモリの試
験パターンプログラム記述において複数の分岐条件によ
り分岐先を複数指定可能とすることができ、パターンプ
ログラムの記述を容易にするとともに試験時間を短縮す
ることができるシーケンス制御回路を提供する。 【解決手段】分岐先アドレスレジスタ２６1〜２６nを複
数個設けるとともに、複数のフラグが入力してフラグ値
の組合せを検出する論理演算回路３０を設け、フラグ値
の組合せに応じてプログラムカウンタコントローラ２４
がいずれかの分岐先アドレスレジスタを選択し、選択さ
れた分岐先アドレスレジスタの分岐先アドレスがプログ
ラムカウンタ２２にロードされるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ試験装
置に関し、特に、半導体メモリ試験装置の試験パターン
発生器の中に設けられるシーケンス制御回路に関する。
置に関し、特に、半導体メモリ試験装置の試験パターン
発生器の中に設けられるシーケンス制御回路に関する。
【０００２】
【従来の技術】半導体メモリ（半導体記憶装置）の試験
には、半導体メモリ試験装置（以下、メモリ試験装置と
いう）が使用される。メモリ試験装置は、予め設定され
た試験プログラム（パターンプログラム）に基づいて、
被試験メモリ（ＭＵＴ；memoryunder test）にアドレ
ス、データ及び制御信号を与え、そのときに被試験メモ
リから読み出されるデータが所定のタイミングで期待値
データと一致しているかを判定することにより、被試験
メモリの良否を判定するものである。
には、半導体メモリ試験装置（以下、メモリ試験装置と
いう）が使用される。メモリ試験装置は、予め設定され
た試験プログラム（パターンプログラム）に基づいて、
被試験メモリ（ＭＵＴ；memoryunder test）にアドレ
ス、データ及び制御信号を与え、そのときに被試験メモ
リから読み出されるデータが所定のタイミングで期待値
データと一致しているかを判定することにより、被試験
メモリの良否を判定するものである。
【０００３】図２は、従来のメモリ試験装置の基本的な
全体構成を示すブロック図である。このメモリ試験装置
１は、被試験メモリ２の試験を行うものであって、基準
クロックを発生するタイミング発生器５と、基準クロッ
クが入力し被試験メモリに与えるアドレス信号、試験デ
ータ信号及び制御信号を発生する試験パターン発生器６
と、試験パターン発生器６からの各信号が入力してこれ
ら信号を試験に必要な波形に整形して被試験メモリ２に
印加する波形整形器７と、被試験メモリ２からの読み出
しデータが入力してこの被試験メモリ２の良否を判定す
る論理比較器８と、から構成されている。試験パターン
発生器６は、アドレス信号、試験データ信号及び制御信
号のほかに、これら信号が入力した被試験メモリが出力
すべきデータ（期待値データ）を生成しており、この期
待値データは論理比較器８に供給されている。論理比較
器８は、期待値データと被試験メモリ２からの読み出し
データとを比較し、その一致、不一致により被試験メモ
リの良否判定を行って、結果を良否判定（ＰＡＳＳ／Ｆ
ＡＩＬ）信号として試験パターン発生器６に出力する。
また、論理比較器８は、試験サイクル中のある特定のサ
イクルで、被試験メモリ２の出力データと期待値データ
とを比較して両者が一致していることを検出した場合
に、一致フラグを試験パターン発生器６に出力する。こ
こで、被試験メモリに与える一連のアドレス、試験デー
タ及び制御信号のことを試験パターンという。
全体構成を示すブロック図である。このメモリ試験装置
１は、被試験メモリ２の試験を行うものであって、基準
クロックを発生するタイミング発生器５と、基準クロッ
クが入力し被試験メモリに与えるアドレス信号、試験デ
ータ信号及び制御信号を発生する試験パターン発生器６
と、試験パターン発生器６からの各信号が入力してこれ
ら信号を試験に必要な波形に整形して被試験メモリ２に
印加する波形整形器７と、被試験メモリ２からの読み出
しデータが入力してこの被試験メモリ２の良否を判定す
る論理比較器８と、から構成されている。試験パターン
発生器６は、アドレス信号、試験データ信号及び制御信
号のほかに、これら信号が入力した被試験メモリが出力
すべきデータ（期待値データ）を生成しており、この期
待値データは論理比較器８に供給されている。論理比較
器８は、期待値データと被試験メモリ２からの読み出し
データとを比較し、その一致、不一致により被試験メモ
リの良否判定を行って、結果を良否判定（ＰＡＳＳ／Ｆ
ＡＩＬ）信号として試験パターン発生器６に出力する。
また、論理比較器８は、試験サイクル中のある特定のサ
イクルで、被試験メモリ２の出力データと期待値データ
とを比較して両者が一致していることを検出した場合
に、一致フラグを試験パターン発生器６に出力する。こ
こで、被試験メモリに与える一連のアドレス、試験デー
タ及び制御信号のことを試験パターンという。
【０００４】さて、試験パターン発生器６には、被試験
メモリ２に対して供給するアドレス信号、試験データ及
び制御信号をそれぞれ発生するアドレス発生器、試験デ
ータ発生部及び制御信号発生部が設けられ、さらに、ア
ドレス発生器、試験データ発生部及び制御信号発生部を
制御するシーケンス制御回路が設けられている。図３
は、従来のシーケンス制御回路の内部構成の一例を示す
ブロック図である。
メモリ２に対して供給するアドレス信号、試験データ及
び制御信号をそれぞれ発生するアドレス発生器、試験デ
ータ発生部及び制御信号発生部が設けられ、さらに、ア
ドレス発生器、試験データ発生部及び制御信号発生部を
制御するシーケンス制御回路が設けられている。図３
は、従来のシーケンス制御回路の内部構成の一例を示す
ブロック図である。
【０００５】シーケンス制御回路は、試験パターン発生
のための一連の命令からなる試験プログラムを格納する
ためのインストラクションメモリ２１と、インストラク
ションメモリ２１のアドレスを指定するプログラムカウ
ンタ（ＰＣ）２２と、アドレスの一時退避用のスタック
レジスタ２３と、プログラムカウンタ２２及びスタック
レジスタを制御するためのプログラムカウンタコントロ
ーラ２４と、プログラムカウンタ２２の初期値を格納す
る開始アドレスレジスタ（ＳＴＡ）２５と、分岐命令で
の分岐先のアドレスを格納する分岐アドレスレジスタ
（ＢＡＲ）２６と、ループ命令を制御するためのインデ
ックスレジスタ２７、インデックスワークレジスタ２８
及びインデックスカウンタ２９とを備えている。
のための一連の命令からなる試験プログラムを格納する
ためのインストラクションメモリ２１と、インストラク
ションメモリ２１のアドレスを指定するプログラムカウ
ンタ（ＰＣ）２２と、アドレスの一時退避用のスタック
レジスタ２３と、プログラムカウンタ２２及びスタック
レジスタを制御するためのプログラムカウンタコントロ
ーラ２４と、プログラムカウンタ２２の初期値を格納す
る開始アドレスレジスタ（ＳＴＡ）２５と、分岐命令で
の分岐先のアドレスを格納する分岐アドレスレジスタ
（ＢＡＲ）２６と、ループ命令を制御するためのインデ
ックスレジスタ２７、インデックスワークレジスタ２８
及びインデックスカウンタ２９とを備えている。
【０００６】インストラクションメモリ２１に格納され
る命令は、１命令ごとに、命令（オペレーション）コー
ド部分すなわちシーケンス制御命令の操作符号部と、各
命令コードに対応するオペランドとから構成されてお
り、これに対応して、インストラクションメモリ２１で
は、命令コード部分を格納するシーケンス制御命令エリ
アと、オペランドを格納するオペランド格納エリアとが
対になっている。この種のシーケンス制御回路の場合、
オペランドとしては、試験プログラムにおける分岐アド
レスやループ条件を表わすものと、被試験メモリに与え
るアドレス、試験データ及び制御信号を発生するための
パラメータを記述するものとがある。そこでこのシーケ
ンス制御回路では、インストラクションメモリ２１の各
アドレスのメモリ領域に、シーケンス制御命令エリア、
アドレス演算エリア、データ演算エリア、制御信号発生
命令エリアを設けている。プログラムカウンタ２２の出
力したアドレスによりインストラクションメモリ２１が
アクセスされると、アドレス演算エリア、データ演算エ
リア、制御信号発生エリアから、それぞれ、アドレス発
生命令、試験データ発生命令、制御信号発生命令が読み
出されてアドレス発生器、試験データ発生部、制御信号
発生部に与えられ、これによって、アドレス発生器、試
験データ発生部、制御信号発生部から被試験メモリ用の
アドレス、試験データ、制御信号が発生するようになっ
ている。
る命令は、１命令ごとに、命令（オペレーション）コー
ド部分すなわちシーケンス制御命令の操作符号部と、各
命令コードに対応するオペランドとから構成されてお
り、これに対応して、インストラクションメモリ２１で
は、命令コード部分を格納するシーケンス制御命令エリ
アと、オペランドを格納するオペランド格納エリアとが
対になっている。この種のシーケンス制御回路の場合、
オペランドとしては、試験プログラムにおける分岐アド
レスやループ条件を表わすものと、被試験メモリに与え
るアドレス、試験データ及び制御信号を発生するための
パラメータを記述するものとがある。そこでこのシーケ
ンス制御回路では、インストラクションメモリ２１の各
アドレスのメモリ領域に、シーケンス制御命令エリア、
アドレス演算エリア、データ演算エリア、制御信号発生
命令エリアを設けている。プログラムカウンタ２２の出
力したアドレスによりインストラクションメモリ２１が
アクセスされると、アドレス演算エリア、データ演算エ
リア、制御信号発生エリアから、それぞれ、アドレス発
生命令、試験データ発生命令、制御信号発生命令が読み
出されてアドレス発生器、試験データ発生部、制御信号
発生部に与えられ、これによって、アドレス発生器、試
験データ発生部、制御信号発生部から被試験メモリ用の
アドレス、試験データ、制御信号が発生するようになっ
ている。
【０００７】プログラムカウンタコントローラ２４に
は、インストラクションメモリ２１からシーケンス制御
命令の命令コード部分と、論理比較器８（図２）からの
一致フラグＭＦＬＧと、インデックスカウンタ２９の出
力とが入力している。そしてプログラムカウンタコント
ローラ２４は、インストラクションメモリ２１に格納さ
れた命令のデコードし、また一致フラグやインデックス
カウンタの出力に基づいて、プログラムカウンタ２２及
びスタックレジスタ２３を制御する。具体的には、プロ
グラムカウンタコントローラ２４は、プログラムカウン
タ２２の内容すなわちインストラクションメモリ２１に
おいて次に読み出すアドレスを示す値を、インクリメン
ト、デクリメントあるいはホールドし、また、プログラ
ムカウンタ２２に値をロードする。プログラムカウンタ
２２に値をロードする場合には、読み出された命令等に
応じて、インストラクションメモリ２１の現在のアドレ
スの命令のオペランドや、開始アドレスレジスタ２５の
内容、分岐アドレスレジスタ２６の内容、スタックレジ
スタ２３の内容のいずれかが、プログラムカウンタ２２
に値として設定されるようにする。
は、インストラクションメモリ２１からシーケンス制御
命令の命令コード部分と、論理比較器８（図２）からの
一致フラグＭＦＬＧと、インデックスカウンタ２９の出
力とが入力している。そしてプログラムカウンタコント
ローラ２４は、インストラクションメモリ２１に格納さ
れた命令のデコードし、また一致フラグやインデックス
カウンタの出力に基づいて、プログラムカウンタ２２及
びスタックレジスタ２３を制御する。具体的には、プロ
グラムカウンタコントローラ２４は、プログラムカウン
タ２２の内容すなわちインストラクションメモリ２１に
おいて次に読み出すアドレスを示す値を、インクリメン
ト、デクリメントあるいはホールドし、また、プログラ
ムカウンタ２２に値をロードする。プログラムカウンタ
２２に値をロードする場合には、読み出された命令等に
応じて、インストラクションメモリ２１の現在のアドレ
スの命令のオペランドや、開始アドレスレジスタ２５の
内容、分岐アドレスレジスタ２６の内容、スタックレジ
スタ２３の内容のいずれかが、プログラムカウンタ２２
に値として設定されるようにする。
【０００８】インストラクションメモリ２１のオペラン
ド格納エリアから読み出されたアドレスはインデックス
レジスタ２７にも供給されており、インデックスカウン
タ２９は、このインデックスレジスタ２７と、作業用の
レジスタであるインデックスワークレジスタ２８とを使
用してループ命令を制御し、カウンタ値が特定の値にな
ったときにプログラムカウンタコントローラ２４に出力
を行うことによって、プログラムカウンタ２２を制御す
る。
ド格納エリアから読み出されたアドレスはインデックス
レジスタ２７にも供給されており、インデックスカウン
タ２９は、このインデックスレジスタ２７と、作業用の
レジスタであるインデックスワークレジスタ２８とを使
用してループ命令を制御し、カウンタ値が特定の値にな
ったときにプログラムカウンタコントローラ２４に出力
を行うことによって、プログラムカウンタ２２を制御す
る。
【０００９】ところで近年、フラッシュメモリと呼ばれ
る半導体メモリが開発・製造されている。フラッシュメ
モリは不揮発性メモリであって、外部からの特別な電源
を供給しなくても記憶データを保持することが可能であ
るとともに、プリント基板に実装された状態でメモリに
記憶されたデータを書き換えることが可能であるという
特長を有している。このフラッシュメモリの動作の特徴
をあげると、以下の６点にまとめることができる。
る半導体メモリが開発・製造されている。フラッシュメ
モリは不揮発性メモリであって、外部からの特別な電源
を供給しなくても記憶データを保持することが可能であ
るとともに、プリント基板に実装された状態でメモリに
記憶されたデータを書き換えることが可能であるという
特長を有している。このフラッシュメモリの動作の特徴
をあげると、以下の６点にまとめることができる。
【００１０】(1) コマンド入力による動作モードの設
定： (2) 自動書き込み： (3) 自動消去（チップイレーズ／ブロックイレーズ）： (4) データ書き込み完了／消去完了の検出： (5) ブロック保護機能： (6) デバイスコード． このようにフラッシュメモリは、コマンド入力により、
チップ単位あるいはブロック単位での自動消去が設定で
きる。しかし、フラッシュメモリでは、ブロックごとの
消去可能回数が有限であって、過剰消去によりデバイス
を破壊する可能性があるので、データ書き込み完了／消
去完了の検出をする必要がある。フラッシュメモリの試
験を行うときの試験パターンでは、データ書き込み完了
／消去完了の検出結果（フラグ）により、シーケンス制
御回路内のプログラムカウンタの分岐先アドレスを切り
替えている。
定： (2) 自動書き込み： (3) 自動消去（チップイレーズ／ブロックイレーズ）： (4) データ書き込み完了／消去完了の検出： (5) ブロック保護機能： (6) デバイスコード． このようにフラッシュメモリは、コマンド入力により、
チップ単位あるいはブロック単位での自動消去が設定で
きる。しかし、フラッシュメモリでは、ブロックごとの
消去可能回数が有限であって、過剰消去によりデバイス
を破壊する可能性があるので、データ書き込み完了／消
去完了の検出をする必要がある。フラッシュメモリの試
験を行うときの試験パターンでは、データ書き込み完了
／消去完了の検出結果（フラグ）により、シーケンス制
御回路内のプログラムカウンタの分岐先アドレスを切り
替えている。
【００１１】
【発明が解決しようとする課題】今述べたように、フラ
ッシュメモリの試験を行うときには、フラグに応じてシ
ーケンス制御回路内での分岐先アドレスを切り替える必
要がある。上述した従来のシーケンス制御回路におい
て、１つのフラグにより分岐先アドレスを切り替えるこ
とが可能である。しかしながら、フラッシュメモリから
検出される複数のフラグ値の組合せによって分岐先アド
レスを切り替えるような場合、例えば自動アルゴリズム
が実行中か終了かを示すフラグとタイムリミットオーバ
ーを示すフラグの両方の内容によりパターンプログラム
の分岐先アドレスを切り替えるような場合、上述した従
来のシーケンス制御回路を用いたのでは、このような分
岐先アドレスの切り替えは、試験プログラムにおける１
つのステートメントでは記述することができない。
ッシュメモリの試験を行うときには、フラグに応じてシ
ーケンス制御回路内での分岐先アドレスを切り替える必
要がある。上述した従来のシーケンス制御回路におい
て、１つのフラグにより分岐先アドレスを切り替えるこ
とが可能である。しかしながら、フラッシュメモリから
検出される複数のフラグ値の組合せによって分岐先アド
レスを切り替えるような場合、例えば自動アルゴリズム
が実行中か終了かを示すフラグとタイムリミットオーバ
ーを示すフラグの両方の内容によりパターンプログラム
の分岐先アドレスを切り替えるような場合、上述した従
来のシーケンス制御回路を用いたのでは、このような分
岐先アドレスの切り替えは、試験プログラムにおける１
つのステートメントでは記述することができない。
【００１２】本発明の目的は、半導体メモリの試験パタ
ーンプログラム記述において複数の分岐条件により分岐
先を複数指定可能とすることができ、パターンプログラ
ムの記述を容易にするとともに試験時間を短縮すること
ができるシーケンス制御回路を提供することにある。具
体的には、被試験デバイスから出力される信号の内容を
分岐条件とした場合に、複数の分岐条件の組合せに基づ
いて命令の分岐先を複数指定することができるようなシ
ーケンス制御回路を提供することにある。
ーンプログラム記述において複数の分岐条件により分岐
先を複数指定可能とすることができ、パターンプログラ
ムの記述を容易にするとともに試験時間を短縮すること
ができるシーケンス制御回路を提供することにある。具
体的には、被試験デバイスから出力される信号の内容を
分岐条件とした場合に、複数の分岐条件の組合せに基づ
いて命令の分岐先を複数指定することができるようなシ
ーケンス制御回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明のシーケンス制御
回路は、半導体メモリの試験を行うメモリ試験装置の試
験パターン発生器の中に設けられ、プログラムカウンタ
を有するシーケンス制御回路において、複数の分岐条件
の組合せの検出結果により、プログラムカウンタにロー
ドするアドレスが切り替えられる。
回路は、半導体メモリの試験を行うメモリ試験装置の試
験パターン発生器の中に設けられ、プログラムカウンタ
を有するシーケンス制御回路において、複数の分岐条件
の組合せの検出結果により、プログラムカウンタにロー
ドするアドレスが切り替えられる。
【００１４】具体的には本発明のシーケンス制御回路
は、半導体メモリの試験を行うメモリ試験装置の試験パ
ターン発生器の中に設けられ、試験プログラムの各命令
を格納するインストラクションメモリと、インストラク
ションメモリに対するアドレスを出力するプログラムカ
ウンタと、プログラムカウンタの動作を制御するプログ
ラムカウンタコントローラと、分岐先アドレスを格納す
る分岐先アドレスレジスタとを備えるシーケンス制御回
路において、分岐先アドレスレジスタを複数個設けると
ともに、複数のフラグが入力してフラグ値の組合せを検
出する論理演算回路を設け、フラグ値の組合せに応じて
プログラムカウンタコントローラが分岐先アドレスレジ
スタを選択し、選択された分岐先アドレスレジスタの分
岐先アドレスがプログラムカウンタにロードされるよう
に構成すればよい。
は、半導体メモリの試験を行うメモリ試験装置の試験パ
ターン発生器の中に設けられ、試験プログラムの各命令
を格納するインストラクションメモリと、インストラク
ションメモリに対するアドレスを出力するプログラムカ
ウンタと、プログラムカウンタの動作を制御するプログ
ラムカウンタコントローラと、分岐先アドレスを格納す
る分岐先アドレスレジスタとを備えるシーケンス制御回
路において、分岐先アドレスレジスタを複数個設けると
ともに、複数のフラグが入力してフラグ値の組合せを検
出する論理演算回路を設け、フラグ値の組合せに応じて
プログラムカウンタコントローラが分岐先アドレスレジ
スタを選択し、選択された分岐先アドレスレジスタの分
岐先アドレスがプログラムカウンタにロードされるよう
に構成すればよい。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は本発明の実施の一
形態のシーケンス制御回路の構成を示すブロック図であ
る。
て、図面を参照して説明する。図１は本発明の実施の一
形態のシーケンス制御回路の構成を示すブロック図であ
る。
【００１６】このシーケンス制御回路は、図３に示した
従来のシーケンス制御回路と同様に、図２に示すような
メモリ試験装置１の試験パターン発生器６の中に設けら
れるものである。ただし、論理比較器８から試験パター
ン発生器６には複数本のフラグが入力するようになって
いる。そして本実施の形態のシーケンス制御回路は、図
３に示す従来のシーケンス制御回路と同様の構成である
が、分岐アドレスレジスタが複数個設けられ、また、複
数本のフラグ（図示した例では２本のフラグＦＬＧ１,
ＦＬＧ２）が入力してこれら複数本のフラグをデコード
するための論理演算回路３０が設けられている点で相違
する。プログラムカウンタコントローラ２４には、フラ
グが直接入力する代りに、論理演算回路３０の出力が入
力している。
従来のシーケンス制御回路と同様に、図２に示すような
メモリ試験装置１の試験パターン発生器６の中に設けら
れるものである。ただし、論理比較器８から試験パター
ン発生器６には複数本のフラグが入力するようになって
いる。そして本実施の形態のシーケンス制御回路は、図
３に示す従来のシーケンス制御回路と同様の構成である
が、分岐アドレスレジスタが複数個設けられ、また、複
数本のフラグ（図示した例では２本のフラグＦＬＧ１,
ＦＬＧ２）が入力してこれら複数本のフラグをデコード
するための論理演算回路３０が設けられている点で相違
する。プログラムカウンタコントローラ２４には、フラ
グが直接入力する代りに、論理演算回路３０の出力が入
力している。
【００１７】このシーケンス制御回路では、複数個の分
岐アドレスレジスタ２６1〜２６nを設けるとともに、複
数本のフラグそれぞれの値の組合せを論理演算回路３０
で検出して、検出された組合せにより、いずれかの分岐
アドレスレジスタに格納されているアドレスがプログラ
ムカウンタ２２にロードされるようにしている（もちろ
ん、フラグの組合せによっては、分岐先アドレスのロー
ドをせず、単にプログラムカウンタ２２の値のインクリ
メントやデクリメントを行う場合もある）。すなわちこ
のシーケンス制御回路では、複数のフラグを用いて、プ
ログラムカウンタ２２にロードすべきアドレスを複数の
分岐先アドレスの中から選択できるようにしている。
岐アドレスレジスタ２６1〜２６nを設けるとともに、複
数本のフラグそれぞれの値の組合せを論理演算回路３０
で検出して、検出された組合せにより、いずれかの分岐
アドレスレジスタに格納されているアドレスがプログラ
ムカウンタ２２にロードされるようにしている（もちろ
ん、フラグの組合せによっては、分岐先アドレスのロー
ドをせず、単にプログラムカウンタ２２の値のインクリ
メントやデクリメントを行う場合もある）。すなわちこ
のシーケンス制御回路では、複数のフラグを用いて、プ
ログラムカウンタ２２にロードすべきアドレスを複数の
分岐先アドレスの中から選択できるようにしている。
【００１８】以下、フラグが１つしか入力しない従来の
シーケンス制御回路（図３）の動作と本実施の形態のシ
ーケンス制御回路の動作とを比較することにより、本実
施の形態をさらに詳しく説明する。
シーケンス制御回路（図３）の動作と本実施の形態のシ
ーケンス制御回路の動作とを比較することにより、本実
施の形態をさらに詳しく説明する。
【００１９】図３に示す従来のシーケンス制御回路の場
合、１つのフラグＦＬＧ１（ここでは一致フラグＭＦＬ
ＧをフラグＦＬＧ１に対応させている）の内容に対して
分岐先アドレスが高々１つしかない。この場合に、フラ
グを検出してプログラムカウンタ値が変化する過程は、
以下のように示される。ここで“(ＦＬＧ１)”はフラグ
ＦＬＧ１の値を示し、“ＰＣ”はプログラムカウンタ２
２を示し、“(ＰＣ)”はプログラムカウンタ２２の現在
値を示し、“ｍ”は分岐先アドレスレジスタに格納され
た分岐アドレスを示し、“→”はロードすなわちこの記
号の左辺の値を右辺のものに格納することを示してい
る。
合、１つのフラグＦＬＧ１（ここでは一致フラグＭＦＬ
ＧをフラグＦＬＧ１に対応させている）の内容に対して
分岐先アドレスが高々１つしかない。この場合に、フラ
グを検出してプログラムカウンタ値が変化する過程は、
以下のように示される。ここで“(ＦＬＧ１)”はフラグ
ＦＬＧ１の値を示し、“ＰＣ”はプログラムカウンタ２
２を示し、“(ＰＣ)”はプログラムカウンタ２２の現在
値を示し、“ｍ”は分岐先アドレスレジスタに格納され
た分岐アドレスを示し、“→”はロードすなわちこの記
号の左辺の値を右辺のものに格納することを示してい
る。
【００２０】 (ＦＬＧ１)＝０ ならば ｍ→ＰＣ …(1) (ＦＬＧ１)＝１ ならば (ＰＣ)＋１→ＰＣ …(2) 式(1)、はフラグＦＬＧ１の値が１であれば分岐先アド
レスがプログラムカウンタ２２にロードされることすな
わち条件分岐が起こることを示し、式(2)は、プログラ
ムカウンタ２２の値がインクリメントすること、すなわ
ち分岐せずにプログラムが実行されることを示してい
る。つまりこの場合は、フラグの値が１になるまでルー
プを抜けないことになる。このようなフラグ検出分岐命
令とインデックスループ命令とを組み合わせることによ
り、フラッシュメモリの試験において書き込み回数のル
ープが終了しても書き込み終了フラグが検出されない場
合には不良とするパターンを記述することができる。
レスがプログラムカウンタ２２にロードされることすな
わち条件分岐が起こることを示し、式(2)は、プログラ
ムカウンタ２２の値がインクリメントすること、すなわ
ち分岐せずにプログラムが実行されることを示してい
る。つまりこの場合は、フラグの値が１になるまでルー
プを抜けないことになる。このようなフラグ検出分岐命
令とインデックスループ命令とを組み合わせることによ
り、フラッシュメモリの試験において書き込み回数のル
ープが終了しても書き込み終了フラグが検出されない場
合には不良とするパターンを記述することができる。
【００２１】一方、本実施の形態の場合、２本のフラグ
ＦＬＧ１,ＦＬＧ２の値の組合せに応じ、例えば、以下
のような分岐を生じさせることができる。“(ＦＬＧ
２)”はフラグＦＬＧ２の値を示し、ｍ,ｎ,ｋはそれぞ
れ異なる分岐先アドレスレジスタに設定された分岐先ア
ドレスを示している。
ＦＬＧ１,ＦＬＧ２の値の組合せに応じ、例えば、以下
のような分岐を生じさせることができる。“(ＦＬＧ
２)”はフラグＦＬＧ２の値を示し、ｍ,ｎ,ｋはそれぞ
れ異なる分岐先アドレスレジスタに設定された分岐先ア
ドレスを示している。
【００２２】 (ＦＬＧ１)＝０かつ(ＦＬＧ２)＝０ ならば ｍ→ＰＣ …(3) (ＦＬＧ１)＝１かつ(ＦＬＧ２)＝０ ならば (ＰＣ)＋１→ＰＣ …(4) (ＦＬＧ１)＝０かつ(ＦＬＧ２)＝１ ならば ｎ→ＰＣ …(5) (ＦＬＧ１)＝１かつ(ＦＬＧ２)＝１ ならば ｋ→ＰＣ …(6) このように本実施の形態では、２つのフラグＦＬＧ１,
ＦＬＧ２によって、分岐しないという場合（上記式(4)
の場合）のほかに３通りの分岐先アドレス（式(3),(5),
(6)）の設定が可能になり、複数のフラグによる複数の
分岐先アドレスの指定が実現されている。
ＦＬＧ２によって、分岐しないという場合（上記式(4)
の場合）のほかに３通りの分岐先アドレス（式(3),(5),
(6)）の設定が可能になり、複数のフラグによる複数の
分岐先アドレスの指定が実現されている。
【００２３】本実施の形態のシーケンス制御回路を用
い、自動アルゴリズムの実行中か終了かをフラグとタイ
ムリミットオーバーを表わすフラグとをそれぞれ上述の
２つのフラグＦＬＧ１,ＦＬＧ２に割り付けることによ
り、従来は複雑な記述が要求されたこれら２つのフラグ
の値によって分岐先を変えるような試験パターンが、試
験プログラムにおける１つのステートメントで簡単に記
述できるようになる。
い、自動アルゴリズムの実行中か終了かをフラグとタイ
ムリミットオーバーを表わすフラグとをそれぞれ上述の
２つのフラグＦＬＧ１,ＦＬＧ２に割り付けることによ
り、従来は複雑な記述が要求されたこれら２つのフラグ
の値によって分岐先を変えるような試験パターンが、試
験プログラムにおける１つのステートメントで簡単に記
述できるようになる。
【００２４】以上、フラグが２つである場合を例に挙げ
て本発明を説明したが、フラグの数が３以上の場合も上
述と同様に実現可能である。
て本発明を説明したが、フラグの数が３以上の場合も上
述と同様に実現可能である。
【００２５】
【発明の効果】以上説明したように本発明は、複数のフ
ラグ（分岐条件）の組合せの検出結果により、プログラ
ムカウンタにロードするアドレスが切り替えられるよう
に構成することにより、比較的簡単な回路変更で従来複
雑だった試験パターンを容易に発生することが可能にな
るという効果がある。
ラグ（分岐条件）の組合せの検出結果により、プログラ
ムカウンタにロードするアドレスが切り替えられるよう
に構成することにより、比較的簡単な回路変更で従来複
雑だった試験パターンを容易に発生することが可能にな
るという効果がある。
【００２６】フラッシュメモリを試験する際、ブロック
消去中にタイムアウトで不良となった場合には、従来の
試験パターンによる試験ではそのまま不良としていた
が、このような場合、タイムアウトとなったブロック以
外のブロックでは良品であって使用可能であり、単に不
良とするのではなくて別のアドレスに飛んで試験を続行
する必要がある。本発明は、このような場合の試験パタ
ーンを特に容易に発生できるようになるという効果があ
る。
消去中にタイムアウトで不良となった場合には、従来の
試験パターンによる試験ではそのまま不良としていた
が、このような場合、タイムアウトとなったブロック以
外のブロックでは良品であって使用可能であり、単に不
良とするのではなくて別のアドレスに飛んで試験を続行
する必要がある。本発明は、このような場合の試験パタ
ーンを特に容易に発生できるようになるという効果があ
る。
【図面の簡単な説明】
【図１】本発明の実施の一形態のシーケンス制御回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】メモリ試験装置の構成を示すブロック図であ
る。
る。
【図３】従来のシーケンス制御回路の構成を示すブロッ
ク図である。
ク図である。
１ メモリ試験装置 ２ 被試験メモリ ５ タイミング発生器 ６ 試験パターン発生器 ７ 波形整形器 ８ 論理比較器 ２１ インストラクションメモリ ２２ プログラムカウンタ ２３ スタックレジスタ ２４ プログラムカウンタコントローラ ２５ 開始アドレスレジスタ ２６,２６1〜２６n 分岐アドレスレジスタ ２７ インデックスレジスタ ２８ インデックスワークレジスタ ２９ インデックスカウンタ ３０ 論理演算回路
Claims (3)
- 【請求項１】 半導体メモリの試験を行うメモリ試験装
置の試験パターン発生器の中に設けられ、プログラムカ
ウンタを有するシーケンス制御回路において、 複数の分岐条件の組合せの検出結果により、前記プログ
ラムカウンタにロードするアドレスが切り替えられるこ
とを特徴とするシーケンス制御回路。 - 【請求項２】 半導体メモリの試験を行うメモリ試験装
置の試験パターン発生器の中に設けられ、試験プログラ
ムの各命令を格納するインストラクションメモリと、前
記インストラクションメモリに対するアドレスを出力す
るプログラムカウンタと、前記プログラムカウンタの動
作を制御するプログラムカウンタコントローラと、分岐
先アドレスを格納する分岐先アドレスレジスタとを備え
るシーケンス制御回路において、 前記分岐先アドレスレジスタを複数個有するとともに、
複数のフラグが入力してフラグ値の組合せを検出する論
理演算回路を有し、 前記フラグ値の組合せに応じて前記プログラムカウンタ
コントローラが分岐先アドレスレジスタを選択し、選択
された分岐先アドレスレジスタの分岐先アドレスが前記
プログラムカウンタにロードされることを特徴とするシ
ーケンス制御回路。 - 【請求項３】 ループ命令の制御を行うためのインデッ
クスレジスタ及びインデックスカウンタをさらにする請
求項２の記載のシーケンス制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8316229A JPH10161899A (ja) | 1996-11-27 | 1996-11-27 | シーケンス制御回路 |
| US08/976,148 US6421773B1 (en) | 1996-11-27 | 1997-11-21 | Sequence control circuit |
| TW086117820A TW362191B (en) | 1996-11-27 | 1997-11-25 | Sequence control circuit |
| DE19752443A DE19752443A1 (de) | 1996-11-27 | 1997-11-26 | Sequenzsteuerschaltung |
| KR1019970063424A KR100277770B1 (ko) | 1996-11-27 | 1997-11-27 | 시퀀스 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8316229A JPH10161899A (ja) | 1996-11-27 | 1996-11-27 | シーケンス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10161899A true JPH10161899A (ja) | 1998-06-19 |
Family
ID=18074756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8316229A Pending JPH10161899A (ja) | 1996-11-27 | 1996-11-27 | シーケンス制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6421773B1 (ja) |
| JP (1) | JPH10161899A (ja) |
| KR (1) | KR100277770B1 (ja) |
| DE (1) | DE19752443A1 (ja) |
| TW (1) | TW362191B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001209580A (ja) * | 2000-01-25 | 2001-08-03 | Sony Corp | データ記憶素子製造方法およびデータ記憶素子、並びにデータ処理装置 |
| US6930931B2 (en) | 2002-10-30 | 2005-08-16 | Renesas Technology Corp. | Program counter circuit |
| KR100788913B1 (ko) * | 2005-11-18 | 2007-12-27 | 주식회사디아이 | 반도체 장치의 테스트 시스템을 위한 전치 분기 패턴 발생장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19930169B4 (de) | 1999-06-30 | 2004-09-30 | Infineon Technologies Ag | Testeinrichtung und Verfahren zum Prüfen eines Speichers |
| JP2001282324A (ja) * | 2000-03-30 | 2001-10-12 | Ando Electric Co Ltd | シーケンス制御回路 |
| JP2002093193A (ja) * | 2000-09-13 | 2002-03-29 | Advantest Corp | メモリ試験方法・メモリ試験装置 |
| DE10110050A1 (de) * | 2001-03-02 | 2002-09-05 | Bosch Gmbh Robert | Verfahren zur Absicherung sicherheitskritischer Programmteile vor versehentlicher Ausführung und eine Speichereinrichtung zur Durchführung dieses Verfahrens |
| JP5565228B2 (ja) * | 2010-09-13 | 2014-08-06 | ソニー株式会社 | プロセッサ |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4167779A (en) * | 1978-03-10 | 1979-09-11 | Digital Equipment Corporation | Diagnostic apparatus in a data processing system |
| FR2472234A1 (fr) * | 1979-12-21 | 1981-06-26 | Philips Ind Commerciale | Protocoles de communication geres par les modules de communication utilises dans un systeme de traitement de donnees reparti |
| US5652910A (en) * | 1989-05-04 | 1997-07-29 | Texas Instruments Incorporated | Devices and systems with conditional instructions |
| US6047122A (en) * | 1992-05-07 | 2000-04-04 | Tm Patents, L.P. | System for method for performing a context switch operation in a massively parallel computer system |
| US5646948A (en) * | 1993-09-03 | 1997-07-08 | Advantest Corporation | Apparatus for concurrently testing a plurality of semiconductor memories in parallel |
| JP2646972B2 (ja) * | 1993-11-01 | 1997-08-27 | 日本電気株式会社 | 多ビットメモリ |
| JPH08129056A (ja) * | 1994-10-31 | 1996-05-21 | Ando Electric Co Ltd | 半導体試験装置のパターン発生器 |
| US5568437A (en) * | 1995-06-20 | 1996-10-22 | Vlsi Technology, Inc. | Built-in self test for integrated circuits having read/write memory |
| WO2004097840A1 (ja) * | 1995-09-06 | 2004-11-11 | Osamu Yamada | Sdram用テストパターン発生装置及び方法 |
| JP3249040B2 (ja) * | 1995-12-05 | 2002-01-21 | 株式会社アドバンテスト | スキャンテスト装置 |
| JP3150611B2 (ja) * | 1996-03-29 | 2001-03-26 | 株式会社東芝 | パターン発生装置 |
-
1996
- 1996-11-27 JP JP8316229A patent/JPH10161899A/ja active Pending
-
1997
- 1997-11-21 US US08/976,148 patent/US6421773B1/en not_active Expired - Fee Related
- 1997-11-25 TW TW086117820A patent/TW362191B/zh active
- 1997-11-26 DE DE19752443A patent/DE19752443A1/de not_active Withdrawn
- 1997-11-27 KR KR1019970063424A patent/KR100277770B1/ko not_active Expired - Fee Related
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| KR100788913B1 (ko) * | 2005-11-18 | 2007-12-27 | 주식회사디아이 | 반도체 장치의 테스트 시스템을 위한 전치 분기 패턴 발생장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020046372A1 (en) | 2002-04-18 |
| TW362191B (en) | 1999-06-21 |
| DE19752443A1 (de) | 1998-06-04 |
| US6421773B1 (en) | 2002-07-16 |
| KR100277770B1 (ko) | 2001-01-15 |
| KR19980042835A (ko) | 1998-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020605 |