JPH10161939A

JPH10161939A - メモリ制御装置

Info

Publication number: JPH10161939A
Application number: JP8316025A
Authority: JP
Inventors: Toru Inoue; 井上　　徹
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1996-11-27
Filing date: 1996-11-27
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】メモリが故障しても、モジュール全体をその
まま交換せずに高い信頼性を持たせて使用可能とし、ま
た、システムの縮退運転をさせないようする。【解決手段】ＣＰＵ，ＤＭＡ等の上位システムから上
記メモリに対するアドレスを受けると、アドレス検索部
１２は、代替用バッファ１１のアドレス領域１１１を検
索する。このアドレス検索部１２により、上位システム
からのアドレスが代替用バッファから検索された場合に
は、リード・ライト部１３は代替用バッファ１１に対し
てデータをリード・ライトする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリおよびキャ
ッシュメモリの故障部分を代替処理するメモリ制御装置
に関する。

【０００２】

【従来の技術】従来から、メモリを搭載するシステム
は、その搭載するメモリとしてＳＩＭＭ（Single IN-li
ne Memory Module) 、ＤＩＭＭ（Dual In-line Memory
Module）として搭載している。

【０００３】そして、このメモリを搭載するシステム
は、メモリをリード・ライトアクセスする際に、その信
頼性を向上させるため、パリティチェックやＥＣＣ（Er
ror Checking and Corecting) を行うように構成されて
いる。

【０００４】また、メモリ搭載するシステムには、特公
平４−１４５５５７号公報記載のように、アドレス変換
により、故障したメモリの使用を除外する方式のものが
ある。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来から存在するメモリを搭載するシステムでは、
その搭載するメモリがＳＩＭＭ（Single IN-line Memor
y Module) 、ＤＩＭＭ（Dual In-line Memory Module）
として搭載されている場合には、複数のメモリの中、一
部が故障しても、モジュール全体を交換する必要があ
り、コストの無駄が大きすぎるという問題点があった。

【０００６】また、このような従来から存在するメモリ
を搭載するシステムのうち、パリティチェックやＥＣＣ
（Error Checking and Corecting) を行うように構成さ
れているものでは、故障箇所がＥＣＣ方式で対応できる
範囲のものであっても、故障してしまった番地は、デー
タを記憶する箇所として信頼性が低下しているため、高
信頼性を要求する場合には、信頼性の点で対応すること
ができないという問題点があった。

【０００７】また、このような従来から存在するメモリ
を搭載するシステムのうち、アドレス変換により、故障
したメモリの使用を除外する方式のものでは、故障した
メモリを除外した分、システムを縮退運転をせざるを得
ないという問題点があった。

【０００８】そこで、本発明は上述の問題点に鑑み、メ
モリが故障しても、モジュール全体をそのまま交換せず
に高い信頼性を持たせて使用可能とし、また、システム
の縮退運転をさせないようしたメモリ制御装置を提供す
ることを目的とする。

【０００９】

【課題を解決するための手段】上述の目的を達成するた
めに、請求項１記載の発明は、メモリ中の故障した箇所
のデータを代替して記憶する代替記憶手段を具備する。

【００１０】請求項２記載の発明は、請求項１記載の発
明において、上記代替記憶手段が、上記メモリの故障箇
所のアドレスを記憶するアドレス領域と、上記メモリの
故障箇所のアドレスに記憶されるべきデータを代替記憶
するデータ領域とを有する。

【００１１】請求項３記載の発明は、請求項１または２
記載の発明において、ＣＰＵ，ＤＭＡ等の上位システム
から上記メモリに対するアドレスを受けると、上記代替
記憶手段を検索するアドレス検索手段と、このアドレス
検索手段により、上記上位システムからのアドレスが上
記代替記憶手段から検索された場合には、上記代替記憶
手段に対してデータをリード・ライトするリード・ライ
ト手段とを有する。

【００１２】請求項４記載の発明は、請求項１または３
記載の発明において、記代替記憶手段が、上記メモリ中
の故障した箇所のデータを記憶した残り領域を、ライト
バッファ領域とする。

【００１３】請求項５記載の発明は、請求項４記載の発
明において、上記代替記憶手段が、上記メモリ中の故障
したアドレスおよび上記ライトバッファとしてのアドレ
スを記憶するアドレス領域と、上記メモリの故障箇所の
アドレスに記憶されるべきデータおよび上記ライトバッ
ファのデータを記憶するデータ領域と、このデータ領域
に記憶されたデータが、メモリが故障したときの代替用
のデータか、または上記ライトバッファのデータである
かを示すステータスフラグを記憶するステータス領域と
を有する。

【００１４】請求項６記載の発明は、メモリの故障箇所
のアドレスを記憶するアドレス領域と、上記メモリの故
障箇所のデータを、メモリ上の所定箇所に代替記憶させ
るアドレスを記憶する再配置アドレス領域とを有する再
配置アドレス記憶手段を具備する。

【００１５】請求項７記載の発明は、請求項６記載の発
明において、ＣＰＵ，ＤＭＡ等の上位システムから上記
メモリに対するアドレスを受けると、上記再配置アドレ
ス記憶手段を検索するアドレス検索手段と、このアドレ
ス検索手段により、上記上位システムからのアドレスが
上記再配置アドレス記憶手段から検索された場合には、
この再配置アドレス記憶手段から故障したアドレスの替
りとなる再配置アドレスを読み出す再配置アドレス読出
し手段とを有する。

【００１６】請求項８記載の発明は、キャッシュメモリ
に設けられ、メモリ中の故障した箇所のデータを代替し
て記憶する代替用記憶手段に対し、ＣＰＵからのアドレ
スを受けると、この代替用記憶手段を検索するアドレス
検索手段と、このアドレス検索手段により、上記ＣＰＵ
からのアドレスが上記代替記憶手段から検索された場合
には、上記代替記憶手段に対してデータをリード・ライ
トするリード・ライト手段とを有する。

【００１７】請求項９記載の発明は、請求項８記載の発
明において、ＤＭＡコントローラや複数のＣＰＵで並列
処理を行うシステムにおいて、各ＣＰＵに隣接した箇所
にキャッシュメモリと組にして設けられている。

【００１８】請求項１０記載の発明は、メモリ中の故障
した箇所を代替記憶する代替記憶手段と、ＣＰＵ，ＤＭ
Ａ等の上位システムから上記メモリに対するアドレス受
けると、上記代替記憶手段を検索するアドレス検索手段
と、このアドレス検索手段により、上記上位システムか
らのアドレスが上記代替記憶手段から検索された場合に
は、上記代替記憶手段に対してデータをリード・ライト
するリード・ライト手段と、上記代替記憶手段に記憶す
る上記メモリ中の故障した箇所をテストするメモリテス
ト手段とを具備する。

【００１９】請求項１１記載の発明は、請求項１０記載
の発明において、上記メモリテスト手段が、上記メモリ
に対してテストアドレスを発生するテストアドレス発生
手段と、上記メモリ中の上記テストアドレスの箇所に書
き込むテストデータを発生するテストデータ発生手段
と、上記メモリ中の上記テストアドレスの箇所に書き込
まれたテストデータを読み出したデータと、テストデー
タ発生手段で発生したテストデータとを比較するデータ
比較手段と、このデータ比較手段が、上記メモリ中の上
記テストアドレスの箇所に書き込まれたテストデータを
読み出したデータと、テストデータ発生手段で発生した
テストデータとが異なると判断した場合には、上記代替
記憶手段にテストアドレスを書き込むテストアドレス書
込み手段とを有する。

【００２０】請求項１２記載の発明は、請求項１１記載
の発明において、上記アドレス発生手段が、０番地から
最大番地の順に順次出力する。

【００２１】請求項１３記載の発明は、請求項１０また
は１１記載の発明において、上記メモリテスト手段が、
退避バッファを有しており、上記メモリ中の上記テスト
アドレスの箇所に書き込む前に、上記メモリ中の上記テ
ストアドレスの箇所に記憶されているデータを、上記退
避バッファに退避させる。

【００２２】請求項１４記載の発明は、メモリ中の故障
した箇所を代替記憶する代替記憶手段と、ＣＰＵ，ＤＭ
Ａ等の上位システムから上記メモリに対するアドレス受
けると、上記代替記憶手段を検索するアドレス検索手段
と、このアドレス検索手段により、上記上位システムか
らのアドレスが上記代替記憶手段から検索された場合に
は、上記代替記憶手段に対してデータをリード・ライト
するリード・ライト手段と、上記メモリ間をつなぐアド
レスバスの断線を検査するアドレス線断線検査手段とを
具備する。

【００２３】請求項１５記載の発明は、請求項１４記載
の発明において、上記アドレス線断線検査手段が、上記
メモリに対してテストアドレスを発生するテストアドレ
ス発生手段と、上記メモリ中の上記テストアドレスの箇
所に書き込むテストデータを発生するテストデータ発生
手段と、上記メモリ中の上記テストアドレスの箇所に書
き込まれたテストデータを読み出したデータと、テスト
データ発生手段で発生したテストデータとを比較するデ
ータ比較手段と、このデータ比較手段が比較した、上記
メモリ中の上記テストアドレスの箇所に書き込まれたテ
ストデータを読み出したデータと、テストデータ発生手
段で発生したテストデータとの比較結果に基づき、上記
メモリ間をつなぐアドレスバスに断線があるか否かを判
定する断線判定手段とを有する。

【００２４】請求項１６記載の発明は、請求項１５記載
の発明において、上記テストアドレス発生手段が、上記
アドレス線Ａ０を検査するときは、０番地と１番地のテ
ストアドレスを発生し、また、上記アドレス線Ａｉ（ｉ
＝１，２，３，４，・・・・ｎ−１）を検査するとき
は、０番地とＡ^ｉ番地のテストアドレスを発生する。

【００２５】請求項１７記載の発明は、請求項１５記載
の発明において、上記断線判定手段が、上記データ比較
手段からの０番地および１番地についてのテストデータ
の一致状況を受けると、０番地および１番地について共
に一致しているとの情報を受けた場合にのみ、アドレス
線Ａ０に断線がないと判断する一方、０番地および１番
地のうち、いずれか１つが一致していないとの情報を受
けた場合には、アドレス線Ａ０に断線があると判断し、
また、上記データ比較手段からの０番地および２ｉ（ｉ
＝１，２，４，・・・・ｎ−１）番地についてのテスト
データの一致状況を受けると、０番地および２ｉ番地に
ついて共に一致しているとの情報を受けた場合にのみ、
アドレス線Ａｉに断線がないと判断する一方、０番地お
よび２ｉ番地のうち、いずれか１つが一致していないと
の情報を受けた場合には、アドレス線Ａｉに断線がある
と判断する。

【００２６】請求項１８記載の発明は、請求項１４また
は１７記載の発明において、上記テストデータが、メモ
リの１ワードがｎビットで構成されているものとする
と、０番地に書き込むテストデータはすべてのビット
に”０”が格納されており、２ｉ（ｉ＝０，１，２，，
３，・・・・ｎ−１）番地のものではｂｉビットに”
１”が格納され、その他のビットには”０”が格納され
ている。

【００２７】請求項１９記載の発明は、請求項１４記載
の発明において、上記アドレス線断線検査手段が、退避
バッファを有しており、上記メモリ中の上記テストアド
レスの箇所に書き込む前に、上記メモリ中の上記テスト
アドレスの箇所に記憶されているデータを、上記退避バ
ッファに退避させる。

【００２８】請求項２０記載の発明は、請求項１４記載
の発明において、メモリ中の故障アドレスを上記代替記
憶手段を用いて代替処理する前に、上記アドレス線断線
検査手段でメモリ間のアドレスバスの断線を検出する。

【００２９】請求項２１記載の発明は、メモリ中の故障
した箇所を代替記憶する代替記憶手段と、ＣＰＵ，ＤＭ
Ａ等の上位システムから上記メモリに対するアドレス受
けると、上記代替記憶手段を検索するアドレス検索手段
と、このアドレス検索手段により、上記上位システムか
らのアドレスが上記代替記憶手段から検索された場合に
は、上記代替記憶手段に対してデータをリード・ライト
するリード・ライト手段と、上記メモリ間をつなぐアド
レスバスのショートを検査するアドレス線ショート検査
手段とを具備する。

【００３０】請求項２２記載の発明は、請求項２１記載
の発明において、上記アドレス線ショート検査手段が、
上記メモリに対してクリアアドレスを発生するクリアア
ドレス発生手段と、上記メモリに対しテストアドレスを
発生すテストアドレス発生手段と、上記メモリ中の上記
クリアアドレスの箇所に書き込むクリアデータを発生す
るクリアデータ発生手段と、上記メモリ中のテストアド
レスの箇所に書き込むテストデータを発生するテストデ
ータ発生手段と、上記メモリ中の上記クリアドレスの箇
所に書き込まれたクリアデータを読み出したデータと、
テストデータ発生手段で発生したテストデータとを比較
するデータ比較手段と、このデータ比較手段が比較し
た、上記メモリ中の上記クリアドレスの箇所に書き込ま
れたクリアデータを読み出したデータとの比較較結果に
基づき、上記メモリ間をつなぐアドレスバスがショート
しているか否かを判定するショート判定手段とを具備す
る。

【００３１】請求項２３記載の発明は、請求項２２記載
の発明において、上記クリアアドレス発生手段が、上記
メモリ中の０，１，２，４，・・・および２ｎ−１番地
のアドレスを発生し、テストアドレス発生手段が、アド
レス線Ａｉ（ｉ＝０，１，２，３，・・・・，ｎ−１）
がそれ以外のアドレス線ｋ（ｋ≠ｉ）とショートしてい
るか否かを検査する場合には、上記メモリ中の２ｉ番地
のアドレスを発生する。

【００３２】請求項２４記載の発明は、請求項２２記載
の発明において、上記ショート判定手段が、アドレス線
Ａｉ（ｉ＝０，１，２，３，・・・ｎ−１）がその他の
アドレス線Ａｋ（ｋ≠ｉ）とショートしているか否かを
判定する場合には、上記メモリの２ｋ番地から読み出さ
れたデータを構成するビットｂｉが”０”でなく”１”
である場合には、アドレス線Ａｉとアドレス線Ａｋとが
ショートしていると判定する。

【００３３】請求項２５記載の発明は、請求項２２記載
の発明において、上記クリアデータが、すべてのビット
が”０”であり、上記テストデータが、すべてのビット
が”１”である。

【００３４】請求項２６記載の発明は、請求項２１記載
の発明において、上記アドレス線ショート検査手段が、
ショート検査するため退避バッファを有しており、ショ
ート検査する前に、上記メモリに記憶されているデータ
を上記退避バッファに退避させる。。

【００３５】請求項２７記載の発明は、請求項２１記載
の発明において、メモリ中の故障アドレスを上記代替記
憶手段を用いて代替処理する前に、上記アドレス線ショ
ート検査手段でメモリ間のアドレスバスの断線を検出す
る。

【００３６】請求項２８記載の発明は、メモリ中の故障
した箇所を代替記憶する代替記憶手段と、ＣＰＵ，ＤＭ
Ａ等の上位システムから上記メモリに対するアドレス受
けると、上記代替記憶手段を検索するアドレス検索手段
と、このアドレス検索手段により、上記上位システムか
らのアドレスが上記代替記憶手段から検索された場合に
は、上記代替記憶手段に対してデータをリード・ライト
するリード・ライト手段と、上記メモリデータを書込む
際に、このデータと、このデータを書込んだのち再び読
出したデータとを比較するベリファイ手段とを具備す
る。

【００３７】請求項２９記載の発明は、請求項２８記載
の発明は、上記ベリファイ手段が、上記メモリに書き込
むデータのアドレスを記憶するアドレス領域，上記メモ
リに書き込むデータを記憶するデータ領域およびこのデ
ータを上記メモリに書き込んだ後に、再び読み出したベ
リファイデータを記憶するベリファイデータ領域でなる
データ記憶手段と、このデータ記憶手段のデータ領域に
記憶されている上記メモリに書き込むデータデータと、
上記ベリファイデータ領域に記憶されているベリファイ
データを比較する比較手段と、この比較手段が上記メモ
リに書き込むデータデータと、上記ベリファイデータ領
域に記憶されているベリファイデータを比較した結果、
上記ライトデータと上記ベリファイデータとが不一致の
場合には、上記ライトデータの上記メモリに対するアド
レスを、メモリ中の故障した箇所として上記代替記憶手
段に書込むアドレス書込む手段とを具備する。

【００３８】請求項３０記載の発明は、メモリ中のブロ
ック単位で発生する故障箇所のデータを代替記憶する代
替記憶手段を具備することを特徴とする。

【００３９】請求項３１記載の発明は、請求項３０記載
の発明において、上記代替記憶手段が、上記メモリ中の
故障ブロックの位置を示す基準位置を記憶する基準位置
領域と、上記メモリ中の故障ブロックの基準位置の状態
を示すステータスを記憶するステータス領域と、上記メ
モリ中の故障ブロックに記憶されるべきデータを代替記
憶するデータ領域とを有する。

【００４０】請求項３２記載の発明は、請求項３１記載
の発明において、上記基準位置が、上記メモリの記憶領
域を縦，横についてそれぞれ所定幅で分割された領域の
中心軸の位置とする。

【００４１】請求項３３記載の発明は、請求項３２記載
の発明において、上記メモリ中の故障ブロックが所定の
中心軸となる分割範囲以内にある場合は、上記故障ブロ
ックの代替記憶する範囲をこの中心軸となる分割範囲と
する。

【００４２】請求項３４記載の発明は、メモリの故障ブ
ロックの基準位置を記憶する基準位置領域と、上記メモ
リの故障ブロックのデータを、メモリ上の所定箇所に代
替記憶させるための範囲を指定する再配置範囲指定領域
とを有する再配置アドレス記憶手段を具備する。

【００４３】本発明によれば、代替記憶手段としての代
替用バッファが、メモリ中の故障した箇所のデータを代
替して記憶するため、メモリが故障しても使用できる。

【００４４】特に、ＣＰＵ，ＤＭＡ等の上位システムか
らメモリにアクセスするためのアドレスを受けると、代
替用バッファが検索され、そのアドレスが検索された場
合には、代替用バッファに対してデータをリード・ライ
トする。

【００４５】また、代替用バッファが、メモリ中の故障
した箇所のデータを記憶した残り領域を、ライトバッフ
ァ領域とすると、ライトバッファとして使用することが
できる。

【００４６】また、メモリテスト手段を有するため、代
替用バッファに記憶するメモリ中の故障した箇所を、予
めテストすることができる。

【００４７】さらに、代替用バッファが備えられている
上に、アドレス線断線検査手段がメモリ間をつなぐアド
レスバスの断線を検査する。

【００４８】さらに、代替用バッファが備えられている
上に、アドレス線ショート線検査手段がメモリ間をつな
ぐアドレスバス間のショートを検査する。

【００４９】

【発明の実施の形態】以下、本発明に係るメモリ制御装
置の実施形態を図面を参照して説明する。

【００５０】＜第１実施形態＞図１は本発明に係るメモ
リ制御装置の第１実施形態につての概略説明図であり、
図２は本発明に係るメモリ制御装置の第１実施形態の構
成を示すブロック図である。

【００５１】この実施形態のメモリ制御装置１は、図１
に示すように、メモリ１００中の故障した箇所（Ｎ番
地）のデータを代替して記憶する代替用バッファ１１
（代替記憶手段）を備えている。

【００５２】そして、この実施形態のメモリ制御装置１
は、ＣＰＵ，ＤＭＡコントローラ等の上位システム（以
下、単に上位システムという）よりメモリ１００の故障
した番地に対してリード・ライトアクセスが発生した場
合には、上位システムの替わりに代替用バッファ１１の
該当箇所をリード・ライトアクセスするようになってい
る。

【００５３】この実施形態のメモリ制御装置１は、図２
に示すように、前述した代替用バッファ１１と、アドレ
ス検索部１２と、リード・ライト部１３と、アドレスバ
ッファ１４とを備えて構成されている。

【００５４】代替用バッファ１１は、ＴＬＢ（Translat
ion Look ahead Buffer)が記憶媒体として使用されてお
り、メモリ１００中の故障箇所のアドレスを記憶するア
ドレス領域１１１およびその故障箇所のアドレスに記憶
されるべきデータを代替記憶するデータ領域１１２を有
するものである。

【００５５】ここで、アドレス領域１１１およびデータ
領域１１２とに格納されているアドレスおよびデータの
うち、各アドレスとこのアドレスに対応するデータの１
組をエントリと呼ぶ。

【００５６】アドレス検索部１２は、上位システムから
メモリ１００に対するアドレス（以下、上位システムア
ドレスという）受けると、この受けた上位システムアド
レスをキーとして代替用バッファ１１中のアドレス領域
１１を検索するように構成されている。

【００５７】また、アドレス検索部１２は、上位システ
ムアドレスをキーとして検索した結果、このキーとして
のアドレスが代替用バッファ１１に存在した場合には、
この上位システムアドレスを記憶する代替用バッファ１
１についてのアドレス（代替用バッファ固有のアドレ
ス）をリード・ライト部１３に出力し、一方、検出され
なかった場合には、アドレスバッファ１４が一時格納し
ている上位システムアドレスをメモリ１００に出力させ
る指示を、アドレスバッファ１４に対し出力するように
構成されている。

【００５８】リード・ライト部１３は、アドレス検索部
１２から、上位システムアドレスを記憶していた代替用
バッファ１１についてのアドレスを受けると、受けた代
替用バッファ１１のアドレスに対してデータのリード・
ライト処理を行うように構成されている。

【００５９】アドレスバッファ１４は、上位システムか
らメモリ１００に対するリード・ライトするためのアド
レスを一時格納するもので、アドレス検索部１２からの
指示に従い、格納しているアドレスをメモリ１００に出
力するように構成されている。

【００６０】次に、この実施形態のメモリ制御装置１の
動作を説明する。

【００６１】ＣＰＵ等の上位システムからメモリ１００
にリード・ライトアクセスするための上位システムアド
レスをアドレス検索部１２が受けると、アドレス検索部
１２は、この上位システムアドレスをキーとして代替用
バッファ１１のアドレス領域１１１を検索する。

【００６２】アドレス検索部１２は、検索した結果、ア
ドレス領域１１１において上位システムアドレスを検出
した場合には、この上位システムアドレスを記憶する代
替用バッファ１１についてのアドレスをリード・ライト
部１３に出力する。

【００６３】リード・ライト部１３は、上位システムア
ドレスを記憶する代替用バッファ１１についてのアドレ
スをアドレス検索部１２から受けると、上記リードアク
セスする場合には、そのアドレスのデータ領域１１２に
記憶されているデータを読出し、これをデータバス３２
を介して上位システムに出力し、また、ライトアクセス
する場合には、データバス３２を介して受けた上位シス
テムからのデータを前記アドレス領域１１２にライトす
る。

【００６４】一方、アドレス検索部１２は、アドレス領
域１１１において上位システムアドレスを検出しない場
合には、アドレスバッファ１４に対して、このバッファ
１４が一時格納している上位システムアドレスをメモリ
１００に出力するよう指示を出す。

【００６５】アドレスバッファ１４は、アドレス検索部
１２からの指示を受けると、一時格納していたアドレス
をメモリ１００に出力する。

【００６６】メモリ１００は、アドレスバッファ１４に
一時格納されていた上位アドレスを受けると、このこの
アドレスに記憶されているデータをリード・ライトす
る。

【００６７】なお、リード・ライトさせるコントロール
信号は、図示しないが、上位システムからリード・ライ
トする都度出力されていることはいうまでもない。

【００６８】この実施形態のメモリ制御装置１によれ
ば、代替用バッファ１１がメモリ１００中の故障した箇
所のデータを代替して記憶するため、故障したメモリ１
００を交換する必要がなくなり修理コストを抑えること
ができるとともに、システムの信頼性を落とさず、加え
て、システムを縮退運転する必要がない。

【００６９】＜第２実施形態＞図３は本発明に係るメモ
リ制御装置の第２実施形態中の代替用バッファの構成を
示すブロック図である。

【００７０】この第２実施形態のメモリ制御装置は、第
１実施形態のメモリ制御装置中の代替用バッファ１１以
外、同様な構成で形成されている。

【００７１】従って、第１実施形態のメモリ制御装置と
同様な構成部分については、その詳細説明を省略し、代
替用バッファ２１についてのみ説明する。

【００７２】代替用バッファ２１は、ＴＬＢが記憶媒体
として使用されており、図２に示すように、メモリ１０
０中の故障したアドレスおよびライトバッファとしての
アドレスを記憶するアドレス領域２１１と、メモリ１０
０の故障箇所のアドレスに記憶されるべきデータおよび
それ以外のメモリ（ライトバッファ）として記憶するデ
ータを記憶するデータ領域２１２と、このデータ領域に
記憶されたデータが、メモリ１００が故障したときの代
替用のデータか、またはライトバッファのデータである
かを示すステータスフラグを記憶するステータス領域２
１３とを有するものである。

【００７３】ここで、アドレス領域２１１，ステータス
領域２１３およびデータ領域２１２に格納されているア
ドレス，ステータスフラグおよびデータのうち、各アド
レス，ステータスフラグおよびデータの組みをエントリ
と呼ぶ。

【００７４】この実施形態のメモリ制御装置によれば、
代替用バッファ２１にステータス領域２１３を有してい
るため、この代替用バッファを２１を必要に応じてライ
トバッファとしても使用することができる。

【００７５】＜第３実施形態＞図４は本発明に係るメモ
リ制御装置の第３実施形態につての概略説明図であり、
図５は本発明に係るメモリ制御装置の第３実施形態の構
成を示すブロック図である。

【００７６】この実施形態のメモリ制御装置１は、図４
に示すように、メモリ１００の故障箇所（Ｎ番地）のア
ドレスを記憶するアドレス領域３３１と、メモリ１００
の故障箇所のデータを代替記憶するメモリ１００上の再
配置領域１０１のアドレスを記憶する再配置アドレス領
域３３２とを有する再配置アドレステーブル３３（再配
置アドレス記憶手段）を備えている。

【００７７】そして、この実施形態のメモリ制御装置１
は、上位システムよりメモリ１００の故障した番地に対
してリード・ライトアクセスが発生した場合には、再配
置アドレステーブル３３に基づき、メモリ１００のアド
レスをリード・ライトアクセスするようになっている。

【００７８】この実施形態のメモリ制御装置１は、図５
に示すように、前述したバッファ１１と、アドレス検索
部１２と、前述した再配置アドレステーブル３３と、ア
ドレス読出し部３４と、アドレスバッファ１４とを備え
て構成されている。

【００７９】ここで、この実施形態に係るメモリ制御装
置の構成部分のうち、第１実施形態の構成部分と同様な
構成部分についは、同一な参照符号が付されており、以
下、この構成部分についの詳細説明を省略する。

【００８０】アドレス読出し部３４は、上位システムか
ら指示されたアドレスが再配置アドレステーブル３３に
格納されているとの指示を、アドレス検索部１２から受
けると、アドレス再配置テーブル３３から上位システム
からのアドレスをメモリ１００中の再配置領域１０１に
再配置するための再配置アドレスを読み出すように構成
されている。

【００８１】また、アドレス読出し部３４は、上述のよ
うにして、再配置アドレステーブル３３から配置アドレ
スを読み出すと、これをアドレスバッファ１４に出力す
るとともに、この再配置アドレスをメモリ１００に出力
させる指示をアドレスバッファ１４に対して出力するよ
うに構成されている。

【００８２】次に、この実施形態のメモリ制御装置１の
動作を説明する。

【００８３】上位システムからメモリ１００に対してリ
ード・ライトするための上位システムアドレスをアドレ
ス検索部１２が受けると、アドレス検索部１２は、再配
置アドレステーブル３３のアドレス領域３３１を検索
し、上位システムアドレスが記憶されているか否かを検
知する。

【００８４】アドレス検索部１２は、検索した結果、こ
のアドレスがアドレス領域３３１からこのアドレスを検
知した場合には、アドレス読出し部３４に対して検知し
た再配置アドレステーブル３３の該当アドレスを出力す
る。

【００８５】アドレス読出し部３４は、再配置アドレス
テーブル３３の該当アドレスをアドレス検索部１２から
受けると、再配置アドレス領域３３２中に格納されてい
るメモリ１００の再配置アドレスを読出し、これをアド
レスバッファ１４に出力し、アドレスバッファ１４に格
納させる。

【００８６】その後、アドレス読出し部３４は、アドレ
スバッファ１４が格納した再配置アドレスをメモリ１０
０に出力するように指示を出力する。

【００８７】アドレスバッファ１４は、アドレス読出し
部３４から指示を受けると、一時格納していた再配置ア
ドレスをメモリ１００に出力する。

【００８８】メモリ１００は、アドレスバッファ１４か
らの再配置アドレスを受けると、このアドレスに基づ
き、リード・ライト処理を行う。

【００８９】なお、この実施形態のものにおいても、リ
ード・ライトさせるコントロール信号が、図示しない
が、上位システムからリード・ライトする都度出力され
ていることはいうまでもない。

【００９０】この実施形態のメモリ制御装置によれば、
第１，２実施形態のメモリ制御装置を構成する代替用バ
ッファを再配置領域１０１としてメモリ１００自身に持
たせ、再配置アドレステーブル３３により、メモリ１０
０中の故障したアドレスをメモリ１００の再配置領域１
０１の所定のアドレスに再配置するようにしたので、第
１，２実施形態のメモリ制御装置に比べ、必要な回路を
減少させることができ、メモリ制御装置の構成が簡単に
なる。

【００９１】従って、不要になった部分をアドレスのエ
ントリ追加にまわすことができ、対応できる故障の数を
増やすことができる。

【００９２】＜第４実施形態＞図６は本発明に係る第６
実施形態のメモリ制御装置の配置図あり、図７は代替用
バッファの構成図であり、図８は本発明に係る第６実施
形態のメモリ制御装置の構成を示すブロック図である。

【００９３】この実施形態のメモリ制御装置１は、図６
に示すように、メモリ１００の故障が発生すると、この
故障したメモリのアドレスに対してアクセスを行わせ
ず、キャッシュメモリ１１０中に有するメモリ１００の
故障箇所のアドレスを記憶する代替用バッファ１２０に
対して行うようにしたものである。

【００９４】この代替用バッファ１２０は、図７に示す
ように、読み出された命令のメモリ１００上のアドレス
を記憶するアドレス領域１２１と、読み出された命令の
メモリ１００のアドレスが故障しているか否かを示すス
テータスフラグを記憶するステータス領域１２２と、メ
モリ１００から読み出された命令を記憶する命令領域１
２３とを有するものである。

【００９５】この実施形態のメモリ制御装置１は、図８
に示すように、第１，２実施形態のメモリ制御装置と同
様な構成を有しており、そのため、その詳細説明を省略
する。

【００９６】なお、この実施形態のメモリ制御装置１
は、キャッシュメモリ１１０の代替用バッファ１２０が
一杯になり、入替えが必要になった場合には、ステータ
ス領域１２２に記憶されているステータスフラグを参照
して、故障したメモリのエントリーデータをキャッシュ
メモリ１１０から掃き出させないようになっている。

【００９７】また、この実施形態のメモリ制御装置１
は、コピーバックを行う場合でも同様、ステータス領域
１２２に記憶されているステータスフラグを参照して、
故障したメモリ番地に対応したエントリに対しては、キ
ャッシュメモリ１１０に対してコピーバックを行わない
ようになっている。

【００９８】なお、例えば図８に示すように、ＤＭＡコ
ントローラ５や複数のＣＰＵ２で構成されて並列処理を
行うシステムでは、メモリ制御装置１およびキャッシュ
メモリ１１０が組となり、ＣＰＵ１に隣接して配置され
ており、各メモリ制御装置１は、上述した処理を実行し
ている。メモリコントローラ４は、メモリ１００（ＤＲ
ＡＭ）をリフレッシュ処理を行うものである。

【００９９】＜第５実施形態＞図１０は本発明に係る第
５実施形態のメモリ制御装置の処理を説明する概略図で
あり、図１１は本発明に係る第５実施形態のメモリ制御
装置の構成を示すブロック図である。

【０１００】この実施形態のメモリ制御装置１は、図１
０に示すように、メモリテスト部５を有しており、この
メモリテスト部５がメモリ１００中の故障アドレスを代
替用バッファを用いて代替処理する前に、メモリ１００
中の故障アドレスを発見し、これを代替用バッファに記
憶させるようになっている。

【０１０１】つまり、メモリテスト部５は、メモリ１０
０からテストするアドレスに格納されているデータを読
み出して後述する退避用バッファに退避させ、次に、テ
ストデータをこのアドレスに書き込んだ後、再び書き込
んだテストデータを読み出し、テストデータとメモリ１
００から読み出したテストデータとを比較することで、
メモリ１００の該当アドレスが故障しているか否かをテ
ストするようになっている。

【０１０２】そして、メモリテスト部５は、上述のよい
うにして両者を比較した後、退避バッファに格納されて
いる退避データを再びメモリ１００の元のアドレスに戻
すようになっている。

【０１０３】なお、メモリテスト部５は、テストデータ
をメモリ１００に書き込んだ後、すぐに同じアドレスの
データを読み込むと、データバス上に残っているデータ
を読み込む可能性があるので、その他の番地に対するア
クセスがあるまで持つようになっている。

【０１０４】この実施形態のメモリ制御装置１は、図１
１に示すように、代替用バッファ１１と、アドレス検索
部１２と、リード・ライト部１３と、アドレスバッファ
１４と、上述したメモリテスト部５とを備えて構成され
ている。

【０１０５】ここで、この実施形態に係るメモリ制御装
置の構成部分のうち、第１実施形態の構成部分と同様な
構成部分についは、同一な参照符号が付されており、以
下、この構成部分についの詳細説明を省略する。

【０１０６】メモリテスト部５は、各構成部を制御する
アクセス制御部５１，テストアドレス発生部５２，退避
バッファ５３，テストデータ発生部５４，データ比較部
５５およびアドレス書込み部５６を備えて構成されてい
る。

【０１０７】テストアドレス発生部５２は、メモリ１０
０の０番地から最大番地までのアドレス（以下、テスト
アドレスという）を順次発生し、この発生したテストア
ドレスをアドレスバス３１に出力するとともに、このテ
ストアドレスを出力した旨をアクセス制御部５２に出力
するように構成されている。

【０１０８】また、テストアドレス発生部５２は、退避
データを退避バッフ５３に記憶させた旨の指示をアクセ
ス制御部５２から受けると、テストデータ発生部５４が
発生するテストデータをライトするため、再び、この退
避させたデータのアドレスを発生し、この発生したアド
レスをアドレスバス３１に出力するとともに、その旨を
テストデータ発生部５４に出力するようになっている。

【０１０９】さらに、テストアドレス発生部５２は、ア
クセス制御部５２からメモリ１００に書き込まれたテス
トデータを読み出すため、そのアドレスを発生してアド
レスバス３１に出力するように構成されている。

【０１１０】さらにまた、テストアドレス発生部５２
は、メモリテストが終了すると、退避バッファ５３に退
避されている退避データを、元のメモリ１００のアドレ
スに戻すためのアドレスを発生し、これをアドレスバス
３１に出力するとともに、その旨をアクセス制御部５２
に出力するように構成されている。

【０１１１】退避バッファ５３は、上述のようにして得
た退避データと，そのメモリ１００中のアドレスとを記
憶するものである。

【０１１２】テストデータ発生部５４は、テストアドレ
ス発生部５２からテストデータをメモリ１００に書き込
むためのアドレス（退避データが有するアドレス）を出
力した旨の指示を受けると、乱数を用いてテストデータ
を発生し、この発生したテストデータをアクセス制御部
５２に出力するとともに、データ比較部５５に出力する
ように構成されている。

【０１１３】データ比較部５５は、メモリ１００中に書
き込まれ、再びこの書き込まれたテストデータを読み出
したデータ（以下、テスト読出しデータという）と、テ
ストデータ発生部５４からのテストデータとを比較し、
その結果、両方のデータが一致していた場合には、テス
トアドレス発生部５２に対して、退避バッファ５３に退
避されている退避データを、メモリ１００の元のアドレ
スに戻すよう指示を出し、一方、両方のデータが不一致
の場合には、その旨をアドレスをアドレス書込み部５４
に出力するように構成されている。

【０１１４】アドレス書込み部５４は、上記両方のデー
タが不一致である旨の指示を受けると、退避アドレスバ
ッファ５３から、この退避データが格納されていたアド
レスを読み出し、これを代替用バッファ１１のアドレス
領域１１１に書込み、テストアドレス発生部５２に対し
て、退避バッファ５３に退避されている退避データを、
メモリ１００の元のアドレスに戻すよう指示を出すよう
に構成されている。

【０１１５】次に、この第５実施形態のメモリ制御装置
の動作を説明する。

【０１１６】なお、第１実施形態のメモリ制御装置の同
様な動作、すなわち、メモリ１００中の故障したアドレ
スのデータに対する代替動作については、説明を省略
し、メモリ１００の故障をテストする動作について説明
する。

【０１１７】上位システムよりメモリ制御装置１が、メ
モリ１００のメモリテストを実行させるべく指示を受け
ると、アクセス制御部５１の指示に基づき、テストアド
レス発生部５２は、はじめ、メモリ１００の０番地に記
憶されているデータを読み出すべく、メモリ１００の０
番地のアドレスを発生し、この発生したテストアドレス
をアドレスバス３１に出力するとともに、このアドレス
をアクセス制御部５２に出力する。

【０１１８】その後、メモリ１００の０番地に記憶され
ているデータを受けとると、このデータと，このデータ
が記憶されているアドレス、つまり０番地とが退避バッ
ファ５３に記憶される。

【０１１９】次に、テストアドレス発生部５２は、アク
セス制御部５１の指示に基づき、退避データが記憶され
ていたメモリ１００の０番地にテストデータを記憶させ
るため、再び、０番地でなるアドレスを発生し、これを
アドレスバス３１に出力するとともに、その旨をアクセ
ス制御部５２に出力する。

【０１２０】すると、テストデータ発生部５４は、アク
セス制御部５１の指示に従い、乱数を使用してテストデ
ータを発生し、これをデータ比較部５５に出力するとと
もに、データバス３２を介してメモリ１００の０番地に
受けたデータを書き込む。

【０１２１】次に、テストアドレス発生部５２は、アク
セス制御部５１の指示に従い、メモリ１００の０番地に
書き込まれたテストデータを読み出すため、再び０番地
のアドレスを発生し、これをアドレスバス３１に出力す
るとともに、その旨をアクセス制御部５２に出力する。

【０１２２】その後、データ比較部５５は、メモリ１０
０の０番地に書き込めれたテストデータを読み出したデ
ータを受けると、この読み出されたデータと、テストデ
ータとを比較する。

【０１２３】データ比較部５５は、その結果、両方のデ
ータが一致していた場合には、その旨をアクセス制御部
５１に出力する一方、両方のデータが不一致である場合
には、両者が一致していない旨の情報をアドレス書込み
部５６に出力する。

【０１２４】両方のデータが一致していた場合には、テ
ストアドレス発生部５２は、アクセス制御部５１の指示
に基づき、退避バッファ５３に退避した退避データを元
のメモリ１００のアドレス（０番地）に戻すためのアド
レスを出力する。その後、退避バッファ５３に格納され
ていた退避データがデータバス３２を介して元のメモリ
１００の０番地に書き込まれる。

【０１２５】一方、両方のデータが不一致である場合に
は、アドレス書込み部５６は、アクセス制御部５１の指
示に基づき、退避バッファ５３からメモリ１００の０番
地を読出し、これを代替用バッファ１１のアドレス領域
１１１に書込み、その旨をアクセス制御部５１に出力す
る。

【０１２６】テストアドレス発生部５２は、アクセス制
御部５１の指示に基づき、上述したように、退避バッフ
ァ５３に退避した退避データを元のメモリ１００のアド
レス（０番地）に戻すためのアドレスを出力し、その
後、退避バッファ５３に格納されていた退避データは、
元のメモリ１００の０番地に書き込まれる。

【０１２７】その後、アクセス制御部５１は、次のテス
トアドレス（１番地）を出力するよう指示を出し、以
後、同様にしてメモリ１００の最大番地のアドレスま
で、メモリ１００の故障をテストする。

【０１２８】この実施形態のメモリ制御装置１では、デ
ータ比較部５５がテストデータ発生部５４が発生したテ
ストデータと、このテストデータを書込んだメモリ１０
０から読出したデータとを比較することにり、メモリ１
００の故障箇所をハードウエアでテストすることができ
る。

【０１２９】従って、この実施形態のメモリ制御装置１
では、このメモリテストをプログラム実行の前に実行さ
せることにより、いち早くメモリ故障を検出して代替用
バッファ１１に切り替えることができる。

【０１３０】また、この実施形態のメモリ制御装置１で
は、上述のようにメモリテストをハードウエアで検査す
るため、ＯＳによりバックグラウンドでメモリをテスト
場合において、ＯＳのバージョンアップ等に伴い、少な
からず発生したメモリテストが実行されないという場合
が解消される。

【０１３１】さらに、この実施形態のメモリ制御装置１
では、ＯＳによりバックグラウンドでメモリをテストす
る場合のように仮想記憶を用いないため、メモリのどの
部分を実際にテストしているかを容易に把握することが
できる。

【０１３２】さらにまた、この実施形態のメモリ制御装
置１では、このメモリテストを通常のプログラム実行の
合間をぬって走らせば、本来のプログラム実行を妨げる
ことがない。

【０１３３】また、この実施形態のメモリ制御装置１で
は、上述のようにメモリテストをハードウエアで検査す
るため、バックグラウンドでメモリをＯＳによりテスト
する場合のように、エラー処理等のため例外処理が発生
したときには、メモリテストよりも例外処理を優先させ
なければならないとう制限がないので、レスポンス等の
問題が発生しない。

【０１３４】＜第６実施形態＞図１２は本発明に係る第
６実施形態のメモリ制御装置の概略説明図であり、図１
３は本発明に係る第６実施形態のメモリ制御装置の構成
を示すブロック図である。

【０１３５】この実施形態のメモリ制御装置１は、図１
２に示すように、アドレス線断線検査部６を有してお
り、メモリ１００中の故障アドレスを代替用バッファ１
１を用いて代替処理する前に、アドレス線断線検査部６
がメモリ１００間のアドレスバス３１を構成するアドレ
ス線（Ａ０，Ａ１，Ａ２，・・・Ａｎ−１）の断線を検
出するようになっている。

【０１３６】つまり、アドレス線断線検査部６は、アド
レス線Ａ０の断線検査に関しては、互いに異なるテスト
データを、メモリ１００をそれそれ０番地および１番地
に書き込んだ後、再びこれらのデータを再度読み出した
ものが、両方ともテストデータと同じである場合には、
アドレス線Ａ０が断線していないと検出するようになっ
ている。

【０１３７】アドレス線Ａ１については、アドレス線断
線検査部６は、同様、互いに異なるテストデータを、メ
モリ１００をそれそれ０番地および２番地に書き込んだ
後、再びこれらのデータを再度読み出したものが、両方
ともテストデータと同じである場合には、アドレス線Ａ
１が断線していないように検出するようになっている。

【０１３８】アドレス線Ａｉについては、アドレス線断
線検査部６は、同様、互いに異なるテストデータを、メ
モリ１００をそれそれ０番地および２^ｉ番地に書き込ん
だ後、再びこれらのデータを再度読み出したものが、両
方ともテストデータと同じである場合には、アドレス線
Ａｉが断線していないように検出するようになってい
る。

【０１３９】この実施形態の制御装置は、図１３に示す
ように、代替バッファ１１と、アドレス検索部１２と、
リード・ライト部１３と、アドレスバッファ１４と、ア
ドレス線断線検査部６を備えて構成されている。

【０１４０】ここで、この実施形態に係るメモリ制御装
置の構成部分のうち、第１実施形態の構成部分と同様な
構成部分についは、同一な参照符号が付されており、以
下、この構成部分についの詳細説明を省略する。

【０１４１】アドレス線断線検査部６は、各構成部を制
御するアクセス制御部６１と、テストアドレス発生部６
２と、退避バッファ６３と、テストデータ発生部６４
と、データ比較部６５と、断線判定部６６とから構成さ
れている。

【０１４２】テストアドレス発生部６２は、メモリ１０
０の０番地または２^ｉ（ｉ＝１，２，３，・・・・ｎ−
１）番地のいずれかの箇所に後述するテストデータを書
き込むに際し、この箇所に記憶されているデータを退避
バッファ６３に退避させため読み出すリードアドレスを
発生するとともに、テスト終了後元の箇所に書き込むた
めのライトアドレスを発生するようになっている。

【０１４３】また、テストアドレス発生部６２は、メモ
リ１００の０番地または２^ｉ（ｉ＝１，２，３，・・・
・ｎ−１）番地のいずれかの箇所にテストデータを書き
込むライトアドレスを発生するとともに、この書き込ま
れたテストデータを読み出すリードアドレスを発生する
ようになっている。

【０１４４】退避バッファ６３は、テストデータがメモ
リ１００に書き込まれるてデータが消滅するのを回避す
るため、メモリ１００に記憶されているデータを退避す
るものである。

【０１４５】テストデータ発生部６４は、メモリ１００
の０および２^ｉ（ｉ＝１，２，３，・・・・ｎ−１）番
地に書き込むテストデータを、図１４に示すようなデー
タとして発生するようになっている。

【０１４６】ここで、図１４に示すテストデータは、メ
モリ１００の１ワードがｎビットで構成されているもの
とすと、０番地に書き込むテストデータはすべてのビッ
トに”０”が格納されており、２^ｉ（ｉ＝０，１，２，
３，・・・・ｎ−１）番地のものではｂｉビットに”
１”が格納され、その他のビットには”０”が格納され
ているものである。

【０１４７】テストデータ比較部６５は、メモリ１００
の所定箇所に書き込まれたテストデータが再び読み出さ
れたものと、テストデータとが一致しているかを比較
し、その結果を断線判定部に出力するようになってい
る。

【０１４８】断線判定部６６は、データ比較部６５から
メモリ１００の０番地および２^ｉ（ｉ＝１，２，４，・
・・・ｎ−１）番地についてのテストデータの一致状況
を受けると、０番地および２^ｉ番地について共に一致し
ているとの情報を受けた場合にのみ、アドレス線Ａｉが
断線していないと判断し、この判断結果を上位システム
に出力する一方、０番地および２^ｉ番地のうち、いずれ
か１つが一致していないとの情報を受けた場合には、ア
ドレス線Ａｉが断線していると判断し、この結果を上位
システムに出力するようになっている。

【０１４９】次に、この第６実施形態のメモリ制御装置
の動作を説明する。

【０１５０】なお、第１実施形態のメモリ制御装置の同
様な動作、すなわち、メモリ１００中の故障したアドレ
スのデータに対する代替動作については、説明を省略
し、メモリ１００間のアドレスバス３１の断線検査処理
について説明する。

【０１５１】上位システムより、メモリ１００間のアド
レスバス３１の断線検査の指示を受けると、テストアド
レス発生部６２は、はじめ、メモリ１００の０番地に記
憶されているデータを読み出して退避すべく、メモリ１
００の０番地アドレスを発生し、この発生した０番地ア
ドレスをアドレスバス３１に出力するとともに、この０
番地アドレスをアクセス制御部６１に出力する。

【０１５２】その後、アクセス御装部６２は、メモリ１
００の０番地に記憶されているデータを受けると、この
受けたデータと，このデータが記憶されている０番地ア
ドレスとを退避バッファ６３に退避させたのち、その旨
をテストアドレス発生部６２に出力する。

【０１５３】すると、テストアドレス発生部６２は、こ
の退避データが記憶されていたメモリ１００の０番地に
テストデータを記憶させるため、再び、０番地でなるア
ドレスを発生し、これをアドレスバス３１に出力すると
ともに、その旨をアクセス制御部６１に出力する。

【０１５４】すると、テストデータ発生部６４は、アク
セス制御部６１に指示に基づき、上述したようなテスト
データを発生し、これをデータバス３２を介してメモリ
１００の０番地に出力するとともに、データ比較部６５
に出力する。

【０１５５】次に、テストアドレス発生部６２は、アク
セス制御部６１の指示に基づき、メモリ１００の０番地
に書き込まれたテストデータを読み出すため、再び０番
地のアドレスを発生し、これをアドレスバス３１に出力
するとともに、その旨をアクセス制御部６１に出力す
る。

【０１５６】その後、データ比較部６５は、アクセス制
御部６１の指示に基づき、メモリ１００の０番地に書き
込めれたテストデータを読み出したデータと、テストデ
ータとを比較する。

【０１５７】データ比較部６５は、その結果、両方のデ
ータが一致していた場合には、両者が一致している旨の
情報を断線判定部６６に出力する一方、両方のデータが
不一致である場合には、両者が一致していない旨の情報
を断線判定部６６に出力する。

【０１５８】その後、テストアドレス発生部６２は、ア
クセス制御部６１の指示に基づき、退避バッファ６３に
退避されている退避データを元のメモリ１００の箇所
（０番地アドレス）に戻させるアドレスをアドレスバス
３１に出力する。その後、退避バッファ６３に格納され
ていたデータが元のメモリ１００の０番地に書き込まれ
る。

【０１５９】その後、テストアドレス発生部６２は、ア
クセス制御部６１の指示に基づき、メモリ１００の１番
地アドレスのに格納されているデータを退避させるべく
１番地のアドレスを発生し、アドレスバス３１に出力す
る。

【０１６０】その後、アクセス制御部６１は、上述した
と同様にしてメモリ１００の１番地アドレスに記憶され
ているデータを退避バッファ６３に退避させたのち、そ
の旨をテストアドレス発生部６２に出力する。

【０１６１】すると、テストアドレス発生部６２は、メ
モリ１００の１番地アドレスにテストデータを書き込む
ため、再び、１番地アドレスを発生し、これをアドレス
バス３１に出力する。

【０１６２】続いて、テストデータ発生部６４は、アク
セス制御部６１の指示に基づき、上述したようなテスト
データ（１番地用データ）を発生し、データバス３２に
出力して、このテストデータをメモリ１００の１番地に
書き込む。

【０１６３】次に、テストアドレス発生部６２は、メモ
リ１００の１番地に書き込まれたテストデータを読み出
すため、再び、１番地のアドレスを発生し、これをアド
レスバス３１に出力するとともに、その旨をアクセス制
御部６１に出力する。

【０１６４】その後、データ比較部６５は、メモリ１０
０の１番地に書き込めれたテストデータを読み出したデ
ータを受けると、メモリ１００の１番地に書き込めれた
テストデータを読み出したデータと、テストデータとを
比較する。

【０１６５】データ比較部６５は、その結果、両方のデ
ータが一致していた場合には、両者が一致している旨の
情報を断線判定部６６に出力するとともに、テストアド
レス発生部６２に対して、退避バッファ６３に退避され
ている退避データをものメモリ１００の１番地アドレス
に戻させるための指示を出力する一方、不一致である場
合には、両者が一致していない旨の情報を断線判定部６
６に出力する。

【０１６６】その後、上述したようにして、再び、退避
バッファ６３に格納されているデータを元のメモリ１０
０の１番地に書き込む。

【０１６７】断線判定部６６は、データ比較部６５から
メモリ１００の０番地および１番地についてのテストデ
ータの一致状況を受けると、０番地および１番地につい
てともに一致しているとの情報を受けた場合にのみ、ア
ドレス線Ａ０が断線していないと判断し、この判断結果
を上記システムに出力するととに、その旨をアドレス発
生部６２に出力する。

【０１６８】一方、断線判定部６６は、０番地および１
番地のうち、いずれか１つが一致していないとの情報を
受けた場合には、アドレス線Ａ０が断線していると判断
し、この結果を上記システムに出力するとともに、その
旨をアドレス発生部６２に出力する。

【０１６９】以上で、アドレス線０につての断線検査が
終了したが、以後、（０番地，１番地）、（０番地，２
番地）、（０番地，４番地）、・・・・（０番地，２
^ｎ−１番地）の順に上述したと同様な処理を行うこと
で、順次、アドレス線Ａ１、アドレス線Ａ２、アドレス
線Ａ４、・・・・アドレス線Ａｎ−１の断線検査が実行
される。

【０１７０】この実施形態のメモリ制御装置１では、故
障したメモリに対し、代替用バッファ１１を備えるうえ
に、さらにアドレス線断線検査部６を有するため、メモ
リ１００の故障がアドレス線の故障により発生した、ま
たはメモリ１００自身の故障したものかを検出すること
ができる。

【０１７１】＜第７実施形態＞図１５は本発明に係る第
７実施形態のメモリ制御装置の概略説明図であり、図１
６は本発明に係る第７実施形態のメモリ制御装置の構成
を示すブロック図である。

【０１７２】この実施形態のメモリ制御装置１は、図１
５に示すように、アドレス線ショート検査部７を有して
おり、メモリ１００中の故障アドレスを代替用バッファ
１１を用いて代替処理する前に、アドレス線ショート検
査部７がメモリ１００間のアドレスバス３１を構成する
アドレス線（Ａ０，Ａ１，Ａ２，・・・Ａｎ−１）間の
ショートを検出するようになっている。

【０１７３】この実施形態の制御装置１は、図１６に示
すように、代替バッファ１１と、アドレス検索部１２
と、リード・ライト部１３と、アドレスバッファ１４
と、アドレス線ショート検査部７を備えて構成されてい
る。

【０１７４】ここで、この実施形態に係るメモリ制御装
置の構成部分のうち、第１実施形態の構成部分と同様な
構成部分についは、同一な参照符号が付されており、以
下、この構成部分についの詳細説明を省略する。

【０１７５】アドレス線ショート検査部７は、各構成部
を制御するアクセス制御部７１と、テストアドレス発生
部７２と、退避バッファ７３と、クリア／テストアデー
タ発生部７４と、データ比較部７５と、ショート判定部
７６とから構成されている。

【０１７６】テストアドレス発生部７２は、ショート検
査において、記憶されているデータを退避する場合、そ
の退避したデータを復帰する場合、後述するクリアデー
タを書込む場合、そのクリアデータを読み出す場合に
は、メモリ１００中の０，１，２，４，・・・および２
^ｎ−１番地（以下、「検査使用番地」という）からデー
タを読み出し、またこれらの箇所にデータを書込むた
め、検査使用番地のアドレスをアドレスバス３１に出力
するようになっている。

【０１７７】また、テストアドレス発生部７２は、検査
使用番地の中の１つ（以下、「テスト使用番地」とい
う）に後述するテストデータを書込み、またその箇所か
らデータを読み出す場合には、このテスト使用番地のア
ドレスを出力するようになっている。

【０１７８】退避バッファ７３は、クリアデータが書込
まれて検査使用番地に記憶されているデータが消滅する
のを回避するため、この検査使用番地に記憶されている
データを格納するものである。

【０１７９】テスト／クリアデータ発生部７４は、メモ
リ１００の１ワードがｎビットで構成されているものと
すと、ショート検査を行うに際し、メモリ１００の検査
使用番地をクリアするため、図１７（ａ）に示すよう
に、すべてのビットが”０”であるクリアデータを出力
するようになっている。

【０１８０】また、クリア／テストデータ発生部７４
は、図１７（ａ）に示すように、すべてのビットが”
０”であるクリアデータを出力するとともに、図１７
（ｂ）に示すように、すべてのビットが”１”であるテ
ストデータを出力するようになっている。

【０１８１】データ比較部７５は、メモリ１００の検査
使用番地から読み出されたそれぞれのデータと、前記テ
ストデータとを比較し、その結果をショート判定部７６
に出力するようになっている。

【０１８２】ショート判定部７６は、データ比較部７５
から、メモリ１００の検査使用番地から読み出されたそ
れぞれのデータと、前記テストデータとの比較結果か
ら、アドレスバスがショートしているか否かを判定する
よいうになっている。

【０１８３】例えば、テスト使用番地２^ｉにテストデー
タを書き込んだ後、メモリ１００の検査使用番地から読
み出されたデータのうち、２^ｋ番地から読み出されたデ
ータが、図１７（ｃ）に示すように、ｂｉビットが”
１”である場合には、アドレス線Ａｉとアドレス線Ａｋ
とがショートとしているものと判定するようになってい
る。

【０１８４】次に、この第７実施形態のメモリ制御装置
の処理動作を説明する。

【０１８５】なお、第１実施形態のメモリ制御装置の同
様な動作、すなわち、メモリ１００中の故障したアドレ
スのデータに対する代替動作については、説明を省略
し、メモリ１００間のアドレスバス３１のショート検査
処理について説明する。

【０１８６】この実施形態のメモリ制御装置１は、上位
システムより、メモリ１００間のアドレスバス３１のシ
ョート検査の指示を受けると、メモリ１００の検査使用番地に記憶されているデータ
を、クリアデータまたはテストデータで消去させないよ
うにするため、これらのデータを退避させる処理（デー
タ退避処理）、メモリ１００の検査使用番地に上述したクリアデータ
を書き込む処理（クリアデータ書込み処理）、メモリ１００のテスト使用番地に上述したテストデー
タを書き込む処理（テストデータ書込み処理）、メモリ１００の検査使用番地から読み出されたデータ
と、テスト使用番地から読み出されたデータとから、ア
ドレス線のショートを判定する処理（ショート判定処
理）、退避していたデータを元の検査使用番地に復帰させる
処理（データ復帰処理）が、この順で実行されて行く。

【０１８７】以下、上述したデータ退避処理、クリ
アデータ書込み処理、テストデータ書込み処理、シ
ョート判定処理、データ復帰処理の各処理動作を分け
て説明する。

【０１８８】データ退避処理についてアクセス制御部７１は、上位システムより、メモリ１０
０間のアドレスバス３１のショート検査の指示を受ける
と、テストデータ発生部７２に対し、検査使用番地に記
憶されているデータを退避バッファ７３に退避するため
のアドレスを出力するように指示を出す。

【０１８９】テストアドレス発生部７２は、アクセス制
御部７１から上述した指示を受けると、その指示に基づ
き、メモリ１００の検査使用番地に対し、０番地、１番
地，２番地，４番地，・・・・，２^ｎ−１番地の順でア
ドレスバス３１にこれらのアドレスを出力する。なお、
これらのアドレスを出力するごとに、その旨をアクセス
制御部７１に出力する。

【０１９０】その後、退避バッファ７３には、テストア
ドレス発生部７２が出力したリードアドレスに応じて、
０番地、１番地，２番地，４番地，・・・・，２^ｎ−１
番地の順でメモリ１００に記憶されているデータが格納
されて、このデータ退避処理が終了する。

【０１９１】クリアデータ書込み処理について上述したデータ退避処理が終了すると、アクセス制御部
７１は、クリア／テストデータ発生部７４に対し、上述
したクリアデータを発生するように指示を出す。

【０１９２】クリア／テストデータ発生部７４は、アク
セス制御部７１の指示により、クリアデータを発生し、
発生した旨をアクセス制御部７１に出力する。

【０１９３】その後、アクセス制御部７１は、テストデ
ータ発生部７２に対し、メモリ１００の検査使用番地に
クリアデータを書き込むためのアドレスを出力するよう
に指示を出す。

【０１９４】テストアドレス発生部７２は、アクセス制
御部７１の指示を受けると、メモリ１００の検査使用番
地に対し、０番地、１番地，２番地，４番地，・・・
・，２^ｎ−１番地の順でアドレスバス３１にこれらのア
ドレスを出力するとともに、その旨をアクセス制御部７
１に出力する。

【０１９５】アクセス制御部７１は、テストアドレス発
生部７２から、アドレスを出力した旨を受けるごとに、
クリア／テストデータ発生部７４に対し、発生したクリ
アデータをデータバス３２に出力するように指示を出
す。

【０１９６】クリア／テストデータ発生部７４は、アク
セス制御部７１に従い、クリアデータをデータバス３２
に出力する。

【０１９７】このようにして、メモリ１００の検査使用
番地に、０番地、１番地，２番地，４番地，・・・・，
２^ｎ−１番地の順で、クリアデータを書き込み、このク
リアデータ書込み処理を終了する。

【０１９８】テストデータ書込み処理について上述したクリアデータ書込み処理が終了すると、アクセ
ス制御部７１は、クリア／テストデータ発生部７４に対
し、上述したテストデータをを発生するように指示を出
す。

【０１９９】クリア／テストデータ発生部７４は、アク
セス制御部７１の指示により、クリアデータを発生し、
発生した旨をアクセス制御部７１に出力するとともに、
データ比較部７５に発生したテストデータを出力する。

【０２００】その後、アクセス制御部７１は、テストデ
ータ発生部７２に対し、メモリ１００のテスト使用番地
にテストデータを書き込むためのアドレスを出力するよ
うに指示を出す。

【０２０１】テストアドレス発生部７２は、アクセス制
御部７１の指示を受けると、この指示に基づき、メモリ
１００のテスト使用番地Ａ^ｉのアドレスを出力するとと
もに、その旨をアクセス制御部７１に出力する。

【０２０２】すると、アクセス制御部７１は、クリア／
テストデータ発生部７４に対し、発生したテストデータ
をデータバス３２に出力するように指示を出す。

【０２０３】その後、クリア／テストデータ発生部７４
は、アクセス制御部７１に従い、テストデータをデータ
バス３２に出力する。

【０２０４】このようにして、メモリ１００のテスト使
用番地Ａ^ｉにクリアデータを記憶させ、テストデータ書
込み処理を終了する。

【０２０５】ショート判定処理について上述したテストデータ書込み処理が終了すると、アクセ
ス制御部７１は、クリア／テストデータ発生部７４に対
し、テストデータ発生部７２に対し、メモリ１００の検
査使用番地に書き込まれたクリアデータを、０番地、１
番地，２番地，４番地，・・・・，２^ｎ−１番地の順で
読み出すためのアドレスを出力するように指示を出す。

【０２０６】テストアドレス発生部７２は、アクセス制
御部７１の指示を受けると、この指示に基づき、メモリ
１００の検査使用番地に対し、０番地、１番地，２番
地，４番地，・・・・，２^ｎ−１番地の順でアドレスバ
ス３１にこれらのアドレスを出力するとともに、その旨
をアクセス制御部７１に出力する。

【０２０７】アクセス制御部７１は、テストアドレス発
生部７２から、アドレスを出力した旨を受けるごとに、
データ比較部７５に対し、検査使用番地から読み出され
たクリアデータと、テストデータと比較するように指示
を出す。

【０２０８】データ比較部７５は、アクセス制御部７１
の指示を受けると、この指示に基づき、メモリ１００の
検査使用番地から読み出されたクリアデータと、テスト
データと比較し、その結果をショート判定部７６に出力
するとともに、アクセス制御部７１に出力する。

【０２０９】その後、アクセス制御部７１は、ショート
判定部７６に対し、受けたクリアデータとテストデータ
の比較結果に基づき、ショートしているか否かを判定す
るように指示を出す。

【０２１０】ショート判定部７６は、アクセス制御部７
１の指示に基づき、ショートしているか否かを判定す
る。

【０２１１】つまり、ショート判定部７６は、テストデ
ータがテスト使用番地Ａ^ｉに書き込んだ場合であるの
で、アドレス線Ａｉがその他のアドレス線とショートし
ているか否かを判断しており、もし、読み出されていた
クリアデータが検査使用番地Ａ^ｋのもので、この検査使
用番地Ａ^ｋのクリアデータを構成するビットｂｉが”
０”でなく”１”である場合には、アドレス線Ａｉとア
ドレスＡｋ（ｉ≠ｋ）とがショートしていると判定す
る。

【０２１２】このようにして、０番地、１番地，２番
地，４番地，・・・・，２^ｎ−１番地の順にテストデー
タを書き込んだ場合について、同様な処理を行うこと
で、アドレスバス３１を構成するすべてのアドレス線に
ついてのショート判定処理が終了する。

【０２１３】データ復帰処理について上述したショート判定処理が終了すると、アクセス制御
部７１は、テストデータ発生部７２に対し、ショート検
査前に検査使用番地に記憶されていたデータを、退避バ
ッファ７３から読み出すためのアドレスを出力するよう
に指示を出す。

【０２１４】テストアドレス発生部７２は、アクセス制
御部７１から上述した指示を受けると、その指示に基づ
き、メモリ１００の検査使用番地に対し、０番地、１番
地，２番地，４番地，・・・・，２^ｎ−１番地の順で、
アドレスバス３１にこれらのアドレスを出力する。

【０２１５】その後、退避バッファ７３から、テストア
ドレス発生部７２が出力したアドレスに応じて、０番
地、１番地，２番地，４番地，・・・・，２^ｎ−１番地
の順で読み出され、検査使用番地に書き込まれ、このデ
ータ復帰処理が終了する。

【０２１６】その後、アクセス制御部７１が上位システ
ムにその旨を出力することで、ショート検査処理が終了
する。

【０２１７】この実施形態のメモリ制御装置１では、故
障したメモリに対し、代替用バッファ１１を備えるうえ
に、さらにアドレス線ショート検査部７を有するため、
メモリ１００の故障がアドレス線のショートにより発生
したものか、またはメモリ１００自身の故障かを検出す
ることができる。

【０２１８】＜第８実施形態＞図１８は本発明に係る第
８実施形態のメモリ制御装置の概略説明図であり、図１
９は本発明に係る第８実施形態のメモリ制御装置の構成
を示すブロック図である。

【０２１９】この実施形態のメモリ制御装置１は、図１
８に示すように、ベリファイ部８を有しており、メモリ
１００にデータを書き込む前に、図１９に示すように、
ベリファイ部８中に有するライトバッファ８３にデータ
を一時格納した後、このデータをメモリ１００に書き込
み、その後、書き込んだデータを再び読み出して、両者
を比較して一致したのを確認した後、データを書き込む
ようになっている。

【０２２０】この実施形態の制御装置１は、代替用バッ
ファ１１と、アドレス検索部１２と、リード・ライト部
１３と、アドレスバッファ１８と、ベリファイ部８を備
えて構成されている。

【０２２１】ここで、この実施形態に係るメモリ制御装
置の構成部分のうち、第１実施形態の構成部分と同様な
構成部分についは、同一な参照符号が付されており、以
下、この構成部分についの詳細説明を省略する。

【０２２２】ベリファイ８は、このベリファイ部８の各
構成部を制御するアクセス制御部８１と、ベリファイア
ドレス発生部８２と、ライトバッファ８３と、格納領域
振分け部８４と、データ比較部８５と、アドレス書込み
部８６とから構成されている。

【０２２３】ベリファイアドレス発生部８２は、メモリ
１００に書き込むアドレスおよびメモリ１００からデー
タを読み出すアドレスをアドレスバス３１に発生するよ
うになっている。

【０２２４】ライトバッファ８３は，メモリ１００に書
き込むライトデータのアドレスを記憶するアドレス領域
８３１と、メモリ１００に書き込むライトデータを格納
するライトデータ領域８３２と、このデータをメモリ１
００に書き込んだ後に、再び読み出したデータ（ベリフ
ァイデータ）を格納するベリファイデータ領域８３３と
で構成されている。

【０２２５】格納領域振分け部８３は、データバス３２
から受けたデータを、ライトバッファ８３のライトデー
タ領域８３２か、またはベリファイデータ領域８３３に
振り分けるようになっている。

【０２２６】なお、データバス３２から受けたデータ
が、ライトデータの場合には、ライトバッファ８３中の
ライトデータ領域８３２にライトデータが記憶されると
ともに、このライトデータのアドレスがアドレス領域に
記憶されるようになっている。

【０２２７】データ比較部８５は、格納領域振分け部８
４のライトデータ領域８３２に格納されているデータ
と、ベリファイデータ領域８３３に格納されているデー
タを比較し、ライトデータとベリファイデータとが不一
致の場合には、ライトデータのアドレスをアドレス書込
み部８６に発生する。

【０２２８】アドレス書き込み部８６は、データ比較部
８５からライトアドレスのアドレスを受けると、代替用
バッファ１１のアドレス領域１１１に、そのアドレスを
書込むようになっている。

【０２２９】次に、この第８実施形態のメモリ制御装置
の動作を説明する。

【０２３０】なお、第１実施形態のメモリ制御装置の同
様な動作、すなわち、メモリ９０中の故障したアドレス
のデータに対する代替動作については、説明を省略し、
ライトベリファイ処理について説明する。

【０２３１】この実施形態のメモリ制御装置１は、アク
セス制御部８１が、上位システムより、メモリ１００に
書込むライトデータについてベリファイ処理を行えとの
指示とを受けると、格納領域振分け部８４に対して振り
分けるように指示を出す。

【０２３２】格納領域振分け部８４は、アクセス制御部
８１に基づき、ライトデータをライトデータ領域８３２
に、そのアドレスをアドレス領域８３１に振り分けて記
憶させるとともに、その旨をアクセス制御部８１に発生
する。

【０２３３】アクセス制御部８１は、ライトデータに対
するベリファイを行うため、このライトデータが書込む
べきメモリ１００のアドレスを形成して発生するように
ベリファイアドレス形成部８２に指示を出す。

【０２３４】ベリファイアドレス発生８２は、メモリ１
００に書き込むアドレスをアドレスバス３１に発生する
とともに、その旨をアクセス制御部８１に発生する。

【０２３５】アクセス制御部８１は、格納領域振分け部
８４に対し、ベリファイデータを発生させるように指示
を出す。

【０２３６】格納領域振分け部８４は、アクセス制御部
８４の指示に基づき、ライトバッファ８３のライト領域
に記憶されているライトデータをベリファイデータとし
てデータバス３２に発生し、その旨をアクセス制御部８
１に発生する。

【０２３７】次に、アクセス制御部８１は、ベリファイ
アドレス発生部８２に対し、先にメモリ１００に書込ん
だベリファイデータを読み出すためのリードアドレスを
形成しアドレスバス３１に発生し、その旨をアクセス制
御部８１に発生する。

【０２３８】その後、格納領域振分け部８４は、アクセ
ス制御部８１の指示に基づき、メモリ１００から読み出
されたベリファイデータをベリファイデータ領域８３３
に記憶するとともに、その旨をアクセス制御部８１に発
生する。

【０２３９】続いて、データ比較部８５は、アクセス制
御部８１の指示に基づき、ライトバッファ８３のライト
データ領域８３１に格納されているデータと、ベリファ
イデータ領域８３２に格納されているデータを比較し、
ライトデータとベリファイデータとが不一致の場合に
は、ライトデータのアドレスをアドレス書込み部８６に
発生する。

【０２４０】アドレス書き込み部は、データ比較部８５
からライトアドレスのアドレスを受けると、代替用バッ
ファ１１のアドレス領域１１１に、そのアドレスを書込
んで、、以下、同様な処理を次のライトデータに対して
行う。

【０２４１】この実施形態のメモリ制御装置１では、ベ
リファイ部８が、モリ１００にデータを書き込む前に、
ライトバッファ８４にデータを一時格納した後、このデ
ータをメモリ１００に書き込み、その後、書き込んだデ
ータを再び読み出して、両者を比較して一致したのを確
認した後、データを書き込むようにしたことにより、あ
らかじめメモリ中の故障箇所が判明し、誤ってライトし
てデータを消失することを防止することができる。

【０２４２】また、この実施形態のメモリ制御装置１で
は、さらに代替用バッファ１１を有しているため、故障
番地に対して代替手段を行うことができる。

【０２４３】＜第９実施形態＞図２０は本発明に係る第
９実施形態のメモリ制御装置の概略構成図である。

【０２４４】一般に、メモリとして使用されるＤＲＡＭ
の構成を考慮すると、単独の番地に対する故障だけでな
く、ブロック単位で故障が発生することが想定される
（図２２参照）。

【０２４５】この実施形態のメモリ制御装置１は、図２
０に示すように、メモリ１００中のブロック単位で発生
する故障箇所を代替記憶するもので、この故障ブロック
１０２を記述するデータ等を記憶する記憶する代替用バ
ッファ９１を備えているものである。

【０２４６】そして、この実施形態のメモリ制御装置１
は、ＣＰＵ，ＤＭＡコントローラ等の上位システムより
メモリ１００の故障ブロック１０２中の番地に対してリ
ード・ライトアクセスが発生した場合には、上位システ
ムの替わりに代替用バッファ９１の該当箇所をリード・
ライトアクセスするようになっている。

【０２４７】代替用バッファ９１は、ＢＡＴＣ（Blok A
ddress Translation Cache) が用いられており、メモリ
１００中の故障ブロック１０２を示す後述する基準位置
を記憶する基準位置領域９１１，この故障ブロック２が
後述する”行”としてのものか、または”列”としての
ものかを示すステータスを記憶するステータス領域９１
２と、この故障ブロック１０２に記憶されるべきデータ
を代替記憶するデータ領域９１３を有するものである。

【０２４８】ここで、基準位置領域９１１，ステータス
領域９１２およびデータ領域９１３に格納されている基
準位置，ステータスおよび代替するデータをこの故障ブ
ロックに対応するデータの１組をエントリと呼ぶ。

【０２４９】この第９実施形態のメモリ制御装置１の代
替用バッファ９１と、第１実施形態のメモリ制御装置中
の代替用バッファ１１とは、その故障する代替範囲が、
上述したように、前者がブロック範囲で、後者がアドレ
スとするのみであるので、第９実施形態のメモリ制御装
置１の構成を示すブロック部を用いた説明を省略する。

【０２５０】ただし、故障ブロックをどの様にして記述
するかを説明する。

【０２５１】それは、ＤＲＡＭの記憶領域１５０を縦，
横それぞれ所定範囲で分割し、その中心軸を、縦に関し
ては”ＣＡ０，ＣＡ１，ＣＡ２，・・・・，ＣＡｎ”と
し、横に関しては”ＲＡ０，ＲＡ１，ＲＡ２，・・・
・，ＲＡｍ”とする。

【０２５２】そして、仮に、故障ブロック１０２ａのよ
うに、ＲＡ１が中心軸となる分割範囲以内にある場合
は、この故障ブロック１０２ａの代替記憶する範囲をＡ
範囲とし、そのＡの範囲を指定するものとしてＲＡ１を
使用する。

【０２５３】一方、故障ブロック１０２ｂのように、Ｃ
Ａ１が中心軸となる分割範囲以内にある場合は、この故
障ブロック１０２ｂの代替記憶する範囲をＢ範囲とし、
そのＢの範囲を指定するものとしてＣＡ１を使用する。

【０２５４】この場合では、上述したように、所定の分
割範囲よりかなり小さい故障ブロックのものでは、代替
効率が悪いが、上述した分割範囲の設定の仕方、例え
ば、上記の縦と横の分割範囲をそれぞれさらに分割する
ことで、代替効率をあげることができる。

【０２５５】＜第１０実施形態＞図２３は本発明に係る
第１１実施形態のメモリ制御装置の概略構成図である。
この実施形態のメモリ制御装置は、メモリの故障ブロッ
クの基準位置を記憶する基準位置領域９１１と、メモリ
の故障ブロックのデータをメモリ１００上の再配置領域
１０１に代替記憶させるための範囲を指定する再配置範
囲指定領域９１２とを有する再配置範囲指定テーブル９
５を有するものである。

【０２５６】従って、この実施形態のメモリ制御装置で
は、メモリ１００上の箇所１０１に代替記憶させるため
の範囲を指定する再配置範囲指定領域９１２を有するた
め、第１０実施形態のメモリ制御装置に比べ、必要な回
路を減少させることができる。

【０２５７】

【発明の効果】以上、本発明によれば、代替用バッファ
が、メモリ中の故障した箇所のデータを代替して記憶す
るため、メモリが故障しても使用できる。

【０２５８】特に、メモリがＳＩＭＭ、ＤＩＭＭとして
搭載されている場合には、メモリが故障しても、モジュ
ール全体を交換する必要がなくなり、コストの無駄を抑
えることができる。

【０２５９】また、パリティチェックやＥＣＣするよう
に構成されているものでは、故障箇所がＥＣＣ方式で対
応できる範囲のものであっても、その箇所はデータを記
憶する箇所として信頼性が低下するが、そのようなＥＣ
Ｃで対応できる箇所の故障箇所も、代替用バッファが、
代替して記憶するため、高信頼性を得ることができる。

【０２６０】さらに、従来から存在するメモリを搭載す
るシステムのように、アドレス変換により、故障したメ
モリの使用を除外しないため、システムを縮退運転をす
る必要がないので、高能率に処理を実行することができ
る。

【図面の簡単な説明】

【図１】本発明に係るメモリ制御装置の第１実施形態の
概略説明図。

【図２】本発明に係るメモリ制御装置の第１実施形態の
構成を示すブロック図。

【図３】本発明に係るメモリ制御装置の第２実施形態に
備えられた代替用バッファの構成を示すブロック図。

【図４】本発明に係るメモリ制御装置の第３実施形態の
概略説明図。

【図５】本発明に係るメモリ制御装置の第３実施形態の
構成を示すブロック図。

【図６】本発明に係るメモリ制御装置の第４実施形態の
概略説明図。

【図７】図６中のキャッシュメモリの代替用メモリの構
成を示すブロック図。

【図８】本発明に係るメモリ制御装置の第４実施形態の
構成を示すブロック図。

【図９】第４実施形態のメモリ装置の一使用形態につい
ての説明図。

【図１０】本発明に係るメモリ制御装置の第５実施形態
の概略説明図。

【図１１】本発明に係るメモリ制御装置の第５実施形態
の構成を示すブロック図。

【図１２】本発明に係るメモリ制御装置の第６実施形態
の概略説明図。

【図１３】本発明に係るメモリ制御装置の第６実施形態
の構成を示すブロック図。

【図１４】本実施形態のメモリ制御装置に使用されるテ
ストデータの説明図。

【図１５】本発明に係るメモリ制御装置の第７実施形態
の概略説明図。

【図１６】本発明に係るメモリ制御装置の第７実施形態
の構成を示すブロック図。

【図１７】本実施形態のメモリ制御装置に使用されるク
リアデータおよびテストデータの説明図。

【図１８】本発明に係るメモリ制御装置の第８実施形態
の概略説明図。

【図１９】本発明に係るメモリ制御装置の第８実施形態
の構成を示すブロック図。

【図２０】本発明に係るメモリ制御装置の第９実施形態
の概略説明図。

【図２１】図２０中の代替用バッファの構成を示すブロ
ック図。

【図２２】本実施形態のメモリ制御装置が代替使用する
ＤＲＡＭの構成を示すブロック図。

【図２３】本発明に係るメモリ制御装置の第１０実施形
態の概略説明図。

【符号の説明】

１メモリ制御装置２ＣＰＵ４アドレス線ショート検査部５メモリテスト部５１アクセス制御部５２テストアドレス発生部５３退避バッファ５４テストデータ発生部５５データ比較部５６アドレス書込む部６アドレス線断線検査部６１アクセス制御部６２テストアドレス発生部６３退避バッファ６４テストデータ発生部６５データ比較部６６断線判定部７アドレス線ショート検査部７１アクセス制御部７２テストアドレス発生部７３退避バッファ７４クリア／テストデータ発生部７５データ比較部７６ショート判定部８ベリファイ部８１アクセス制御部８２ベリファイアドレス発生部８３ライトバッファ８３１アドレス領域８３２ライトデータ領域８３３ベリファイデータ領域８４格納領域振分け部８５データ比較部８６アドレス書込み部１１代替用バッファ１２アドレス検索部１３リード・ライト部１４アドレスバッファ３３再配置アドレステーブル３３１アドレス領域３３２再配置アドレス領域１０１再配置領域１１１，２１１アドレス領域１１２，２１２データ領域２１３ステータス領域３１アドレスバス３２データバス１００メモリ９１代替用バッファ１０２故障ブロック１１０キャッシュメモリ１２０代替用バッファ１２１アドレス領域１２２ステータス領域１２３命令領域９１１基準位置領域９１２ステータス領域９１３データ領域９５再配置範囲指定テーブル９５１基準位置領域９５２再配置範囲指定領域Ａ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａn-1 アドレス線

Claims

【特許請求の範囲】

【請求項１】メモリ中の故障した箇所のデータを代替
して記憶する代替記憶手段を具備することを特徴とする
メモリ制御装置。
【請求項２】上記代替記憶手段は、上記メモリの故障箇所のアドレスを記憶するアドレス領
域と、上記メモリの故障箇所のアドレスに記憶されるべきデー
タを代替記憶するデータ領域とを有することを特徴とす
る請求項１記載メモリ制御装置。
【請求項３】ＣＰＵ，ＤＭＡ等の上位システムから上
記メモリに対するアドレスを受けると、上記代替記憶手
段を検索するアドレス検索手段と、このアドレス検索手段により、上記上位システムからの
アドレスが上記代替記憶手段から検索された場合には、
上記代替記憶手段に対してデータをリード・ライトする
リード・ライト手段とを有することを特徴とする請求項
１または２記載のメモリ制御装置。
【請求項４】上記代替記憶手段は、上記メモリ中の故
障した箇所のデータを記憶した残り領域を、ライトバッ
ファ領域とする請求項１または２記載のメモリ制御装
置。
【請求項５】上記代替記憶手段は、上記メモリ中の故障したアドレスおよび上記ライトバッ
ファとしてのアドレスを記憶するアドレス領域と、上記メモリの故障箇所のアドレスに記憶されるべきデー
タおよび上記ライトバッファのデータを記憶するデータ
領域と、このデータ領域に記憶されたデータが、メモリが故障し
たときの代替用のデータか、または上記ライトバッファ
のデータであるかを示すステータスフラグを記憶するス
テータス領域とを有することを特徴とする請求項４記載
のメモリ制御装置。
【請求項６】メモリの故障箇所のアドレスを記憶する
アドレス領域と、上記メモリの故障箇所のデータを、メ
モリ上の所定箇所に代替記憶させるアドレスを記憶する
再配置アドレス領域とを有する再配置アドレス記憶手段
を具備することを特徴とするメモリ制御装置。
【請求項７】ＣＰＵ，ＤＭＡ等の上位システムから上
記メモリに対するアドレスを受けると、上記再配置アド
レス記憶手段を検索するアドレス検索手段と、このアドレス検索手段により、上記上位システムからの
アドレスが上記再配置アドレス記憶手段から検索された
場合には、この再配置アドレス記憶手段から故障したア
ドレスの替りとなる再配置アドレスを読み出す再配置ア
ドレス読出し手段とを有することを特徴とする請求項６
記載のメモリ制御装置。
【請求項８】キャッシュメモリに設けられ、メモリ中
の故障した箇所のデータを代替して記憶する代替用記憶
手段に対し、ＣＰＵからのアドレスを受けると、この代替用記憶手段
を検索するアドレス検索手段と、このアドレス検索手段により、上記ＣＰＵからのアドレ
スが上記代替記憶手段から検索された場合には、上記代
替記憶手段に対してデータをリード・ライトするリード
・ライト手段とを有することを特徴とするメモリ制御装
置。
【請求項９】ＤＭＡコントローラや複数のＣＰＵで並
列処理を行うシステムにおいて、各ＣＰＵに隣接した箇
所にキャッシュメモリと組にして設けられたことを特徴
とする請求項８記載のメモリ制御装置。
【請求項１０】メモリ中の故障した箇所を代替記憶す
る代替記憶手段と、ＣＰＵ，ＤＭＡ等の上位システムから上記メモリに対す
るアドレス受けると、上記代替記憶手段を検索するアド
レス検索手段と、このアドレス検索手段により、上記上位システムからの
アドレスが上記代替記憶手段から検索された場合には、
上記代替記憶手段に対してデータをリード・ライトする
リード・ライト手段と、上記代替記憶手段に記憶する上記メモリ中の故障した箇
所をテストするメモリテスト手段とを具備することを特
徴とするメモリ制御装置。
【請求項１１】上記メモリテスト手段は、上記メモリに対してテストアドレスを発生するテストア
ドレス発生手段と、上記メモリ中の上記テストアドレスの箇所に書き込むテ
ストデータを発生するテストデータ発生手段と、上記メモリ中の上記テストアドレスの箇所に書き込まれ
たテストデータを読み出したデータと、テストデータ発
生手段で発生したテストデータとを比較するデータ比較
手段と、このデータ比較手段が、上記メモリ中の上記テストアド
レスの箇所に書き込まれたテストデータを読み出したデ
ータと、テストデータ発生手段で発生したテストデータ
とが異なると判断した場合には、上記代替記憶手段にテ
ストアドレスを書き込むテストアドレス書込み手段とを
有することを特徴とする請求項１０記載のメモリ制御装
置。
【請求項１２】上記アドレス発生手段は、０番地から
最大番地の順に順次出力することを特徴とする請求項１
１記載のメモリ制御装置。
【請求項１３】上記メモリテスト手段は、退避バッフ
ァを有しており、上記メモリ中の上記テストアドレスの箇所に書き込む前
に、上記メモリ中の上記テストアドレスの箇所に記憶さ
れているデータを、上記退避バッファに退避させること
を特徴とする請求項１０乃至１２のいずれかに記載のメ
モリ制御装置。
【請求項１４】メモリ中の故障した箇所を代替記憶す
る代替記憶手段と、ＣＰＵ，ＤＭＡ等の上位システムから上記メモリに対す
るアドレス受けると、上記代替記憶手段を検索するアド
レス検索手段と、このアドレス検索手段により、上記上位システムからの
アドレスが上記代替記憶手段から検索された場合には、
上記代替記憶手段に対してデータをリード・ライトする
リード・ライト手段と、上記メモリ間をつなぐアドレスバスの断線を検査するア
ドレス線断線検査手段とを具備することを特徴とするメ
モリ制御装置。
【請求項１５】上記アドレス線断線検査手段は、上記メモリに対してテストアドレスを発生するテストア
ドレス発生手段と、上記メモリ中の上記テストアドレスの箇所に書き込むテ
ストデータを発生するテストデータ発生手段と、上記メモリ中の上記テストアドレスの箇所に書き込まれ
たテストデータを読み出したデータと、テストデータ発
生手段で発生したテストデータとを比較するデータ比較
手段と、このデータ比較手段が比較した、上記メモリ中の上記テ
ストアドレスの箇所に書き込まれたテストデータを読み
出したデータと、テストデータ発生手段で発生したテス
トデータとの比較結果に基づき、上記メモリ間をつなぐ
アドレスバスに断線があるか否かを判定する断線判定手
段とを具備することを特徴とする請求項１４記載のメモ
リ検査装置。
【請求項１６】上記テストアドレス発生手段は、上記アドレス線Ａ０を検査するときは、０番地と１番地
のテストアドレスを発生し、また、上記アドレス線Ａｉ
（ｉ＝１，２，３，・・・・ｎ−１）を検査するとき
は、０番地とＡ^ｉ番地のテストアドレスを発生すること
を特徴とする請求項１５記載のメモリ制御装置。
【請求項１７】上記断線判定手段は、上記データ比較手段からの０番地および１番地について
のテストデータの一致状況を受けると、０番地および１
番地について共に一致しているとの情報を受けた場合に
のみ、アドレス線Ａ０に断線がないと判断する一方、０
番地および１番地のうち、いずれか１つが一致していな
いとの情報を受けた場合には、アドレス線Ａ０に断線が
あると判断し、また、上記データ比較手段からの０番地
および２^ｉ（ｉ＝０，１，２，３，・・・・ｎ−１）番
地についてのテストデータの一致状況を受けると、０番
地および２^ｉ番地について共に一致しているとの情報を
受けた場合にのみ、アドレス線Ａｉに断線がないと判断
する一方、０番地および２^ｉ番地のうち、いずれか１つ
が一致していないとの情報を受けた場合には、アドレス
線Ａｉに断線があると判断することを特徴とする請求項
１５記載のメモリ制御装置。
【請求項１８】上記テストデータは、メモリの１ワー
ドがｎビットで構成されているものとすると、０番地に
書き込むテストデータはすべてのビットに”０”が格納
されており、２^ｉ（ｉ＝０，１，２，３，・・・・ｎ−
１）番地のものではｂｉビットに”１”が格納され、そ
の他のビットには”０”が格納されているものであるこ
とを特徴とする請求項１５または１７記載のメモリ制御
装置。
【請求項１９】上記アドレス線断線検査手段は、退避
バッファを有しており、上記メモリ中の上記テストアド
レスの箇所に書き込む前に、上記メモリ中の上記テスト
アドレスの箇所に記憶されているデータを、上記退避バ
ッファに退避させることを特徴とする請求項１４記載の
メモリ制御装置。
【請求項２０】メモリ中の故障アドレスを上記代替記
憶手段を用いて代替処理する前に、上記アドレス線断線
検査手段でメモリ間のアドレスバスの断線を検出する請
求項１４記載のメモリ制御装置。
【請求項２１】メモリ中の故障した箇所を代替記憶す
る代替記憶手段と、ＣＰＵ，ＤＭＡ等の上位システムから上記メモリに対す
るアドレス受けると、上記代替記憶手段を検索するアド
レス検索手段と、このアドレス検索手段により、上記上位システムからの
アドレスが上記代替記憶手段から検索された場合には、
上記代替記憶手段に対してデータをリード・ライトする
リード・ライト手段と、上記メモリ間をつなぐアドレスバスのショートを検査す
るアドレス線ショート検査手段とを具備することを特徴
とするメモリ制御装置。
【請求項２２】上記アドレス線ショート検査手段は、上記メモリに対してクリアアドレスを発生するクリアア
ドレス発生手段と、上記メモリに対しテストアドレスを発生すテストアドレ
ス発生手段と、上記メモリ中の上記クリアアドレスの箇所に書き込むク
リアデータを発生するクリアデータ発生手段と、上記メモリ中のテストアドレスの箇所に書き込むテスト
データを発生するテストデータ発生手段と、上記メモリ中の上記クリアドレスの箇所に書き込まれた
クリアデータを読み出したデータと、テストデータ発生
手段で発生したテストデータとを比較するデータ比較手
段と、このデータ比較手段が比較した、上記メモリ中の上記ク
リアドレスの箇所に書き込まれたクリアデータを読み出
したデータとの比較較結果に基づき、上記メモリ間をつ
なぐアドレスバスがショートしているか否かを判定する
ショート判定手段とを具備することを特徴とする請求項
２１記載のメモリ検査装置。
【請求項２３】上記クリアアドレス発生手段は、上記メモリ中の０，１，２，４，・・・および２^ｎ−１
番地のアドレスを発生し、テストアドレス発生手段は、アドレス線Ａｉ（ｉ＝０，１，２，３，・・・・，ｎ−
１）がそれ以外のアドレス線ｋ（ｋ≠ｉ）とショートし
ているか否かを検査する場合には、上記メモリ中の２^ｉ
番地のアドレスを発生することを特徴する請求項２２記
載のメモリ制御装置。
【請求項２４】上記ショート判定手段は、アドレス線Ａｉ（ｉ＝０，１，２，３，・・・ｎ−１）
がその他のアドレス線Ａｋ（ｋ≠ｉ）とショートしてい
るか否かを判定する場合には、上記メモリの２^ｋ番地か
ら読み出されたデータを構成するビットｂｉが”０”で
なく”１”である場合には、アドレス線Ａｉとアドレス
線Ａｋとがショートしていると判定することを特徴とす
る請求項２２記載のメモリ制御装置。
【請求項２５】上記クリアデータは、すべてのビット
が”０”であり、上記テストデータは、すべてのビットが”１”であるこ
とを特徴とする請求項２２記載のメモリ制御装置。
【請求項２６】上記アドレス線ショート検査手段は、
ショート検査するため退避バッファを有しており、ショ
ート検査する前に、上記メモリに記憶されているデータ
を上記退避バッファに退避させることを特徴とする請求
項２１記載のメモリ制御装置。
【請求項２７】メモリ中の故障アドレスを上記代替記
憶手段を用いて代替処理する前に、上記アドレス線ショ
ート検査手段でメモリ間のアドレスバスの断線を検出す
る請求項２１記載のメモリ制御装置。
【請求項２８】メモリ中の故障した箇所を代替記憶す
る代替記憶手段と、ＣＰＵ，ＤＭＡ等の上位システムから上記メモリに対す
るアドレス受けると、上記代替記憶手段を検索するアド
レス検索手段と、このアドレス検索手段により、上記上位システムからの
アドレスが上記代替記憶手段から検索された場合には、
上記代替記憶手段に対してデータをリード・ライトする
リード・ライト手段と、上記メモリデータを書込む際に、このデータと、このデ
ータを書込んだのち再び読出したデータとを比較するベ
リファイ手段とを具備することをお特徴とするメモリ制
御装置。
【請求項２９】上記ベリファイ手段は、上記メモリに書き込むデータのアドレスを記憶するアド
レス領域，上記メモリに書き込むデータを記憶するデー
タ領域およびこのデータを上記メモリに書き込んだ後
に、再び読み出したベリファイデータを記憶するベリフ
ァイデータ領域でなるデータ記憶手段と、このデータ記憶手段のデータ領域に記憶されている上記
メモリに書き込むデータデータと、上記ベリファイデー
タ領域に記憶されているベリファイデータを比較する比
較手段と、この比較手段が上記メモリに書き込むデータデータと、
上記ベリファイデータ領域に記憶されているベリファイ
データを比較した結果、上記ライトデータと上記ベリフ
ァイデータとが不一致の場合には、上記ライトデータの
上記メモリに対するアドレスを、メモリ中の故障した箇
所として上記代替記憶手段に書込むアドレス書込み手段
とを具備することを特徴とする請求項２８記載のメモリ
制御装置。
【請求項３０】メモリ中のブロック単位で発生する故
障箇所のデータを代替記憶する代替記憶手段を具備する
ことを特徴とするメモリ制御装置。
【請求項３１】上記代替記憶手段は、上記メモリ中の故障ブロックの位置を示す基準位置を記
憶する基準位置領域と、上記メモリ中の故障ブロックの基準位置の状態を示すス
テータスを記憶するステータス領域と、上記メモリ中の故障ブロックに記憶されるべきデータを
代替記憶するデータ領域とを有することを特徴とする請
求項３０記載のメモリ制御装置。
【請求項３２】上記基準位置は、上記メモリの記憶領
域を縦，横についてそれぞれ所定幅で分割された領域の
中心軸の位置とすることを特徴とする請求項３１記載の
メモリ制御装置。
【請求項３３】上記メモリ中の故障ブロックが所定の
中心軸となる分割範囲以内にある場合は、上記故障ブロ
ックの代替記憶する範囲をこの中心軸となる分割範囲と
することを特徴とする請求項３２記載のメモリ制御装
置。
【請求項３４】メモリの故障ブロックの基準位置を記
憶する基準位置領域と、上記メモリの故障ブロックのデ
ータを、メモリ上の所定箇所に代替記憶させるための範
囲を指定する再配置範囲指定領域とを有する再配置アド
レス記憶手段を具備することを特徴とするメモリ制御装
置。