JPH0793225A - メモリチェック方式 - Google Patents
メモリチェック方式Info
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- JPH0793225A JPH0793225A JP5238630A JP23863093A JPH0793225A JP H0793225 A JPH0793225 A JP H0793225A JP 5238630 A JP5238630 A JP 5238630A JP 23863093 A JP23863093 A JP 23863093A JP H0793225 A JPH0793225 A JP H0793225A
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- JP
- Japan
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- data
- memory
- check
- bit
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】本発明は、アドレス又はデータにのうち１ビッ
トでも異常があれば、これを確実に検出する。 【構成】メモリコントローラ(4) によりＣＰＵ(1) から
発せられるアドレス情報とデータとを合わせたビット数
のデータを作成し、このデータに対してアドレス情報及
びデータに基づいたマスクをかけてその偶数パリティを
とってデータの３個の各ビットに影響を与えるチェック
データを生成し、このチェックデータをチェック用メモ
リ(9) に記憶する。この後、データ用メモリ(7) に記憶
したデータを読み出してこのデータとチェックデータと
の整合性をチェックしてメモリチェックを行う。
トでも異常があれば、これを確実に検出する。 【構成】メモリコントローラ(4) によりＣＰＵ(1) から
発せられるアドレス情報とデータとを合わせたビット数
のデータを作成し、このデータに対してアドレス情報及
びデータに基づいたマスクをかけてその偶数パリティを
とってデータの３個の各ビットに影響を与えるチェック
データを生成し、このチェックデータをチェック用メモ
リ(9) に記憶する。この後、データ用メモリ(7) に記憶
したデータを読み出してこのデータとチェックデータと
の整合性をチェックしてメモリチェックを行う。
Description
【０００１】
【産業上の利用分野】本発明は、電子計算機におけるメ
モリの異常検出を行うメモリチェック方式に関する。
モリの異常検出を行うメモリチェック方式に関する。
【０００２】
【従来の技術】かかるメモリのテスト方法としては、メ
モリのテストする全領域に対して同一のデータを書き込
み、この後に同一のデータが読み出されるかどうかを確
認することによりメモリをチェックしている。
モリのテストする全領域に対して同一のデータを書き込
み、この後に同一のデータが読み出されるかどうかを確
認することによりメモリをチェックしている。
【０００３】このチェックにより、例えばデータ線に断
線等の異常があったり、又メモリのセルに異常があれ
ば、メモリに書き込んだデータと同一のデータが読み出
されず、異常として検出される。
線等の異常があったり、又メモリのセルに異常があれ
ば、メモリに書き込んだデータと同一のデータが読み出
されず、異常として検出される。
【０００４】一方、稼働中の計算機におけるメモリの異
常検出方法は、データとは別にチェックデータを保持す
るメモリを設け、メモリへの書込み動作時にデータから
生成したチェックデータを保持用のメモリに書き込み、
読み出し動作時にその読み出したデータとチェックデー
タとの整合性をハード的にチェックすることにより、メ
モリ異常を検出している。
常検出方法は、データとは別にチェックデータを保持す
るメモリを設け、メモリへの書込み動作時にデータから
生成したチェックデータを保持用のメモリに書き込み、
読み出し動作時にその読み出したデータとチェックデー
タとの整合性をハード的にチェックすることにより、メ
モリ異常を検出している。
【０００５】しかしながら、これらメモリのテスト方法
では、データラインの異常は検出できるが、アドレスの
異常に対しての検出は困難となっている。例えば、特定
のアドレス線が切れたり、複数のアドレス線がショート
していた場合、アドレス線に異常であっても書き込んだ
データと同一のデータが読み出されるので、正常として
検出されてしまう。
では、データラインの異常は検出できるが、アドレスの
異常に対しての検出は困難となっている。例えば、特定
のアドレス線が切れたり、複数のアドレス線がショート
していた場合、アドレス線に異常であっても書き込んだ
データと同一のデータが読み出されるので、正常として
検出されてしまう。
【０００６】
【発明が解決しようとする課題】以上のように上記メモ
リのテスト方法では、データラインの異常は検出できる
が、アドレスの異常に対しての検出は困難となってい
る。そこで本発明は、アドレス又はデータにのうち１ビ
ットでも異常があれば、これを確実に検出できるメモリ
チェック方式を提供することを目的とする。
リのテスト方法では、データラインの異常は検出できる
が、アドレスの異常に対しての検出は困難となってい
る。そこで本発明は、アドレス又はデータにのうち１ビ
ットでも異常があれば、これを確実に検出できるメモリ
チェック方式を提供することを目的とする。
【０００７】
【課題を解決するための手段と作用】請求項１によれ
ば、データの各ビットに対し、アドレス情報とに基づい
て前記データの任意数の各ビットに影響を与えるマスク
パターンをかけてチェックデータを生成し、このチェッ
クデータによってメモリに対するリード／ライトを行っ
てメモリチェックを行うようにして上記目的を達成しよ
うとするメモリチェック方式である。
ば、データの各ビットに対し、アドレス情報とに基づい
て前記データの任意数の各ビットに影響を与えるマスク
パターンをかけてチェックデータを生成し、このチェッ
クデータによってメモリに対するリード／ライトを行っ
てメモリチェックを行うようにして上記目的を達成しよ
うとするメモリチェック方式である。
【０００８】請求項２によれば、アドレス情報とデータ
とを合わせたビット数のデータを作成し、このデータに
対してアドレス情報及びデータに基づいたマスクをかけ
てその偶数パリティをとって前記データの任意数の各ビ
ットに影響を与えるチェックデータを生成し、このチェ
ックデータによってメモリに対するリード／ライトを行
ってメモリチェックを行うようにして上記目的を達成し
ようとするメモリチェック方式である。
とを合わせたビット数のデータを作成し、このデータに
対してアドレス情報及びデータに基づいたマスクをかけ
てその偶数パリティをとって前記データの任意数の各ビ
ットに影響を与えるチェックデータを生成し、このチェ
ックデータによってメモリに対するリード／ライトを行
ってメモリチェックを行うようにして上記目的を達成し
ようとするメモリチェック方式である。
【０００９】
(1) 以下、本発明の第１の実施例について説明する。チ
ェックデータの生成源としてアドレス情報を用いる。こ
のチェックデータの各ビットは、アドレス情報から抽出
された複数ビットのパリティデータとする。このとき、
アドレス情報の各ビットがそれぞれチェックデータの異
なる３個以上の奇数個のビットのデータに影響をするよ
うなマスクパターンによってチェックデータを生成す
る。
ェックデータの生成源としてアドレス情報を用いる。こ
のチェックデータの各ビットは、アドレス情報から抽出
された複数ビットのパリティデータとする。このとき、
アドレス情報の各ビットがそれぞれチェックデータの異
なる３個以上の奇数個のビットのデータに影響をするよ
うなマスクパターンによってチェックデータを生成す
る。
【００１０】例えばアドレス情報、データともに８ビッ
トの場合、メモリテストに使用するデータの生成方法の
一例として、各ビットがそれぞれアドレス情報に対して
次のマスクパターンをかけ、その偶数パリティをとった
ものとする。
トの場合、メモリテストに使用するデータの生成方法の
一例として、各ビットがそれぞれアドレス情報に対して
次のマスクパターンをかけ、その偶数パリティをとった
ものとする。
【００１１】 ［データ］ ［マスク］ ビット７：０００１０１０１ ビット６：０１０００１０１ ビット５：０１０１０００１ ビット４：０１０１０１００ ビット３：１０１０１０００ ビット２：１０１０００１０ ビット１：１０００１０１０ ビット０：００１０１０１０ このマスクパターンでは、アドレス情報の各ビットがそ
れぞれデータの３ビットのパリティ生成に影響を与える
ものとなっている。
れぞれデータの３ビットのパリティ生成に影響を与える
ものとなっている。
【００１２】ここで、アドレス情報が例えば”００００
０００１“であった場合、このアドレスとデータの各ビ
ットごとにマスクをかけると（アドレス情報とマスクと
のアンドをとると）、データは各ビット７，６，５のみ
で”１“となり、残りの各ビット４，３，２，１，０で
は全て”０“となる。
０００１“であった場合、このアドレスとデータの各ビ
ットごとにマスクをかけると（アドレス情報とマスクと
のアンドをとると）、データは各ビット７，６，５のみ
で”１“となり、残りの各ビット４，３，２，１，０で
は全て”０“となる。
【００１３】従って、書き込まれるチェックデータ
は、”１１１０００００“となる。このようにして生成
されたチェックデータは、メモリのテストする全領域に
書き込まれ、この後にメモリから読み出されてチェック
に用いられる。
は、”１１１０００００“となる。このようにして生成
されたチェックデータは、メモリのテストする全領域に
書き込まれ、この後にメモリから読み出されてチェック
に用いられる。
【００１４】ここで、上記の如くアドレスの各ビットが
チェックデータの３個以上の奇数個のデータに影響を与
えるようになっているので、アドレスに異常があれば、
奇数個のデータビットに異常が検出される。
チェックデータの３個以上の奇数個のデータに影響を与
えるようになっているので、アドレスに異常があれば、
奇数個のデータビットに異常が検出される。
【００１５】このとき、チェックデータの生成時のマス
クパターンを逆に見れば、どのアドレスに異常があった
のかを特定できる。データの１ビットに異常があれば、
そのデータビットのみの１ビット異常として検出され
る。
クパターンを逆に見れば、どのアドレスに異常があった
のかを特定できる。データの１ビットに異常があれば、
そのデータビットのみの１ビット異常として検出され
る。
【００１６】又、アドレス、データのうち２ビットに異
常があった場合には、偶数個のデータビットに異常が検
出されるので、この場合でも異常があったことを判断で
きる。
常があった場合には、偶数個のデータビットに異常が検
出されるので、この場合でも異常があったことを判断で
きる。
【００１７】例えば、アドレスのビット０が”０“にな
った状態で固定された場合について説明すると、このと
きアドレスが”００００００００“であっても、又”０
００００００１“であっても、アドレスのビット０が”
０“に固定されているので、いずれのアドレスであって
もメモリ上にはアドレス”００００００００“に対する
アクセスとなる。
った状態で固定された場合について説明すると、このと
きアドレスが”００００００００“であっても、又”０
００００００１“であっても、アドレスのビット０が”
０“に固定されているので、いずれのアドレスであって
もメモリ上にはアドレス”００００００００“に対する
アクセスとなる。
【００１８】このため、チェックデータは、アドレス”
００００００００“に既に書き込まれたデータに対して
上書きされてしまう。従って、アドレス”００００００
０１“に対する書き込みが、アドレス”０００００００
０“に対する書き込みよりも後に行われると、アドレ
ス”００００００００“に対する読み出しチェックのと
き、アドレスは”００００００００“であるにも拘ら
ず、アドレス”０００００００１“に対するチェックデ
ータが読み出される。
００００００００“に既に書き込まれたデータに対して
上書きされてしまう。従って、アドレス”００００００
０１“に対する書き込みが、アドレス”０００００００
０“に対する書き込みよりも後に行われると、アドレ
ス”００００００００“に対する読み出しチェックのと
き、アドレスは”００００００００“であるにも拘ら
ず、アドレス”０００００００１“に対するチェックデ
ータが読み出される。
【００１９】このとき、チェックデータの比較を行う
と、各ビット７，６，５に３つのビットが異常として検
出される。そこで、マスクパターンを逆に引けば、各ビ
ット７，６，５の生成に関与しているのは、アドレスの
ビット０であることから、アドレスのビット０が異常で
あることが検出される。
と、各ビット７，６，５に３つのビットが異常として検
出される。そこで、マスクパターンを逆に引けば、各ビ
ット７，６，５の生成に関与しているのは、アドレスの
ビット０であることから、アドレスのビット０が異常で
あることが検出される。
【００２０】他のビットが異常になった場合も同様にし
て容易に異常箇所の特定を行うことができる。このよう
に上記第１の実施例によれば、データのみならずアドレ
ス情報に対しても異常を検出でき、かつ異常箇所の特定
ができる。 (2) 次に本発明の第２の実施例について説明する。
て容易に異常箇所の特定を行うことができる。このよう
に上記第１の実施例によれば、データのみならずアドレ
ス情報に対しても異常を検出でき、かつ異常箇所の特定
ができる。 (2) 次に本発明の第２の実施例について説明する。
【００２１】図１はメモリチェック方式を適用したアド
レス異常検出機構付きメモリコントローラの全体構成図
である。ＣＰＵ１には、ＣＰＵアドレス線２及びＣＰＵ
データ線３を介してメモリコントローラ４が接続されて
いる。
レス異常検出機構付きメモリコントローラの全体構成図
である。ＣＰＵ１には、ＣＰＵアドレス線２及びＣＰＵ
データ線３を介してメモリコントローラ４が接続されて
いる。
【００２２】このメモリコントローラ４には、メモリア
ドレス線５及びメモリデータ線６を介してデータ用メモ
リ７が接続されるとともにメモリアドレス線５及びチェ
ックデータ用データ線８を介してチェック用メモリ９が
接続されている。
ドレス線５及びメモリデータ線６を介してデータ用メモ
リ７が接続されるとともにメモリアドレス線５及びチェ
ックデータ用データ線８を介してチェック用メモリ９が
接続されている。
【００２３】メモリコントローラ４は、ＣＰＵ１から発
せられるアドレス情報とデータとを合わせたビット数の
データを作成し、このデータに対してアドレス情報及び
データに基づいたマスクをかけてその偶数パリティをと
ってデータの３個の各ビットに影響を与えるチェックデ
ータを生成し、このチェックデータをチェック用メモリ
９に記憶し、この後、データ用メモリ７に格納したデー
タを読み出してこのデータとチェックデータとの整合性
をチェックしてメモリチェックを行う機能を有してい
る。
せられるアドレス情報とデータとを合わせたビット数の
データを作成し、このデータに対してアドレス情報及び
データに基づいたマスクをかけてその偶数パリティをと
ってデータの３個の各ビットに影響を与えるチェックデ
ータを生成し、このチェックデータをチェック用メモリ
９に記憶し、この後、データ用メモリ７に格納したデー
タを読み出してこのデータとチェックデータとの整合性
をチェックしてメモリチェックを行う機能を有してい
る。
【００２４】又、このメモリコントローラ４は、メモリ
チェックの結果、異常が検出されると、ＣＰＵ１に対し
てエラー通知信号等の割り込み信号１０を送出して異常
発生を通知する機能を有している。
チェックの結果、異常が検出されると、ＣＰＵ１に対し
てエラー通知信号等の割り込み信号１０を送出して異常
発生を通知する機能を有している。
【００２５】次に上記の如く構成されたメモリコントロ
ーラでのメモリチェックについて説明する。メモリコン
トローラ４は、チェック用メモリ９に書き込むチェック
データを、データ用メモリ７に記憶するデータと該当す
るメモリアドレス情報から生成する。すなわち、メモリ
コントローラ４は、ＣＰＵ１から発せられるアドレス情
報とデータとを合わせ、これらアドレス情報及びデータ
を合わせたビット数のデータとみなす。
ーラでのメモリチェックについて説明する。メモリコン
トローラ４は、チェック用メモリ９に書き込むチェック
データを、データ用メモリ７に記憶するデータと該当す
るメモリアドレス情報から生成する。すなわち、メモリ
コントローラ４は、ＣＰＵ１から発せられるアドレス情
報とデータとを合わせ、これらアドレス情報及びデータ
を合わせたビット数のデータとみなす。
【００２６】例えば、アドレス情報が１０ビット、デー
タが８ビットであれば、これらを合わせて１８ビットの
データとみなし、このデータからチェックデータの生成
を行う。
タが８ビットであれば、これらを合わせて１８ビットの
データとみなし、このデータからチェックデータの生成
を行う。
【００２７】具体例としてアドレス情報、データとも８
ビットのデータ用メモリ７が接続されている場合、この
ときチェックデータとして６ビットを使用し、次のよう
なマスクパターンによってチェックデータを生成する。
ビットのデータ用メモリ７が接続されている場合、この
ときチェックデータとして６ビットを使用し、次のよう
なマスクパターンによってチェックデータを生成する。
【００２８】 そして、例えば、アドレス情報が「１」、データが
「２」の場合にマスクをかけて、その偶数パリティをと
ると、次の通りとなる。
「２」の場合にマスクをかけて、その偶数パリティをと
ると、次の通りとなる。
【００２９】 ビット５：（11101101＿00110100）AND （00000001＿00000010） ＝00000001＿00000000 …１ ビット４：（11011010＿10101010）AND （00000001＿00000010） ＝00000000＿00000010 …１ ビット３：（10110110＿01011001）AND （00000001＿00000010） ＝00000000＿00000000 …０ ビット２：（01110001＿11000111）AND （00000001＿00000010） ＝00000001＿00000010 …０ ビット１：（00001111＿11000000）AND （00000001＿00000010） ＝00000001＿00000000 …１ ビット０：（00000000＿00111111）AND （00000001＿00000010） ＝00000000＿00000010 …１ この結果から、チェックデータは、”１１００１１“と
なる。
なる。
【００３０】メモリコントローラ４は、このようにして
得られたチェックデータを対応するチェック用メモリ９
に格納し、読み出し時にはデータ用メモリ７、及びアド
レス情報とこのチェックデータとの整合性のチェックを
行う。
得られたチェックデータを対応するチェック用メモリ９
に格納し、読み出し時にはデータ用メモリ７、及びアド
レス情報とこのチェックデータとの整合性のチェックを
行う。
【００３１】アドレス情報やデータの各ビットが、チェ
ックデータの奇数個のビットに影響を与えるようになっ
ているので、アドレス情報のうち１ビットが間違った状
態でアクセスされると、チェックデータの奇数個のビッ
トに異常が検出される。そして、このチェックデータの
パターンによってどのビットに誤りがあったかが特定さ
れる。
ックデータの奇数個のビットに影響を与えるようになっ
ているので、アドレス情報のうち１ビットが間違った状
態でアクセスされると、チェックデータの奇数個のビッ
トに異常が検出される。そして、このチェックデータの
パターンによってどのビットに誤りがあったかが特定さ
れる。
【００３２】例えば、アドレス「１」を読み出すはず
が、なんらかの異常によってアドレス「０」を読み出し
た場合、アドレス「１」の生成に関わっていたチェック
データが該当ビット、すなわちビット１，２，５にパリ
ティエラーを検出することになる。
が、なんらかの異常によってアドレス「０」を読み出し
た場合、アドレス「１」の生成に関わっていたチェック
データが該当ビット、すなわちビット１，２，５にパリ
ティエラーを検出することになる。
【００３３】このビットパターンを生成時のマスクパタ
ーンと照合すると、ビット１，２，５のパリティ生成に
関わったのは、アドレス情報の０ビットとなり、これに
より異常発生箇所が特定できる。
ーンと照合すると、ビット１，２，５のパリティ生成に
関わったのは、アドレス情報の０ビットとなり、これに
より異常発生箇所が特定できる。
【００３４】このようにして異常が検出されると、メモ
リコントローラ４は、ＣＰＵ１に対してエラー通知信号
等の割り込み信号１０を送出して異常発生を通知する。
なお、アドレス情報やデータのうちいずれか２つのビッ
トに異常があれば、チェックデータの偶数個のビットに
異常が検出されるので、どのビットが異常かの特定はで
きないが、異常の検出はできる。
リコントローラ４は、ＣＰＵ１に対してエラー通知信号
等の割り込み信号１０を送出して異常発生を通知する。
なお、アドレス情報やデータのうちいずれか２つのビッ
トに異常があれば、チェックデータの偶数個のビットに
異常が検出されるので、どのビットが異常かの特定はで
きないが、異常の検出はできる。
【００３５】このように上記第２の実施例によれば、ア
ドレス又はデータのうち１ビットでも異常があればこれ
を確実に検出でき、かつ稼働中のメモリコントローラ４
においてデータ用メモリ７に対するチェックができる。
なお、本発明は、上記各実施例に限定されるものでな
く、その要旨を変更しない範囲で変形してもよい。
ドレス又はデータのうち１ビットでも異常があればこれ
を確実に検出でき、かつ稼働中のメモリコントローラ４
においてデータ用メモリ７に対するチェックができる。
なお、本発明は、上記各実施例に限定されるものでな
く、その要旨を変更しない範囲で変形してもよい。
【００３６】
【発明の効果】以上詳記したように本発明によれば、ア
ドレス又はデータにのうち１ビットでも異常があれば、
これを確実に検出できるメモリチェック方式を提供でき
る。
ドレス又はデータにのうち１ビットでも異常があれば、
これを確実に検出できるメモリチェック方式を提供でき
る。
【図１】本発明に係わるメモリチェック方式を適用した
アドレス異常検出機構付きメモリコントローラの全体構
成図。
アドレス異常検出機構付きメモリコントローラの全体構
成図。
１…ＣＰＵ、２…ＣＰＵアドレス線、３…ＣＰＵデータ
線、４…メモリコントローラ、５…メモリアドレス線、
６…メモリデータ線、７…データ用メモリ、８…チェッ
クデータ用データ線、９…チェック用メモリ。
線、４…メモリコントローラ、５…メモリアドレス線、
６…メモリデータ線、７…データ用メモリ、８…チェッ
クデータ用データ線、９…チェック用メモリ。
Claims (2)
- 【請求項１】 データの各ビットに対し、アドレス情報
とに基づいて前記データの任意数の各ビットに影響を与
えるマスクパターンをかけてチェックデータを生成し、
このチェックデータによってメモリに対するリード／ラ
イトを行ってメモリチェックを行うことを特徴とするメ
モリチェック方式。 - 【請求項２】 アドレス情報とデータとを合わせたビッ
ト数のデータを作成し、このデータに対してアドレス情
報及びデータに基づいたマスクをかけてその偶数パリテ
ィをとって前記データの任意数の各ビットに影響を与え
るチェックデータを生成し、このチェックデータによっ
てメモリに対するリード／ライトを行ってメモリチェッ
クを行うことを特徴とするメモリチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238630A JPH0793225A (ja) | 1993-09-27 | 1993-09-27 | メモリチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238630A JPH0793225A (ja) | 1993-09-27 | 1993-09-27 | メモリチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793225A true JPH0793225A (ja) | 1995-04-07 |
Family
ID=17033003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238630A Pending JPH0793225A (ja) | 1993-09-27 | 1993-09-27 | メモリチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793225A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052330A (en) * | 1997-07-24 | 2000-04-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory with arbitrary data masking |
| JP2006285318A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 記憶制御回路、記憶制御回路におけるアドレスエラーチェック方法 |
| JP2008091012A (ja) * | 2006-09-29 | 2008-04-17 | Qimonda Ag | 電子デバイス、電子デバイスの動作方法、メモリ回路、および、メモリ回路の動作方法 |
-
1993
- 1993-09-27 JP JP5238630A patent/JPH0793225A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052330A (en) * | 1997-07-24 | 2000-04-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory with arbitrary data masking |
| JP2006285318A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 記憶制御回路、記憶制御回路におけるアドレスエラーチェック方法 |
| JP2008091012A (ja) * | 2006-09-29 | 2008-04-17 | Qimonda Ag | 電子デバイス、電子デバイスの動作方法、メモリ回路、および、メモリ回路の動作方法 |
| US7844888B2 (en) | 2006-09-29 | 2010-11-30 | Qimonda Ag | Electronic device, method for operating an electronic device, memory circuit and method of operating a memory circuit |
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