JPH10161974A - 長距離ｐｃｉブリッジ・ピア - Google Patents

長距離ｐｃｉブリッジ・ピア

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JPH10161974A
JPH10161974A JP9318369A JP31836997A JPH10161974A JP H10161974 A JPH10161974 A JP H10161974A JP 9318369 A JP9318369 A JP 9318369A JP 31836997 A JP31836997 A JP 31836997A JP H10161974 A JPH10161974 A JP H10161974A
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pci
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speed
bus
bridge
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JP9318369A
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Dominique Vicard
ヴィカード・ドミニク
Jean-Paul Moireaux
モイロー・ジャン・ポール
Pierre-Yves Thoulon
ソーロン・ピエール・イベス
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function

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  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【課題】 隣接しない２つのＰＣＩバスの間を、高速
リンクを介して完全に接続するための長距離ＰＣＩブリ
ッジ・ピアを提供する。 【解決手段】長距離ＰＣＩブリッジ・ピア(21)は、ＰＣ
Ｉバスに接続するＰＣＩインタフェース(22)と、高速リ
ンクに接続する高速リンク・インタフェース(24)と、上
記ＰＣＩインタフェース(22)で受信されるＰＣＩ情報
を、上記高速インタフェース(24)を通して伝送される高
速情報に変形させ、上記高速インタフェース(24)で受信
される高速情報を、上記ＰＣＩインタフェース(22)を通
して伝送されるＰＣＩ情報に変形させるＰＣＩアダプタ
(27)とを備える。ＰＣＩブリッジ・ピア(21)は、ＰＣＩ
バスとシリアル・リンクのような高速リンクとの遠隔接
続を可能にする。１つの高速リンクと結合するそのよう
な２つのＰＣＩブリッジ・ピアは、長距離ＰＣＩ間ブリ
ッジを実現するのに使用することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、２つのＰＣＩバ
スの間のブリッジ(「ＰＣＩ間ブリッジ」と呼ぶ)、およ
びそのようなブリッジのそれぞれの末端に設けられる回
路(この回路は以後「ＰＣＩブリッジ・ピア(PCI bridge
pier)」と呼ぶ)に関する。
【０００２】ＰＣＩ(Peripheral Component Interconne
ct、周辺装置の相互接続)は、表示ボード、ディスク・
ドライブその他のような周辺装置への迅速なアクセスの
ために設計された、パソコン内の３２ビット・ローカル
・バスのための仕様である。例えばＰＣＩバスは、イン
テル社によって製造されるPentium(登録商標)マイクロ
プロセッサを使用するコンピュータに広く使用されてい
る。しかしＰＣＩ仕様は、使用されるプロセッサには依
存しない。
【０００３】
【従来の技術】ＰＣＩ間(PCI-to-PCI;PCI対PCI)ブリッ
ジ・チップは、パソコン内のＰＣＩバスを拡張するため
に提案されている。このチップは、２つの独立したＰＣ
Ｉバスの間の接続パスを提供し、一方のＰＣＩバス上の
マスターと他方のＰＣＩバス上のスレーブの間にトラン
ザクションを生じさせる。このＰＣＩ間ブリッジは、コ
ンピュータの元のＰＣＩバスの中の電気的およびローデ
ィング(loading)の限界を克服するように、コンピュー
タ内に階層的ＰＣＩバスの生成を可能にする。基本的
に、ＰＣＩ間ブリッジ・チップは、例えばコンピュータ
内のホスト・バスのホスト・ブリッジに接続されるＰＣ
Ｉバスのような、第１のＰＣＩバスに接続される第１の
インタフェースと、第２のＰＣＩバスに接続される第２
のインタフェースを有する。
【０００４】図１は、ＰＣＩ間ブリッジ・チップの構成
の概略図である。チップ1は、第１のＰＣＩバスに接続
する１次インタフェース2と、第２のＰＣＩバスに接続
する２次インタフェース3と、１次および２次のインタ
フェース間のデータ・パス4と、１次および２次のイン
タフェースの間の制御パス5を含む。例えば、制御パス5
は、１次スレーブ・インタフェース6および１次マスタ
ー・インタフェース8を含むことができ、それらは両方
とも１次インタフェース2に接続され、さらに２次マス
ター・インタフェース7および２次スレーブ・インタフ
ェース9を含むことができ、それらは両方とも２次イン
タフェース3に接続される。１次スレーブ・インタフェ
ース6はさらに、２次マスター・インタフェース7に接続
され、１次マスター・インタフェース8は、２次スレー
ブ・インタフェース9に接続される。１次スレーブ・イ
ンタフェース6は、１次インタフェースに接続されるＰ
ＣＩバス上のマスターによって伝送されるトランザクシ
ョンを受信し、それを２次マスター・インタフェース7
へ渡す。さらにそれは、データ・パス4の構成を制御す
る。２次マスター・インタフェース7は、トランザクシ
ョンを、２次インタフェースに接続されるＰＣＩバス上
に位置するスレーブに伝送する。２次インタフェースに
接続されるＰＣＩバス上のマスターから、１次インタフ
ェースに接続されるＰＣＩバス上に位置するスレーブへ
のトランザクションは、２次スレーブ・インタフェース
9および１次マスター・インタフェース8によって同様に
処理される。
【０００５】
【発明が解決しようとする課題】このＰＣＩ間ブリッジ
は、上述した電気的ローディングの問題の解決には十分
である。それはさらに、ＰＣＩトランザクションを伝送
し受信するための、１つのコンピュータの中の排他的Ｐ
ＣＩ間接続を提供するには十分である。
【０００６】この発明は、長距離ＰＣＩブリッジ・ピア
を提供することにより多くの利益を達成することができ
るという評価に基づく。長距離ＰＣＩブリッジ・ピア
は、それ自体がＰＣＩ間接続を提供するスタンドアロー
ンの要素ではないので、以前は前向きな有用な方法とし
て注意をひかなかった。しかし、そのようなＰＣＩブリ
ッジ・ピアは、２つの異なった機械筐体内に位置するＰ
ＣＩバスのような、隣接しないＰＣＩバスの接続を許す
長距離ＰＣＩ間ブリッジの構築を可能にする。こうして
この発明は、それぞれの筐体がＰＣＩ要素を含むパソコ
ン(より一般にはコンピューティング・システム)の、い
くつかの機械筐体の間の完全な接続を提供するという新
しい問題の解決を導く。この発明によって提供されるタ
イプの完全な接続は、ＰＣＩトランザクションだけでな
く、他のタイプの情報も伝送し、受信することを可能に
する。
【０００７】
【課題を解決するための手段】より正確にいえば、この
発明は、ＰＣＩバスに接続するＰＣＩインタフェース
と、高速リンクに接続する高速リンク・インタフェース
と、上記ＰＣＩインタフェースで受信されるＰＣＩ情報
を、上記高速インタフェースを通して伝送される高速情
報に変形させ、上記高速インタフェースで受信される高
速情報を、上記ＰＣＩインタフェースを介して伝送され
るＰＣＩ情報に変形させるＰＣＩアダプタとを備える長
距離ＰＣＩブリッジ・ピアを提供する。
【０００８】この発明の実施例によると、長距離ＰＣＩ
ブリッジ・ピアはさらに、非ＰＣＩインタフェースと、
上記非ＰＣＩインタフェースで受信される情報を、上記
高速インタフェースを介して伝送される高速情報に変形
させ、上記高速インタフェースで受信される高速情報
を、上記非ＰＣＩインタフェースを介して伝送される情
報に変形させる非ＰＣＩアダプタとを備える。
【０００９】高速リンク・インタフェースは、シリアル
・リンクへの接続に適応させることができる。
【００１０】ＰＣＩインタフェースは、マスター・イン
タフェースおよびスレーブ・インタフェースを含むこと
が好ましく、ＰＣＩアダプタは、マスター・インタフェ
ースに接続されるマスター・バッファ、およびスレーブ
・インタフェースに接続されるスレーブ・バッファを含
むことが好ましい。
【００１１】この場合、マスター・バッファは、高速イ
ンタフェース上で受信されるＰＣＩ書込トランザクショ
ンについて書込データを受信する到着(inbound)書込デ
ータ待ち行列と、高速インタフェース上で受信されるＰ
ＣＩ書込トランザクションについてトランザクション・
データを受信する到着トランザクション待ち行列と、高
速インタフェース上で受信されるＰＣＩ読取トランザク
ションに応じてマスター・インタフェースから読取デー
タを受信する出発(outbound)読取データ待ち行列とを含
むことが有利である。
【００１２】さらにスレーブ・バッファは、スレーブ・
インタフェースで受信されるＰＣＩ書込トランザクショ
ンについて書込データを受信する出発書込データ待ち行
列と、スレーブ・インタフェースで受信されるＰＣＩ書
込トランザクションについてトランザクション・データ
を受信する出発トランザクション待ち行列と、スレーブ
・インタフェースで受信されるＰＣＩ読取トランザクシ
ョンに応じて、高速インタフェースから読取データを受
信する到着読取データ待ち行列とを含むことが有利であ
る。
【００１３】この発明はさらに、このタイプの第１およ
び第２の長距離ＰＣＩブリッジ・ピアと、一端が第１の
長距離ＰＣＩブリッジ・ピアのＰＣＩインタフェースに
接続され、他端が第２の長距離ＰＣＩブリッジ・ピアの
ＰＣＩインタフェースに接続される高速リンクとを含む
ＰＣＩ間ブリッジに関する。バス・システムを拡張する
長距離ブリッジは、それ自体新しいものではなく、その
ようなバス・エクステンダーの一例は、米国特許第4,45
1,886号の明細書に記述されている。
【００１４】さらにこの発明は、そのような長距離ＰＣ
Ｉブリッジ・ピアと、一端が長距離ＰＣＩブリッジ・ピ
アのＰＣＩインタフェースに接続され、他端がコンピュ
ータのI/Oコントローラに接続される高速リンクとを含
む、コンピュータ内の遠隔ＰＣＩバスのための長距離接
続に関する。
【００１５】さらにこの発明は、それぞれがＰＣＩバス
を含む少なくとも２つのマシンと、少なくとも２つのマ
シンのＰＣＩバスを接続するための、そのような少なく
とも１つのＰＣＩ間ブリッジとを含む多重プロセッサ・
システムに関する。
【００１６】
【発明の実施の形態】図２は、この発明を取り入れた長
距離ＰＣＩブリッジ・ピアの構造の概略図である。図２
のＰＣＩブリッジ・ピア21は、ＰＣＩバス23に接続する
ＰＣＩインタフェース22と、高速長距離リンクに接続す
る高速インタフェース24を含む。「高速」という用語
は、ＰＣＩブリッジ・ピアに接続されるＰＣＩバス上の
情報伝送の速度に対応するに十分な速度をもつあらゆる
リンクをカバーすることを意味する。「長距離(long ha
ul)」という用語は、隣接しない装置間の接続である遠
隔接続を可能にするあらゆるリンクをカバーすることを
意味し、「長距離」接続のいくつかの例は、この記述の
中の残りの部分で与えられる。
【００１７】一例として、ＰＣＩブリッジ・ピアが、標
準の33MHz/32ビットＰＣＩバスとインタフェースしよう
とするところで、高速長距離リンクは、数メートルの距
離について約１ギガビット/秒の速度の接続を可能にす
る高速のシリアル光ファイバーリンクを含むことができ
る。
【００１８】さらにＰＣＩブリッジ・ピアは、非ＰＣＩ
情報を受信し伝送する非ＰＣＩインタフェース25を含む
ことができる。そのような非ＰＣＩ情報の例も、この記
述の残りの部分で与えられる。非ＰＣＩインタフェース
25は、非ＰＣＩアダプタ26を介して高速インタフェース
24に接続される。非ＰＣＩインタフェース25上で受信さ
れる情報は、非ＰＣＩアダプタの中で処理され、変形さ
れ、高速インタフェースに接続される高速リンク上に伝
送するのに適した形式で、高速インタフェース24に渡さ
れる。もう一方の方向で、高速インタフェース24上で受
信される情報は、非ＰＣＩアダプタの中で処理され、変
形され、非ＰＣＩインタフェース25に接続される装置に
伝送するのに適した形式で非ＰＣＩインタフェース25に
渡される。最小限の構成で、非ＰＣＩアダプタは、非Ｐ
ＣＩインタフェース25上および高速インタフェース24上
で受信される情報を格納し配送するための入力および出
力待ち行列またはバッファを含む。非ＰＣＩアダプタ26
の正確な構成は、伝送される非ＰＣＩ情報の性質および
構造に依存する。
【００１９】ＰＣＩインタフェース22は、ＰＣＩアダプ
タ27を介して高速インタフェース24に接続される。ＰＣ
Ｉインタフェース22に接続されるＰＣＩバスから受信さ
れるＰＣＩ情報またはトランザクションは、ＰＣＩアダ
プタ27の中で処理され、変形され、高速インタフェース
に接続される高速リンクへ伝送するのに適した形式で、
高速インタフェース24に渡される。もう一方の方向で、
高速インタフェース24上で受信される情報は、ＰＣＩア
ダプタ27の中で処理され、変形され、ＰＣＩインタフェ
ース22に渡され、そこからＰＣＩインタフェース22に接
続されるＰＣＩバス上に伝送されることができる。
【００２０】ＰＣＩインタフェース22は、マスター・イ
ンタフェース28およびスレーブ・インタフェース29を含
むことができる。この場合、ＰＣＩアダプタ27は、マス
ター・バッファ30およびスレーブ・バッファ34を含む。
マスター・インタフェース28は、到着書込データ待ち行
列31、到着トランザクション待ち行列32、および出発読
取データ待ち行列33を含むマスター・バッファ30に接続
される。マスター・バッファ30は高速インタフェース24
に接続される。同様に、スレーブ・インタフェース29
は、出発書込データ待ち行列35、出発トランザクション
待ち行列36、および到着データ待ち行列37を含むスレー
ブ・バッファ34に接続される。スレーブ・バッファ34は
高速インタフェース24に接続される。
【００２１】上述されるＰＣＩアダプタの動作は次の通
りである。ＰＣＩインタフェース22に接続されるＰＣＩ
バス上のマスターによって伝送され、ＰＣＩブリッジ・
ピア21を通ろうとするとするＰＣＩトランザクション
は、スレーブ・インタフェース29によって受信される。
スレーブ・インタフェース29は、トランザクションを処
理する。トランザクションが「書込」トランザクション
である場合、スレーブ・インタフェース29は、出発書込
データ待ち行列35および出発トランザクション待ち行列
36に格納するため、対応する情報をスレーブ・バッファ
34に出力する。そしてこれら2つの待ち行列の内容は、
高速インタフェース24を介して、高速インタフェース24
に接続される高速リンク上に伝送することができる。ト
ランザクションが「読取」トランザクションである場
合、スレーブ・インタフェース29は、出発トランザクシ
ョン待ち行列36に格納するため、対応する情報をスレー
ブ・バッファ34に出力し、到着読取データ待ち行列37か
ら読取データを受信することを期待する。
【００２２】同様に、ＰＣＩインタフェース22に接続さ
れるＰＣＩバス上のスレーブに向けられるＰＣＩトラン
ザクションが、高速インタフェース24上で受信される。
トランザクションが「書込」トランザクションである場
合、それは、マスター・バッファ30の到着書込データ待
ち行列31内および到着トランザクション待ち行列32内に
バッファされる。そして「書込」トランザクションは、
マスター・インタフェース28によってＰＣＩインタフェ
ース22に接続されるＰＣＩバス上に伝送される。トラン
ザクションが「読取」トランザクションである場合、マ
スター・インタフェース28は、到着トランザクション待
ち行列32に格納される対応する情報をマスター・バッフ
ァ30から受信し、出発読取データ待ち行列33に格納する
ために読取データをマスター・バッファ30に伝送するこ
とが期待される。
【００２３】従ってこの発明を取り入れた長距離ＰＣＩ
ブリッジ・ピアは、高速インタフェース24に接続される
高速リンクへまたはそこから、ＰＣＩトランザクション
および非ＰＣＩトランザクションを伝送することおよび
受信することを可能にする。ここで、この発明を取り入
れたＰＣＩブリッジ・ピアのいくつかの使用例を述べ
る。
【００２４】図３は、ＰＣＩ間ブリッジを提供するため
の、この発明を取り入れた長距離ＰＣＩブリッジ・ピア
の第１の可能な使用例の概略図である。図３のＰＣＩ間
ブリッジは、例えば第１のＰＣＩバスから離れた第２の
ＰＣＩバスを提供するために使用することができる。こ
れは、以下で説明されるようにコンピューティング・シ
ステムの構成要素が２つの異なった機械筐体に配置され
る場合に有用になりうる。
【００２５】図３の装置は、この発明を取り入れた２つ
の長距離ＰＣＩブリッジ・ピア21、121を含む。第１の
ものは、図２で使用された参照数字を用いて参照され、
第２のものは、100ずつ増やされた図２の参照数字を用
いて参照される。
【００２６】長距離ＰＣＩブリッジ・ピア21は、そのＰ
ＣＩインタフェースを介して第１のＰＣＩバス40に接続
される。このＰＣＩバス40は、それ自体コンピュータの
I/Oコントローラ41に接続される。I/Oコントローラ41
は、コンピュータのプロセッサ・バス42に接続される。
マイクロプロセッサ43はバス42に接続される。高速シリ
アル・リンクのような高速リンク44の一端は、長距離Ｐ
ＣＩブリッジ・ピア21の高速インタフェース24に接続さ
れる。その他端で、高速リンク44は、長距離ＰＣＩブリ
ッジ・ピア121の高速インタフェース124に接続される。
第２のＰＣＩバス45は、長距離ＰＣＩブリッジ・ピア12
1のＰＣＩインタフェース122に接続される。例えばLAN
カード46のようなI/Oカードが、第２のＰＣＩバス45に
接続される。
【００２７】図３に図示されるような長距離ＰＣＩブリ
ッジ・ピア21および121の使用は、遠隔ＰＣＩバス45へ
の接続を提供する。ＰＣＩトランザクションは、図３の
ＰＣＩ間ブリッジ21、44、121によって透過的に処理さ
れるので、ソフトウェアまたはハードウェアを適応させ
る必要はない。
【００２８】図３の装置は、長距離ＰＣＩブリッジ・ピ
ア21、121の中に設けられる非ＰＣＩ情報アダプタ26、1
26を使用することができる。例示されるLANカードの場
合、コンピュータを立ち上げるため、特別な信号が、LA
Nを通して送られ、LANカード46上で受信されることがで
きる。この信号は、ＰＣＩトランザクションに一致しな
いが、コンピュータのマザーボード上の特定のターミナ
ルに送られるようにされる。長距離ＰＣＩブリッジ・ピ
アの非ＰＣＩインタフェース25、125、非ＰＣＩアダプ
タ26、126、高速インタフェース24、124は、リンク44と
結合され、立ち上げ信号を第２のＰＣＩバス45に接続さ
れるLANカードからコンピュータのマザーボードに伝送
するために使用することができる非ＰＣＩチャネル25、
26、24、44、124、126、125を構成する。この目的で、L
ANカード46は、長距離ＰＣＩブリッジ・ピア121の非Ｐ
ＣＩインタフェースに接続される。他方では、特定のタ
ーミナルが、長距離ＰＣＩブリッジ・ピア21の非ＰＣＩ
インタフェースに接続される。これは、非ＰＣＩチャネ
ルの使用の一例にすぎない。記述されるこの発明の長距
離ブリッジの使用は、たった1つのリンク44しかもたず
に信号の全タイプを伝送することを可能にし、リンクの
不必要な複製を回避する。
【００２９】図４は、この発明を取り入れた長距離ＰＣ
Ｉブリッジ・ピアの第２の可能な使用例の概略図であ
る。図４の装置は再び、図３で参照された、この発明を
取り入れた長距離ＰＣＩブリッジ・ピア21、121を含
む。長距離ＰＣＩブリッジ・ピア21は、そのＰＣＩイン
タフェースを介して第１のＰＣＩバス40に接続される。
このＰＣＩバス40は、それ自体第１のコンピュータのI/
Oコントローラ41に接続される。I/Oコントローラ41は、
第１のコンピュータのプロセッサ・バス42に接続され
る。マイクロプロセッサ43はバス42に接続される。高速
シリアル・リンクのような高速リンク44の一端は、長距
離ＰＣＩブリッジ・ピア21の高速インタフェースに接続
される。その他端で、高速リンク44は、長距離ＰＣＩブ
リッジ・ピア121の高速インタフェース124に接続され
る。長距離ＰＣＩブリッジ・ピア121は、そのＰＣＩイ
ンタフェースを介して第２のＰＣＩバス140に接続され
る。このＰＣＩバス140は、それ自体第２のコンピュー
タのI/Oコントローラ141に接続される。I/Oコントロー
ラ141は、第２のコンピュータのプロセッサ・バス142に
接続される。マイクロプロセッサ143はバス142に接続さ
れる。
【００３０】図４に図示される装置は、２つのコンピュ
ータに基づく二重プロセッサ・マシンを構築するため
の、この発明を取り入れた２つの長距離ＰＣＩブリッジ
・ピアを使用する。この場合、ＰＣＩ間ブリッジのＰＣ
Ｉチャネル22、27、24、44、124、127、122は、コンピ
ュータの一方のＰＣＩバス40、140上のマスターから、
コンピュータのもう一方のＰＣＩバス140、40上のスレ
ーブに伝送される通常のＰＣＩトランザクションを伝送
するのに使用することができる。
【００３１】図４の２つのプロセッサ・マシンは、キャ
ッシュメモリ内容等の一貫性を保証するため、２つのプ
ロセッサ間のシステムおよびメモリ構成を管理する特定
のメッセージを使用する。これら特定のメッセージは、
そのようなトランザクションが利用できる場合に特定の
ＰＣＩトランザクションとして、ＰＣＩインタフェース
22、122、ＰＣＩアダプタ27、127、高速インタフェース
24、124およびリンク44によって形成されるＰＣＩ間ブ
リッジのＰＣＩチャンネル22、27、24、44、124、127、
122上に伝送することができる。しかし、１つの選択と
して、二重プロセッサ・マシンを管理する特定のメッセ
ージは、ＰＣＩ間ブリッジの非ＰＣＩチャンネル25、2
6、24、44、124、126、125上に伝送されてもよい。
【００３２】図４に図示されるような長距離ＰＣＩブリ
ッジ・ピアの使用は、２つのコンピュータの単純かつ効
率的な接続を可能にし、二重プロセッサ・マシンを形成
する。この配置は、二重プロセッサ・マシンを構築する
ための特定のハードウェア開発を最小限にする。重ねて
図４は、単に、この発明を取り入れた２つの長距離ＰＣ
Ｉブリッジ・ピアの別の可能な使用例である。
【００３３】図５は、この発明を取り入れた長距離ＰＣ
Ｉブリッジ・ピアの第３の可能な使用例の概略図であ
る。図５の装置で、長距離ＰＣＩブリッジ・ピアは、遠
隔ＰＣＩバスを提供するために使用される。
【００３４】遠隔ＰＣＩバス50は、長距離ＰＣＩブリッ
ジ・ピア21のＰＣＩインタフェース22に接続される。Ｐ
ＣＩブリッジ・ピア21の高速インタフェース24は、高速
リンク51の一端に接続される。高速リンク51の他端は、
直接I/Oコントローラ52に接続される。I/Oコントローラ
52はプロセッサ・バス53に接続され、プロセッサ54はバ
ス53に接続される。
【００３５】図５の配置の動作は、図３の配置の動作と
同様である。しかし、図３の配置とは逆に、図５の配置
は、必ずしもI/Oコントローラ52に接続されるＰＣＩバ
スを含まない。これは、I/O装置がプロセッサ54に隣接
する必要がない場合に有用になりうる。もちろん、この
I/Oコントローラに接続されるＰＣＩバスを提供した
り、低減された能力や特徴しかもたないＰＣＩバスを提
供することも可能である。
【００３６】記述されたこの発明の実施例は、特定のソ
フトウェアおよびハードウェアの解決を必要とせずに、
いくつかの機械筐体内のコンピューティング・システム
の異なった構成要素を分離できるようにする。例えば、
第１の機械筐体内にコンピュータのコア論理構成要素を
もち、他の１つまたは複数の機械筐体内にユーザー・イ
ンタフェース構成要素をもつことが可能である。プロセ
ッサ、メモリ、I/Oブリッジのようなコア論理素子は、
第１の機械筐体内に組み込むことができ、コンピュータ
のタイプおよび/またはモデルによって変更する必要が
ない。他方で、フロッピー・ドライブ、CD-ROMドライブ
その他のようなユーザー・インタフェース構成要素を、
区別される機械筐体内に収容し、ユーザのニーズおよび
/またはコンピュータのタイプまたはモデルに適応させ
ることができる。これはまた、電源機構のより効率的で
安定した管理を可能にする。コア論理筐体内の電源機構
は、未知の数のユーザー・インタフェース装置のための
電源機構を設ける必要なく、コア論理構成要素の電力消
費および要求に精確に適応させることができる。
【００３７】記述されたこの発明の実施例は、これらの
特徴が、コンピュータの特定のハードウェアまたはソフ
トウェアの適応を必要とせずに達成されることを可能に
する。
【００３８】この発明の実施例は、コンピュータ設計の
当業者であれば、この記述をもとに容易に実現すること
ができる。また当業者に明らかであるように、この発明
の他の使用例が考えられる。上で与えられたＰＣＩまた
は非ＰＣＩデータのタイプは、単なる例示であり、特定
のニーズに容易に適応させることができる。例えば多重
プロセッサ・システムは、図４に関して記述された原則
を使用して、それぞれがＰＣＩバスを含むいくつかのマ
シンをＰＣＩ間ブリッジを介して接続することにより容
易に実現されうる。
【００３９】この発明は、ＰＣＩバスだけでなく、周辺
装置の相互接続のために使用される他のバスにも適用で
きることが分かるであろう。
【００４０】本発明は例として次の実施態様を含む。
【００４１】（１）ＰＣＩバスに接続するためのＰＣＩ
インタフェース(22、122)と、高速リンクに接続するた
めの高速リンク・インタフェース(24、124)と、上記Ｐ
ＣＩインタフェース(22、122)で受信されるＰＣＩ情報
を、上記高速インタフェース(24、124)を介して伝送さ
れる高速情報に変形させ、上記高速インタフェース(2
4、124)で受信される高速情報を、上記ＰＣＩインタフ
ェース(22、122)を介して伝送されるＰＣＩ情報に変形
させるＰＣＩアダプタ(27、127)と、を含む、長距離Ｐ
ＣＩブリッジ・ピア(21、121)。
【００４２】（２）更に、非ＰＣＩインタフェース(2
5、125)と、上記非ＰＣＩインタフェース(25、125)で受
信される情報を、上記高速インタフェース(24、124)を
介して伝送される高速情報に変形させ、上記高速インタ
フェース(24、124)で受信される高速情報を、上記非Ｐ
ＣＩインタフェース(25、125)を介して伝送される情報
に変形させる非ＰＣＩアダプタ(26、126)と、を含む、
上記(1)に従う長距離ＰＣＩブリッジ・ピア(21、121)。 （３）上記高速リンク・インタフェース(24、124)は、
シリアル・リンクへの接続に適応される、上記(1)また
は(2)に従う長距離ＰＣＩブリッジ・ピア(21、121)。
【００４３】（４）上記ＰＣＩインタフェース(22、12
2)は、マスター・インタフェース(28)およびスレーブ・
インタフェース(29)を含み、上記ＰＣＩアダプタ(27)
は、上記マスター・インタフェース(28)に接続されるマ
スター・バッファ(30)および上記スレーブ・インタフェ
ース(29)に接続されるスレーブ・バッファ(34)を含む、
上記(1)ないし(3)の１つに従う長距離ＰＣＩブリッジ・
ピア（21、121）。
【００４４】（５）上記マスター・バッファ(30)は、上
記高速インタフェース(24)上で受信されるＰＣＩ書込ト
ランザクションについて書込データを受信する到着書込
データ待ち行列(31)と、上記高速インタフェース(24)上
で受信されるＰＣＩ書込トランザクションについてトラ
ンザクション・データを受信する到着トランザクション
待ち行列(32)と、上記高速インタフェース(24)上で受信
されるＰＣＩ読取トランザクションに応じて、上記マス
ター・インタフェース(28)から読取データを受信する出
発読取データ待ち行列(33)と、を含む、上記(4)に従う
長距離ＰＣＩブリッジ・ピア(21、121)。
【００４５】（６）上記スレーブ・バッファ(34)は、上
記スレーブ・インタフェース(29)で受信されるＰＣＩ書
込トランザクションについて書込データを受信する出発
書込データ待ち行列(35)と、上記スレーブ・インタフェ
ース(29)で受信されるＰＣＩ書込トランザクションにつ
いてトランザクション・データを受信する出発トランザ
クション待ち行列(36)と、上記スレーブ・インタフェー
ス(29)で受信されるＰＣＩ読取トランザクションに応じ
て、高速インタフェース(24)から読取データを受信する
到着読取データ待ち行列(37)と、を含む、上記(4)また
は(5)に従う長距離ＰＣＩブリッジ・ピア（21、121）。
【００４６】（７）上記(1)ないし(6)のうちの１つに従
う第１および第２の長距離ＰＣＩブリッジ・ピア(21、1
21)と、一端が上記第１の長距離ＰＣＩブリッジ・ピア
(21)のＰＣＩインタフェースに接続され、他端が上記第
２の長距離ＰＣＩブリッジ・ピア(121)のＰＣＩインタ
フェースに接続される高速リンク(44)と、を含むＰＣＩ
間ブリッジ。
【００４７】（８）コンピュータ内の遠隔ＰＣＩバス(5
0)のための長距離接続であって、上記(1)ないし(6)のう
ちの１つに従う長距離ＰＣＩブリッジ・ピア(21)と、一
端が上記長距離ＰＣＩブリッジ・ピア(21)のＰＣＩイン
タフェースに接続され、他端が上記コンピュータのI/O
コントローラ(52)に接続される高速リンク(51)と、を含
む、上記長距離接続。
【００４８】（９）それぞれがＰＣＩバス(40、140)を
含む少なくとも２つのマシンと、上記少なくとも２つの
マシンの上記ＰＣＩバスを接続するための、上記(7)に
従う少なくとも１つのＰＣＩ間ブリッジと、を含む、多
重プロセッサ・システム。
【００４９】
【発明の効果】本発明による長距離ＰＣＩブリッジ・ピ
アを使用することによって、それぞれがＰＣＩバスを含
む異なった筐体間の完全な接続を提供することができ
る。
【図面の簡単な説明】
【図１】既知のＰＣＩ間ブリッジ・チップの構成の概略
図。
【図２】この発明を取り入れた長距離ＰＣＩブリッジ・
ピアの構成の概略図。
【図３】この発明を取り入れた長距離ＰＣＩブリッジ・
ピアの第１の可能な使用例の概略図。
【図４】この発明を取り入れた長距離ＰＣＩブリッジ・
ピアの第２の可能な使用例の概略図。
【図５】この発明を取り入れた長距離ＰＣＩブリッジ・
ピアの第３の可能な使用例の概略図である。
【符号の説明】
21、121 長距離ＰＣＩブリッジ・ピア 22、122 ＰＣＩインタフェース 23 ＰＣＩバス 24、124 高速リンク・インタフェース 25、125 非ＰＣＩインタフェース 26、126 非ＰＣＩアダプタ 27、127 ＰＣＩアダプタ 28 マスター・インタフェース 29 スレーブ・インタフェース 30 マスター・バッファ 31 到着書込データ待ち行列 32 到着トランザクション待ち行列 33 出発読取データ待ち行列 34 スレーブ・インタフェース 35 出発書込データ待ち行列 36 出発トランザクション待ち行列 37 到着読取データ待ち行列
フロントページの続き (72)発明者 ソーロン・ピエール・イベス フランス、グルノーブル、エフ−38000、 ル・ドゥ・パレス ２

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ＰＣＩバスに接続するＰＣＩインタフェー
    スと、 高速リンクに接続する高速リンク・インタフェースと、 上記ＰＣＩインタフェースで受信されるＰＣＩ情報を、
    上記高速インタフェースを通して伝送される高速情報に
    変形させ、上記高速インタフェースで受信される高速情
    報を、上記ＰＣＩインタフェースを通して伝送されるＰ
    ＣＩ情報に変形させるＰＣＩアダプタと、を備える、長
    距離ＰＣＩブリッジ・ピア。
JP9318369A 1996-11-21 1997-11-19 長距離ｐｃｉブリッジ・ピア Pending JPH10161974A (ja)

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EP96410116A EP0844567A1 (en) 1996-11-21 1996-11-21 Long haul PCI-to-PCI bridge
EP96410116.6 1996-11-21

Publications (1)

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EP (1) EP0844567A1 (ja)
JP (1) JPH10161974A (ja)

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