JPH10162039A - 故障シミュレーション装置 - Google Patents

故障シミュレーション装置

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JPH10162039A
JPH10162039A JP8318002A JP31800296A JPH10162039A JP H10162039 A JPH10162039 A JP H10162039A JP 8318002 A JP8318002 A JP 8318002A JP 31800296 A JP31800296 A JP 31800296A JP H10162039 A JPH10162039 A JP H10162039A
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Japan
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mos transistor
signal
input
event
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JP8318002A
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Takahiro Tani
隆浩 谷
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Renesas Design Corp
Mitsubishi Electric Corp
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Renesas Design Corp
Mitsubishi Electric Corp
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
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    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタで構成された回路動作を
検証する故障シミュレーションにおいては、疑似エラー
が多発し、故障シミュレーション結果である故障検出率
の信頼性が低く、テストパターンのデバッグ効率も低い
という課題があった。 【解決手段】 イベント発生ＭＯＳトランジスタの導電
形式と制御端子より得られる制御信号値及び入力端子よ
り得られる入力信号値を抽出し、このイベント発生ＭＯ
Ｓトランジスタがオンする際の出力信号強度を決定する
ＭＯＳトランジスタ出力信号強度決定部６を備えたもの
である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はＭＯＳトランジス
タを用いた回路動作を検証する故障シミュレーション装
置、特に計算機上に検証すべき論理回路と等価な論理回
路モデルとして回路接続データを構築し、前記論理回路
の外部から与えられる入力印加信号刺激をもとにイベン
トドリブン手法のスイッチレベル・シミュレーションを
実施することにより前記論理回路設計を検証し、前記論
理回路に対するテストパターンの故障検出率評価を行う
故障シミュレーション装置に関するものである。
【０００２】
【従来の技術】特定用途向けＬＳＩであるアプリケーシ
ョン スペシフィック アイシー「Ａｐｌｉｃａｔｉｏ
ｎ Ｓｐｅｃｉｆｉｃ ＩＣ（以下、ＡＳＩＣと略称す
る）手法」の設計と異なり、フルカスタム設計ではフリ
ップフロップ，ラッチ回路（ＦｌｉｐＦｌｏｐ，Ｌａｔ
ｃｈ回路）及びセレクター回路（Ｓｅｌｅｃｔｏｒ回
路）等をゲートレベルまたはスイッチレベルで回路図を
入力しているため、従来方式で故障シミュレーションを
実施すると、疑似エラーが検出される可能性がある故障
「ポシビリティ ディテクテッド フォルト（Ｐｏｓｓ
ｉｂｉｌｉｔｙ Ｄｅｔｅｃｔｅｄ Ｆａｕｌｔ）」と
して出力される。
【０００３】図１０は検証対象回路となる論理回路を表
わす回路接続図であり、図において、１０９はＳＥＬの
入力端子、１１０、１１１はＤＡＴＡＩＮ＿Ａ、ＤＡＴ
ＡＩＮ＿Ｂの入力端子、１１２はＤＡＴＡＯＵＴの出力
端子、Ｉ１はインバータ素子１１３で構成されたＣＭＯ
Ｓ、Ｉ２はＰＭＯＳトランジスタ１１４とＮＭＯＳトラ
ンジスタ１１５とで構成されたＣＭＯＳ、Ｉ３はＰＭＯ
Ｓトランジスタ１１６とＮＭＯＳトランジスタ１１７と
で構成されたＣＭＯＳである。
【０００４】図１１は上記ＮＭＯＳトランジスタ１１
５、１１７の論理動作を表す真理値表、図１２はＰＭＯ
Ｓトランジスタ１１４、１１６の論理動作を表す真理値
表である。
【０００５】図１３は図１０の回路接続図に対する故障
シミュレーション結果を表わす図であり、領域Ｒはイン
バータ素子１１３の出力端子に故障を発生させない場
合、領域Ｓはインバータ素子１１３の出力端子にＳｔｕ
ｃｋ−Ａｔ１故障「１縮退故障（電源側への短絡）」を
発生させた場合、領域Ｔはインバータ素子１１３の出力
端子にＳｔｕｃｋ−Ａｔ０故障「０縮退故障（接地側へ
の短絡）」を発生させた場合である。
【０００６】次に動作について説明する。図１１、図１
２に示す真理値表のＮＭＯＳトランジスタ１１５、１１
７およびＰＭＯＳトランジスタ１１４、１１６を用いて
構成した図１０の回路モデルにおいて、インバータ素子
１１３の出力端に不図示の故障生成部によってＳＡｔ１
故障を発生させると、ＣＭＯＳＩ２のトランスミッショ
ン（伝送）ゲートのＮＭＯＳトランジスタ１１５だけが
動作して、論理シミュレーション上は電気的特性（論理
値１の伝搬はｐｏｏｒである）を無視してＤＡＴＡＩＮ
＿Ａ信号ＮＡを出力する。このため、ＣＭＯＳＩ３を通
過したＤＡＴＡＩＮ＿Ｂからきた論理値０の信号ＮＢと
衝突して不定値Ｘとなり、故障検出されるか否かが不確
定であり、疑似エラーとなる可能性がある故障Ｐ（Ｐｏ
ｓｓｂｉｌｉｔｙ Ｄｅｔｅｃｔ）として出力される。
【０００７】しかし、実際の回路では一般にＮＭＯＳト
ランジスタ１１５が伝搬する論理値１の信号ＮＡは弱い
ため、ＰＭＯＳトランジスタ１１６が伝搬する論理値０
の信号ＮＢが勝ち、確実に故障を検出できるため、本
来、実回路に対する実機（以下、Ｔｅｓｔｅｒと称す
る）検出（図１３参照）では、信号Ｄ「デフィニトリィ
ディテクテッド フォルト（Ｄｅｆｉｎｉｔｏｌｙ Ｄ
ｅｔｅｃｔｅｄ Ｆａｕｌｔ）」として検出される。
【０００８】
【発明が解決しようとする課題】従来の故障シミュレー
ション装置は以上のように構成されているので、図１３
より明らかなように、回路素子に故障を生成させた場合
は、ｆａｕｌｔ ｓｉｍ検出結果として疑似エラーが多
発し、ｔｅｓｔｅｒ検出結果が相違し、故障シミュレー
ション結果である故障検出率の信頼性が低く、テストパ
ターンのデバッグ効率も低いという課題があった。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、上記疑似エラーをなくし、故障シ
ミュレーションの信頼性とテストパターンのデバッグ効
率を向上させることを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の発明に係
る故障シミュレーション装置は、検証すべき回路の回路
接続関係を規定した回路接続データを付与する回路接続
データ付与手段と、前記回路接続データ上における各素
子の入出力に縮退故障を発生させる故障生成手段と、回
路入力部にテストパターンを印加する入力パターン信号
付与手段と、前記テストパターンに基づき、前記回路接
続データ上における各素子の入出力にイベントを発生さ
せるイベント発生手段と、前記イベントに基づき、入力
端子及び制御端子にイベントが発生したＭＯＳトランジ
スタを抽出し、該ＭＯＳトランジスタをイベント発生Ｍ
ＯＳトランジスタとして出力するＭＯＳトランジスタ入
力信号抽出手段と、前記イベント発生ＭＯＳトランジス
タの導電形式と制御端子より得られる制御信号値及び入
力端子より得られる入力信号値を抽出し、前記イベント
発生ＭＯＳトランジスタがオンする際の出力信号強度を
決定するＭＯＳトランジスタ出力信号強度決定手段とを
備え、配線信号値決定手段は前記イベント発生ＭＯＳト
ランジスタの出力端子に接続されている出力配線を抽出
し、この出力配線が信号競合状態にあり、前記ＭＯＳト
ランジスタの出力信号と前記出力配線に付与する他の信
号との信号強度比較を行う際、前記ＭＯＳトランジスタ
出力信号強度決定手段の出力信号強度に基づき比較を行
い、前記ＭＯＳトランジスタ出力配線の信号値を決定す
るものである。
【００１１】請求項２記載の発明に係る故障シミュレー
ション装置は、検証すべき回路は、ソース端子、ゲート
端子に印加される信号値が論理値「１」である場合、ド
レイン端子上に伝搬する出力信号値をシュレッショルド
レベルの信号値「１ｔｈ」を論理要素とした真理値表の
ＮＭＯＳトランジスタ及びソース端子、ゲート端子に印
加される信号値が論理値「０」である場合、ドレイン端
子上に伝搬する出力信号値をシュレッショルドレベルの
信号値「０ｔｈ」を論理要素とした真理値表のＰＭＯＳ
トランジスタを用いて構成したものである。
【００１２】請求項３記載の発明に係る故障シミュレー
ション装置は、論理回路の回路接続関係を規定した回路
接続データを付与する回路接続データ付与手段と、前記
回路接続データ上の疑似エラーの発生する回路部分を除
いた箇所にのみ縮退故障を発生させる故障生成手段と、
前記論理回路の入力部にテストパターンを印加する入力
パターン信号付与手段と、前記テストパターンに基づ
き、前記回路接続データ上における各ＭＯＳトランジス
タの入出力にイベントを発生させるイベント発生手段
と、前記イベントに基づき、入力端子または制御端子に
イベントが発生したＭＯＳトランジスタを抽出し、該Ｍ
ＯＳトランジスタをイベント発生ＭＯＳトランジスタと
して出力するＭＯＳトランジスタ入力信号抽出手段と、
前記イベント発生ＭＯＳトランジスタの真理値表の論理
動作及び該イベント発生ＭＯＳトランジスタの入力端子
より得られる入力信号値を抽出し、前記イベント発生Ｍ
ＯＳトランジスタの出力信号を決定するＭＯＳトランジ
スタ出力信号決定手段とを備え、配線信号値決定手段は
前記イベント発生ＭＯＳトランジスタの出力端子に接続
されている出力配線を抽出し、この出力配線が信号競合
状態にあり、前記ＭＯＳトランジスタの出力信号と前記
出力配線に付与する他の信号との信号強度比較を行う
際、前記ＭＯＳトランジスタ出力信号決定手段の出力信
号強度に基づき比較を行い、前記ＭＯＳトランジスタ出
力配線の信号値を決定するものである。
【００１３】請求項４記載の発明に係る故障シミュレー
ション装置は、回路接続データ上の疑似エラーの発生す
る回路部分に縮退故障を発生させないように、故障生成
部にマスクデータを付与するマスクデータ付与手段を備
えたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による故
障シミュレーション装置の構成を示すブロック図であ
り、図１において、１は検証すべき回路としての論理回
路の回路接続関係を規定した回路接続データを付与する
回路接続データ付与部（回路接続データ付与手段）、２
は前記回路接続データ上における各素子の入出力に縮退
故障を発生させる故障生成部（故障生成手段）、３は前
記論理回路の入力部にテストパターンを印加する入力パ
ターン信号付与部（入力パターン信号付与手段）、４は
前記入力パターンに基づき、前記回路接続データ上にお
けるインバータ、トランジスタ等の各素子の入出力にイ
ベント（信号変化）を発生させるイベント発生部（イベ
ント発生手段）、５は前記イベントに基づき、入力端子
（ソース）及び制御端子（ゲート）にイベントが発生し
たＭＯＳトランジスタを抽出し、該ＭＯＳトランジスタ
をイベント発生ＭＯＳトランジスタとして抽出するＭＯ
Ｓトランジスタ入力信号抽出部（ＭＯＳトランジスタ入
力信号抽出手段）である。
【００１５】６は前記イベント発生ＭＯＳトランジスタ
の導電形式と制御端子より得られる制御信号値及び入力
端子より得られる入力信号値を抽出し、前記イベント発
生ＭＯＳトランジスタがオンする際の出力信号の駆動能
力である出力信号強度を決定するＭＯＳトランジスタ出
力信号強度決定部（ＭＯＳトランジスタ出力信号強度決
定手段）、７は配線信号値決定部（配線信号値決定手
段）であり、前記イベント発生ＭＯＳトランジスタの出
力端子に接続されているＭＯＳトランジスタ出力配線を
抽出し、該ＭＯＳトランジスタ出力配線が信号競合状態
にあり、前記出力信号と前記ＭＯＳトランジスタ出力配
線に付与する他の信号との信号強度比較を行う際、前記
出力信号強度決定部の出力信号強度に基づき比較を行
い、前記ＭＯＳトランジスタ出力配線の信号値を決定す
る。８は故障生成しない場合の論理シミュレーション結
果と故障生成した場合の論理シミュレーション結果とを
比較判断する故障検出判断部である。
【００１６】図２は上記ＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタの入力電圧Ｖｉｎに対するオン抵抗Ｒ
ｏｎの抵抗特性曲線を示したもので、図において、Ｌ１
はＮＭＯＳトランジスタの抵抗特性曲線、Ｌ２はＰＭＯ
Ｓトランジスタの抵抗特性曲線、Ｌ３は伝送ゲートの抵
抗特性曲線である。
【００１７】図示のように、ＮＭＯＳトランジスタは入
力信号値Ｖinが高くなるにつれて（“１”に近づくにつ
れて）、そのオン抵抗が高くなる傾向があり、ＰＭＯＳ
トランジスタは入力信号Ｖinが低くなるにつれて
（“０”に近づくにつれて）、そのオン抵抗が高くなる
傾向にある。
【００１８】図３はこの発明に適用するＮＭＯＳトラン
ジスタの論理動作を表わす真理値表であり、図３におい
て、「１ｔｈ」はＮＭＯＳトランジスタのソース端子に
印加される入力信号値が論理値１であり、ゲート端子に
印加される信号値が論理値１である場合、ドレイン端子
上に伝搬する出力電圧値はＮＭＯＳしきい値電圧Ｖｔｈ
分入力電圧から下降する為、この出力信号値をシュレッ
ショルドレベルの信号値つまり論理要素としたものであ
る。
【００１９】図４はこの発明に適用するＰＭＯＳトラン
ジスタの論理動作を表わす真理値表であり、図４におい
て、「０ｔｈ」は上記ＮＭＯＳトランジスタ同様、ＰＭ
ＯＳトランジスタのソース端子に印加される入力信号値
が論理値０であり、ゲート端子に印加される信号値が論
理値０である場合、この出力信号値をシュレッショルド
レベルの信号値つまり論理要素としたものである。
【００２０】図５は検証対象となる論理回路を表わす回
路接続図であり、図５において、９はＳＥＬの入力端
子、１０、１１はＤＡＴＡＩＮ＿Ａ、ＤＡＴＡＩＮ＿Ｂ
の入力端子、１２はＤＡＴＡＯＵＴの出力端子、Ｉ１は
インバータ素子１３で構成されたＣＭＯＳ、Ｉ２はＰＭ
ＯＳトランジスタ１４とＮＭＯＳトランジスタ１５とで
構成されたＣＭＯＳ、Ｉ３はＰＭＯＳトランジスタ１６
とＮＭＯＳトランジスタ１７とで構成されたＣＭＯＳで
ある。
【００２１】次に動作について説明する。図６は実施の
形態１による故障シミュレーション装置の実行フロー図
である。動作開始後、まず、回路接続データ付与部１を
用いて、ＭＯＳトランジスタより構成される論理回路の
回路接続関係を規定した回路接続データを付与する（ス
テップＳＴ１）。次に、入力パターン信号付与部３によ
ってテストパターンを付与し（ステップＳＴ２）、イベ
ント発生部４によってイベントを発生させるステップＳ
Ｔ３）。
【００２２】次に、ＭＯＳトランジスタ入力信号抽出部
５によって、前記イベント情報に基づき、入力端子（ソ
ース）及び制御端子（ゲート）にイベントが発生したＭ
ＯＳトランジスタ素子のＭＯＳ種別（ＮＭＯＳかＰＭＯ
Ｓ）及びソース端子及びゲート端子に印加されている各
信号値を抽出する（ステップＳＴ４）。
【００２３】また、ＭＯＳデバイスにおけるエンハンス
メント・トランジスタの電気特性（オン抵抗）は一般的
に図２に示すようになっているので、ＭＯＳトランジス
タ出力信号強度決定部６において、ＰＭＯＳトランジス
タ１４、１６及びＮＭＯＳトランジスタ１５、１７の故
障シミュレーション用動作モデルを、それぞれ図３及び
図４の真理値表に従って論理動作する。
【００２４】上記のように論理動作をするＮＭＯＳトラ
ンジスタ１５、１７としては、ソース端子、ゲート端子
に印加される信号値が論理値「１」である場合、ドレイ
ン端子上に伝搬する出力信号値をシュレッショルドレベ
ルの信号値つまり論理要素「１ｔｈ」として表し、ＰＭ
ＯＳトランジスタ１４、１６としては、ソース端子、ゲ
ート端子に印加される信号値が論理値「０」である場
合、ドレイン端子上に伝搬する出力信号値をシュレッシ
ョルドレベルの信号値つまり論理要素「０ｔｈ」として
表したものである。
【００２５】次に、ＭＯＳトランジスタ出力信号強度決
定部６は前記真理値表に従って信号強度を決定し（ステ
ップＳＴ５）、ＰＭＯＳトランジスタの０伝搬及びＮＭ
ＯＳトランジスタの１伝搬に対しては出力信号強度を弱
くして、しきい値信号値情報“ｔｈ”を出力信号値に付
加して出力する。
【００２６】次に、配線信号値決定部７は前記イベント
発生ＭＯＳトランジスタの出力端子に接続されているＭ
ＯＳトランジスタ出力配線を検出し、該ＭＯＳトランジ
スタ出力配線が信号競合状態にあり、前記出力信号と前
記ＭＯＳトランジスタ出力配線に信号付与する他の信号
との信号強度比較を行う際、前記出力信号の前記信号強
度に基づき比較を行い、前記ＭＯＳトランジスタ出力配
線の信号値を決定する（ステップＳＴ６）。
【００２７】次に、前記信号値に基づき、新たなイベン
トが発生し、順次、次段素子に伝搬させて行き、全ての
テストパターンに対応した前記論理回路の出力信号が得
られるまで論理シミュレーションを続行し、現シミュレ
ーション時刻の全てのイベントが発生したかを判断し
（ステップＳＴ７）、ＹＥＳであれば、全ての入力テス
トパターンを入力したかを判断する（ステップＳＴ
８）。
【００２８】このステップＳＴ８の判断結果がＹＥＳで
あれば、故障検出判断部８は故障生成しない場合の論理
シミュレーション結果と故障生成した場合の論理シミュ
レーション結果とを比較判断して、故障検出判断を行い
（ステップＳＴ９）、両者の信号値が異なる場合は前記
入力パターン信号によって検出可能な故障であるとし、
両者の信号値が全く等しい場合は検出不可能な故障であ
るとしてメッセージを出力する。
【００２９】そして、全ての故障を生成したかを判断し
（ステップＳＴ１０）、ＹＥＳであれば動作を終了し、
ＮＯであれば、故障生成部２は前記回路接続データを構
成する別の素子の入出力端子に対して一つずつ１縮退故
障及び０縮退故障を生成して、その度にステップＳＴ２
に戻って前記論理シミュレーションを実施する（ステッ
プＳＴ１１）。以下、同様に前記回路接続データを構成
する全ての素子の入出力端子に対して一つずつ１縮退故
障及び０縮退故障を生成して、その度に前記論理シミュ
レーションを実施する。
【００３０】また、上記ステップＳＴ７の判断結果がＮ
Ｏの場合は、ステップＳＴ３に戻り、上記ステップＳＴ
８の判断結果がＮＯの場合は、ステップＳＴ２に戻って
上記の動作を繰り返すものである。
【００３１】図７は図５の回路モデルに対する故障シミ
ュレーション結果を示す表である。表から明らかなよう
に、ＣＭＯＳＩ２の出力ＮＡ、ＣＭＯＳＩ３の出力ＮＢ
は、０対１ｔｈまたは１対０ｔｈの対比となり、ＤＡＴ
ＡＯＵＴ１２は「１」、「０」となり、ｆａｕｌｔ ｓ
ｉｍ検出は「Ｄ」、「Ｕ」となり、Ｔｅｓｔｅｒ検出と
同一結果が得られる。
【００３２】以上のように、この実施の形態１によれ
ば、ＮＭＯＳトランジスタのソース端子、ゲート端子に
印加される信号値が論理値１である場合、ドレイン端子
上に伝搬する出力電圧値はＮＭＯＳトランジスタしきい
値電圧Ｖｔｈ分入力電圧から下降するため、この出力信
号値をシュレッショルドレベルの信号値つまり論理要素
‘１ｔｈ’として表わし、上記同様、ＰＭＯＳトランジ
スタのソース端子、ゲート端子に印加される信号値が論
理値０である場合、この出力信号値をシュレッショルド
レベルの信号値つまり論理要素‘０ｔｈ’として表わす
ので、この‘１ｔｈ’、‘０ｔｈ’と１、０との論理に
より、論理回路出力は必ず１、０となって、疑似エラー
がなくなり、故障生成しない場合の論理シミュレーショ
ン結果と故障生成した場合の論理シミュレーション結果
とを同じにすることができる。
【００３３】実施の形態２．図８はこの発明の実施の形
態２による故障シミュレーション装置の構成を示すブロ
ック図であり、図において、１は論理回路の回路接続関
係を規定した回路接続データを付与する回路接続データ
付与部、２は故障生成箇所決定部（図示せず）からの情
報に基づき回路接続関係にある特定の回路部分にのみ故
障を生成する故障生成部、３は前記論理回路の入力部に
テストパターンを印加する入力パターン信号付与部であ
る。
【００３４】４は前記入力パターンに基づき、前記回路
接続データ上における各ＭＯＳトランジスタモデルの入
出力にイベント（信号変化）を発生させるイベント発生
部、５は前記イベント情報に基づき、入力端子または制
御端子にイベントが発生したＭＯＳトランジスタを抽出
し、該ＭＯＳトランジスタをイベント発生ＭＯＳトラン
ジスタとして出力するＭＯＳトランジスタ入力信号抽出
部、６０は前記イベント発生ＭＯＳトランジスタの真理
値表の論理動作と前記イベント発生ＭＯＳトランジスタ
の入力端子及び制御端子より得られる入力信号値を抽出
し、前記イベント発生ＭＯＳトランジスタの出力信号を
決定するＭＯＳトランジスタ出力信号決定部（ＭＯＳト
ランジスタ出力信号決定手段）である。
【００３５】７は配線信号値決定部であり、前記イベン
ト発生ＭＯＳトランジスタの出力端子に接続されている
ＭＯＳトランジスタ出力配線を抽出し、該出力配線が信
号競合状態にあり、前記出力信号と前記出力配線に付与
する他の信号との信号強度比較を行う際、前記ＭＯＳト
ランジスタ出力信号決定部の出力信号強度に基づき比較
を行い、前記出力配線の信号値を決定する。８は故障生
成しない場合の論理シミュレーション結果と故障生成し
た場合の論理シミュレーション結果とを比較判断する故
障検出判断部、１８は前記回路接続データ上の疑似エラ
ーの発生する回路部分に縮退故障を発生させないように
マスクするマスクデータ付与部（マスクデータ付与手
段）である。なお、疑似エラーの発生する回路部分は、
回路設計者においてはわかっており、この回路部分をマ
スクデータ付与部１８に設定しておくものである。
【００３６】この実施の形態２の発明において適用する
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、
図３、４に示す真理値表のものを用いる。
【００３７】次に動作について説明する。図９は実施の
形態２における故障シミュレーション装置の実行フロー
図である。まず、回路接続データ付与部１を用いて、論
理回路の回路接続関係を規定した回路接続データを付与
する（ステップＳＴ１１）。次に、付与した回路接続デ
ータ上の疑似エラーの発生する回路部分にマスクデータ
付与部１８によってマスクデータを付与する（ステップ
ＳＴ１２）。
【００３８】然る後、入力パターン信号付与部３によっ
て入力パターン信号を付与し（ステップＳＴ１３）、イ
ベント発生部４によってイベントを発生させる（ステッ
プＳＴ１４）。
【００３９】次に、ＭＯＳトランジスタ入力信号抽出部
５は前記イベント情報に基づき、各入力端子、制御端子
にイベントが発生したＭＯＳトランジスタの動作種別及
び入力端子、制御端子に印加されている各信号値を抽出
する（ステップＳＴ１５）。次に、ＭＯＳトランジスタ
出力信号決定部６０は前記図１１、１２に示すＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタの真理値表の
論理動作と該イベント発生ＭＯＳトランジスタの入力端
子及び制御端子より得られる入力信号値に従って、出力
信号を決定する（ステップＳＴ１６）。
【００４０】次に、配線信号値決定部７は前記イベント
発生ＭＯＳトランジスタの出力端子に接続されているＭ
ＯＳトランジスタ出力配線を抽出し、該ＭＯＳトランジ
スタ出力配線が信号競合状態にあり、前記ＭＯＳトラン
ジスタ出力信号決定部６０の出力信号強度と前記ＭＯＳ
トランジスタ出力配線に付与する他の信号との信号強度
比較を行う際、前記出力信号強度に基づき比較を行い、
前記ＭＯＳトランジスタ出力配線の信号値を決定する
（ステップＳＴ１７）。
【００４１】次に、前記信号値に基づき、新たなイベン
トが発生し、順次、次段素子に伝搬させて行き、全ての
入力パターンに対応した前記論埋回路の出力信号が得ら
れるまで論理シミュレーションを続行したかを判断し
（ステップＳＴ１８）、ＮＯであれば、ステップＳＴ１
４に戻り上記の動作を繰り返し、ＹＥＳであれば、全て
の入力パターンを入力したかを判断する（ステップＳＴ
１９）。このステップＳＴ１９の判断結果がＹＥＳであ
れば、故障検出判断部８は故障生成しない場合の論理シ
ミュレーション結果と故障生成した場合の論理シミュレ
ーション結果とを比較判断して故障判断を行い（ステッ
プＳＴ２０）、両者の信号値が異なる場合は前記入力パ
ターン信号によって検出可能な故障であるとし、両者の
信号値が全く等しい場合は検出不可能な故障であるとし
てメッセージを出力する。
【００４２】そして、全ての故障を生成したかを判断し
（ステップＳＴ２１）、ＹＥＳであれば動作を終了し、
ＮＯであれば、故障生成部２は前記回路接続データを構
成するＭＯＳトランジスタの入出力端子に対して一つず
つ１縮退故障及び０縮退故障を生成して（ステップＳＴ
２２）、その度に前記論理シミュレーションを実施する
が、故障生成の際に前記回路接続データから「Ｓｅｌｅ
ｃｔｏｒ回路」、「Ｍｕｌｔｉｐｌｅｘｅｒ回路」及び
「同期式Ｌａｔｃｈ回路」をその接続関係から検出し、
これらの回路内に存在する予め決定している疑似エラー
発生箇所（図５のインバータ素子１３の出力端、ＰＭＯ
Ｓトランジスタ１４のゲート端子、ＮＭＯＳトランジス
タ１７のゲート端子）に対しては、前記したように縮退
故障を生成しないようにマスクデータ付与部１８によっ
てマスクする。
【００４３】以上のように、この実施の形態２によれ
ば、付与された回路接続データ上の疑似エラー発生箇所
にマスクデータを付与して、故障を発生させないように
構成したので、疑似エラーがなくなり、故障生成しない
場合の論理シミュレーション結果と故障生成した場合の
論理シミュレーション結果とを同じにすることができ
る。
【００４４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ＭＯＳトランジスタ出力信号強度決定手段によ
り、イベント発生ＭＯＳトランジスタの導電形式と制御
端子より得られる制御信号値及び入力端子より得られる
入力信号値を抽出し、このイベント発生ＭＯＳトランジ
スタがオンする際の出力信号強度を決定するように構成
したので、スイッチレベル（ＭＯＳトランジスタ）で構
成されたフルカスタム設計データに対する故障シミュレ
ーションにおいて、従来多発していた疑似エラーがなく
なり、故障シミュレーション結果の信頼性が向上する効
果がある。
【００４５】請求項２記載の発明によれば、検証すべき
回路は、ソース端子、ゲート端子に印加される信号値が
論理値「１」である場合、ドレイン端子上に伝搬する出
力信号値をシュレッショルドレベルの信号値つまり論理
要素「１ｔｈ」としたＮＭＯＳトランジスタ及びソース
端子、ゲート端子に印加される信号値が論理値「０」で
ある場合、ドレイン端子上に伝搬する出力信号値をシュ
レッショルドレベルの信号値つまり論理要素「０ｔｈ」
としたＰＭＯＳトランジスタを用いて構成したので、イ
ベント発生ＭＯＳトランジスタがオンする際の出力信号
強度の決定が容易であり、疑似エラーの発生がなくな
り、故障シミュレーション結果の信頼性が向上する効果
がある。
【００４６】請求項３記載の発明によれば、疑似エラー
の発生する回路部分を除いて、付与された検証すべき回
路に１縮退故障及び０縮退故障を生成させるように構成
したので、疑似エラーがなくなり、故障シミュレーショ
ン結果の信頼性が向上する効果がある。
【００４７】請求項４記載の発明によれば、検証すべき
回路の疑似エラーの発生する回路部分に故障を生成しな
いように、マスクデータ付与手段によりマスクデータを
付与するように構成したので、スイッチレベル（ＭＯＳ
トランジスタ）で構成されたフルカスタム設計データに
対する故障シミュレーションにおいて、従来多発してい
た疑似エラーを確実になくすことができ、故障シミュレ
ーション結果の信頼性が向上する効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による故障シミュレ
ーション装置の構成を示すブロック図である。
【図２】 ＮＭＯＳトランジスタおよびＰＭＯＳトラン
ジスタの入力電圧Ｖinに対するオン抵抗ＲONの抵抗特性
曲線図である。
【図３】 実施の形態１の回路に適用するＮＭＯＳトラ
ンジスタの論理動作を表す真理値表を示す図である。
【図４】 実施の形態１の回路に適用するＰＭＯＳトラ
ンジスタの論理動作を表す真理値表を示す図である。
【図５】 検証対象となる論理回路例の一部分を表す回
路モデル図である。
【図６】 実施の形態１による回路モデルに対する故障
シミュレーション結果を示す図である。
【図７】 図１に示す故障シミュレーション装置の処理
動作を説明するフロー図である。
【図８】 この発明の実施の形態２による故障シミュレ
ーション装置の構成を示すブロック図である。
【図９】 図８に示す故障シミュレーション装置の処理
動作を説明するフロー図である。
【図１０】 従来装置の構成を示すブロック図である。
【図１１】 従来装置に適用されているＮＭＯＳトラン
ジスタの論理動作を表す真理値表を示す図である。
【図１２】 従来装置に適用されているＰＭＯＳトラン
ジスタの論理動作を表す真理値表を示す図である。
【図１３】 従来の故障シミュレーション装置による故
障シミュレーション結果を示す図である。
【符号の説明】
１ 回路接続データ付与部（回路接続データ付与手
段）、２ 故障生成部（故障生成手段）、３ 入力パタ
ーン信号付与部（入力パターン信号付与手段）、４イベ
ント発生部（イベント発生手段）、５ ＭＯＳトランジ
スタ入力信号抽出部（ＭＯＳトランジスタ入力信号抽出
手段）、６ ＭＯＳトランジスタ出力信号強度決定部
（ＭＯＳトランジスタ出力信号強度決定手段）、７ 配
線信号値決定部（配線信号値決定手段）、１８ マスク
データ付与部（マスクデータ付与手段）、６０ ＭＯＳ
トランジスタ出力信号決定部（ＭＯＳトランジスタ出力
信号決定手段）。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳトランジスタを用いた回路動作を
    検証する故障シミュレーション装置において、 検証すべき回路の回路接続関係を規定した回路接続デー
    タを付与する回路接続データ付与手段と、 前記回路接続データ上における各素子の入出力に縮退故
    障を発生させる故障生成手段と、 回路入力部にテストパターンを印加する入力パターン信
    号付与手段と、 前記テストパターンに基づき、前記回路接続データ上に
    おける各素子の入出力にイベントを発生させるイベント
    発生手段と、 前記イベントに基づき、入力端子及び制御端子にイベン
    トが発生したＭＯＳトランジスタを抽出し、該ＭＯＳト
    ランジスタをイベント発生ＭＯＳトランジスタとして出
    力するＭＯＳトランジスタ入力信号抽出手段と、 前記イベント発生ＭＯＳトランジスタの導電形式と制御
    端子より得られる制御信号値及び入力端子より得られる
    入力信号値を抽出し、前記イベント発生ＭＯＳトランジ
    スタがオンする際の出力信号強度を決定するＭＯＳトラ
    ンジスタ出力信号強度決定手段と、 前記イベント発生ＭＯＳトランジスタの出力端子に接続
    されている出力配線を抽出し、この出力配線が信号競合
    状態にあり、前記ＭＯＳトランジスタの出力信号と前記
    出力配線に付与する他の信号との信号強度比較を行う
    際、前記ＭＯＳトランジスタ出力信号強度決定手段の出
    力信号強度に基づき比較を行い、前記ＭＯＳトランジス
    タ出力配線の信号値を決定する配線信号値決定手段と、 を備えた故障シミュレーション装置。
  2. 【請求項２】 検証すべき回路は、ソース端子、ゲート
    端子に印加される信号値が論理値「１」である場合、ド
    レイン端子上に伝搬する出力信号値をシュレッショルド
    レベルの信号値「１ｔｈ」を論理要素とした真理値表の
    ＮＭＯＳトランジスタ及びソース端子、ゲート端子に印
    加される信号値が論理値「０」である場合、ドレイン端
    子上に伝搬する出力信号値をシュレッショルドレベルの
    信号値「０ｔｈ」を論理要素とした真理値表のＰＭＯＳ
    トランジスタを用いて構成したことを特徴とする請求項
    １記載の故障シミュレーション装置。
  3. 【請求項３】 ＭＯＳトランジスタを用いた回路動作を
    検証する故障シミュレーション装置において、 論理回路の回路接続関係を規定した回路接続データを付
    与する回路接続データ付与手段と、 前記回路接続データ上の疑似エラーの発生する回路部分
    を除いた箇所にのみ縮退故障を発生させる故障生成手段
    と、 前記論理回路の入力部にテストパターンを印加する入力
    パターン信号付与手段と、 前記テストパターンに基づき、前記回路接続データ上に
    おける各ＭＯＳトランジスタの入出力にイベントを発生
    させるイベント発生手段と、 前記イベントに基づき、入力端子または制御端子にイベ
    ントが発生したＭＯＳトランジスタを抽出し、該ＭＯＳ
    トランジスタをイベント発生ＭＯＳトランジスタとして
    出力するＭＯＳトランジスタ入力信号抽出手段と、 前記イベント発生ＭＯＳトランジスタの真理値表及び該
    イベント発生ＭＯＳトランジスタの入力端子より得られ
    る入力信号値を抽出し、前記イベント発生ＭＯＳトラン
    ジスタの出力信号を決定するＭＯＳトランジスタ出力信
    号決定手段と、 前記イベント発生ＭＯＳトランジスタの出力端子に接続
    されている出力配線を抽出し、この出力配線が信号競合
    状態にあり、前記ＭＯＳトランジスタの出力信号と前記
    出力配線に信号付与する他の信号との信号強度比較を行
    う際、前記ＭＯＳトランジスタ出力信号決定手段の出力
    信号強度に基づき比較を行い、前記ＭＯＳトランジスタ
    出力配線の信号値を決定する配線信号値決定手段と、 を備えた故障シミュレーション装置。
  4. 【請求項４】 回路接続データ上の疑似エラーの発生す
    る回路部分に縮退故障を発生させないように、故障生成
    部にマスクデータを付与するマスクデータ付与手段を備
    えたことを特徴とする請求項３記載の故障シミュレーシ
    ョン装置。
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