JPH10162571A

JPH10162571A - 半導体装置

Info

Publication number: JPH10162571A
Application number: JP8317866A
Authority: JP
Inventors: Masanori Isoda; 正典礒田; Takeshi Sakata; 健阪田; Katsutaka Kimura; 勝高木村
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1996-11-28
Filing date: 1996-11-28
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】メモリセルのキャパシタに十分な書き込み電
位を印加するためにワード線電位を高くすると、ゲート
酸化膜の耐圧を保障できない。【解決手段】マトリクス状のビット線対とワード線の
交点に配置されたメモリセルの記憶情報の読み取りおよ
び書き込みを行なう半導体装置であって、ワード線の電
位を高電位、中間電位、低電位に時系列に切り替えて設
定するワード線電位制御手段（ＷＶＣ）と、ワード線電
位制御手段によるワード線の高電位設定時に、高電位の
記憶情報のメモリセルへの書き込みを行い、ワード線電
位制御手段によるワード線の中間電位設定時に、低電位
の記憶情報のメモリセルへの書き込みを行う書き込み制
御手段（ＷＲＣ）とを設けたことを特徴とする半導体装
置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルをＭＯ
Ｓトランジスタとキャパシタで構成した半導体記憶回路
を有する半導体装置に係り、特に、信頼性を損なうこと
なく高集積化が可能な半導体装置に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ(Dynamic Random Access Memor
y)のメモリセルは、一個のＭＯＳトランジスタと一個の
キャパシタで構成されている。そして、メモリセルへの
記憶情報の書き込みは、ビット線に印加された高電位ま
たは低電位を、ＭＯＳトランジスタを介してキャパシタ
に蓄積して保持することにより行われる。このキャパシ
タに蓄積する電荷量は、書き込み時に立ち上げるワ−ド
線の電位の低下により減少する。

【０００３】そこで、ワ−ド線の電位は、書き込み情報
である高電位よりも、さらにしきい値電圧分以上に電位
を上げている。このような技術に関しては、「ＩＥＥＥ
ＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣ
ＩＲＣＵＩＴＳ，ＶＯＬ．２６，ＮＯ．４，ＡＰＲＩ
Ｌ１９９１」などに開示されている。しかし、この技
術においては、メモリセルに書き込む電位が高電位の場
合には、ワ−ド線電位との電位差が小さいので、書き込
み電位が低下するおそれがある。このようにワ−ド線電
位が低下すると書き込み電位が不十分となり、読み出し
動作時のメモリセル信号が減少し、半導体装置の誤動作
を招く。このような問題を回避するためには、ワード線
電位を高くする必要がある。

【０００４】一方、高集積化に適するＤＲＡＭは、微細
化技術の進歩により、さらに大容量化が進んでいる。こ
の微細化技術と共にゲ−ト酸化膜は薄くなり、膜の耐圧
が低下している。特に、メモリセルに書き込む電位が低
電位の場合は、ワ−ド線の高電位との電位差が大きく、
ワ−ド線の高電位を高くすると、ＭＯＳトランジスタの
ゲ−トとソ−スまたはドレインとの間の電界が大きくな
り、ゲ−ト酸化膜を破壊または劣化させるおそれがあ
る。

【０００５】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、メモリセルのキャパシタに十分
な書き込み電位を印加するためにワ−ド線電位を高くす
ると、ゲ−ト酸化膜の耐圧を保障できない点である。本
発明の目的は、これら従来技術の課題を解決し、誤動作
と故障のない高信頼な高集積化が可能な半導体装置を提
供することである。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、（１）マトリクス状に配置
された複数のビット線Ｂｔ，Ｂｂ対と複数のワ−ド線Ｗ
０〜Ｗｎ、このワ−ド線Ｗ０〜Ｗｎとビット線Ｂｔ，Ｂ
ｂの交点に配置され、電荷転送用のＭＯＳトランジスタ
Ｎ０〜Ｎｎと情報記憶用のキャパシタＣ０〜Ｃｎからな
るメモリセルＭ０〜Ｍｎ、ビット線Ｂｔ，Ｂｂ対間に接
続されたセンスアンプＳｔ，Ｓｂを少なくとも有し、メ
モリセルＭ０〜Ｍｎの記憶情報の読み取りおよび書き込
みを行なう半導体装置であって、ワ−ド線Ｗ０〜Ｗｎの
電位を高電位Ｖｃｈ、中間電位Ｖｃ、低電位Ｖｓｓに時
系列に出力するワード線電位制御回路ＷＶＣと、このワ
ード線電位制御回路ＷＶＣによりワ−ド線Ｗ０〜Ｗｎが
高電位Ｖｃｈに設定されている時に高電位の記憶情報
を、中間電位Ｖｃ時に低電位を、メモリセルＭ０〜Ｍｎ
へ書き込む書き込み制御回路ＷＲＣとを設け、書き込む
情報に応じてワ−ド線の電位を変えることにより、書き
込む情報に応じてワ−ド線の電位を十分に高くでき、メ
モリセルのキャパシタに印加する書き込み電位の低下を
回避でき、また、メモリセルのＭＯＳトランジスタのゲ
−トとソ−スまたはドレインとの電界は従来に比べて小
さくでき、ゲ−ト酸化膜の破壊や劣化を抑止することが
できることを特徴とする。また、（２）上記（１）に記
載の半導体装置において、センスアンプＳｔ，Ｓｂは、
メモリセルＭ０〜Ｍｎから出力された高電位のメモリセ
ル信号を増幅する第１のセンスアンプ（センスアンプＳ
Ｐ）と、メモリセルＭ０〜Ｍｎから出力された低電位の
メモリセル信号を増幅する第２のセンスアンプ（センス
アンプＳＮ）からなり、書き込み制御回路ＷＲＣは、セ
ンスアンプＳＰ，ＳＮを駆動制御し、ワード線電位制御
回路ＷＶＣによるワ−ド線の高電位設定中に、センスア
ンプＳＰによるメモリセル信号の増幅動作を完了させ、
ワード線電位制御回路ＷＶＣによるワ−ド線の中間電位
設定中に、センスアンプＳＮによるメモリセル信号の増
幅動作を完了させることを特徴とする。また、（３）上
記（１）もしくは（２）のいずれかに記載の半導体装置
において、ワード線電位制御回路ＷＶＣは、行アドレス
ストローブ信号（／ＲＡＳ、尚、「／」はローアクティ
ブを意味する）の立上りと立下がりを検知する／ＲＡＳ
検知手段（タイミング回路ＴＣ）と、このタイミング回
路ＴＣの検知結果に基づき、ワード線を高電位電源（Ｖ
ｃｈ）もしくは中間電位電源（Ｖｃ）のいずれかに切り
替えて接続する電位切替手段（スイッチング回路ＳＷ）
とを少なくとも有することを特徴とする。また、（４）
上記（３）に記載の半導体装置において、書き込み制御
回路ＷＲＣは、スイッチング回路ＳＷによるワード線の
接続先の切替動作を検知する切替検知手段（インバータ
Ｉ２およびＮＡＮＤゲートＮＡＮ）を少なくとも有し、
このインバータＩ２およびＮＡＮＤゲートＮＡＮによる
検知結果に対応して、少なくとも低電位の記憶情報のメ
モリセルへの書き込み制御を行なうことを特徴とする。
また（５）上記（１）もしくは（２）のいずれかに記載
の半導体装置において、ワード線電位制御回路ＷＶＣ
は、予め生成された信号Ｒの伝達を所定時間遅延させる
遅延回路ＤＣ０と、直接入力した予め生成された信号Ｒ
および遅延回路ＤＣ０を介して入力した信号ＲのＮＡＮ
Ｄ演算を行うＮＡＮＤゲートＮＴ１と、このＮＡＮＤゲ
ートＮＴ１の出力に基づき、ワード線を高電位電源もし
くは中間電位電源のいずれかに切り替えて接続する電位
切替手段（スイッチング回路ＳＣ，ワードドライバＷＤ
Ｃ）とを少なくとも具備し、ワード線を、高電位電源に
接続した後、遅延回路ＤＣ０による所定の時間経過後
に、中間電位電源に切り替えて接続することを特徴とす
る。また、（６）上記（１）から（５）のいずれかに記
載の半導体装置において、半導体装置の外部からの情報
の入力時、高電位ＶＨと中間電位Ｖｐを生成し、外部か
らの情報が高電位であれば、この情報を記憶させるメモ
リセルが接続されたビット線に高電位ＶＨを、対のビッ
ト線に中間電位Ｖｐを出力し、外部からの情報が低電位
であれば、この情報を記憶させるメモリセルが接続され
たビット線に中間電位Ｖｐを、対のビット線に高電位Ｖ
Ｈを出力する外部情報書き込み手段（書き込み回路Ｗ
Ｃ）を設け、半導体装置の外部から低電位の情報が入力
されれば、ワード線電位制御回路ＷＶＣによるメモリセ
ルが接続されたワード線の中間電位設定時に、センスア
ンプＳＮを起動して中間電位Ｖｐを低電位に増幅させて
メモリセルＭ０に印加することを特徴とする。また、
（７）上記（１）から（６）のいずれかに記載の半導体
装置において、半導体装置の外部への情報の出力時にお
けるワ−ド線の高電位を維持する期間を、半導体装置の
外部からの情報の入力時におけるワ−ド線の高電位を維
持する期間よりも短く設定する電位維持時間制御手段
（電位維持時間制御回路ＯＳ、あるいは、スイッチ素子
ＳＴ，ＳＢとスイッチ制御回路ＢＴ）を設けることを特
徴とする。また、（８）上記（７）に記載の半導体装置
において、電位維持時間制御手段（電位維持時間制御回
路ＯＳ）は、ライトイネーブル信号（／ＷＥ）を検知す
る／ＷＥ検知手段（インバータＩＷ１，ＩＷ２）と、こ
の／ＷＥ検知手段によるライトイネーブル信号の検知結
果が読み出し動作指示であれば、ワ−ド線の高電位から
中間電位への切り替えタイミングを早くさせるタイミン
グ制御手段（スイッチＳＷ２、スイッチＳＷ１と遅延回
路ＤＣ１）とを具備することを特徴とする。また、
（９）上記（７）に記載の半導体装置において、電位維
持時間制御手段は、ビット線対のそれぞれでメモリセル
とセンスアンプ間を接続制御するスイッチング手段（ス
イッチ素子ＳＴ，ＳＢ）と、半導体装置の外部への情報
の出力時、センスアンプＳＰによる高電位の増幅が終了
した時点で、スイッチ素子ＳＴ，ＳＢを非導通にするス
イッチ制御回路ＢＴとを少なくとも具備し、このスイッ
チ制御回路ＢＴによりメモリセルおよびセンスアンプ間
の接続を切り離した後、センスアンプＳＮによる低電位
の増幅を行い、半導体装置の外部へ情報を出力すること
を特徴とする。

【０００７】

【発明の実施の形態】以下、本発明の実施例を、図面に
より詳細に説明する。図１は、本発明の半導体装置の本
発明に係る構成の第１の実施例を示す回路図である。図
１において、Ｂｔ，Ｂｂはビット線、Ｗ０〜Ｗｎはワー
ド線、Ｍ０〜Ｍｎはメモリセルをそれぞれ示している。
また、ＰＣはプリチャージ回路、ＳＰはビット線Ｂｔ，
Ｂｂ対を高電位に増幅する本発明の第１のセンスアンプ
としてのセンスアンプ、ＳＮはビット線Ｂｔ，Ｂｂ対を
低電位に増幅する本発明の第２のセンスアンプとしての
センスアンプ、Ｓｔ，Ｓｂは列選択信号（ＹＳ０〜ＹＳ
ｎ）により選択されるトランスファＭＯＳトランジスタ
（トランスファゲート）であり、これらの回路群をアレ
ーＡ０〜Ａｎとしている。また、ＷＶＣは本発明に係る
ワード線電位制御回路、ＷＲＣは本発明に係る書き込み
制御回路である。

【０００８】センスアンプＳＰは、コモンソース線ＣＰ
を介してＰＭＯＳトランジスタＰＳに接続され、ＰＭＯ
ＳトランジスタＰＳのゲートはインバータＩＰの出力に
接続されている。同様にセンスアンプＳＮは、コモンソ
ース線ＣＮを介してＮＭＯＳトランジスタＮＳに接続さ
れ、ＮＭＯＳトランジスタＮＳのゲートはインバータＩ
Ｎを介してＮＡＮＤゲートＮＡＮの出力に接続されてい
る。ビット線Ｂｔ，Ｂｂは、トランスファＭＯＳトラン
ジスタＳｔ，Ｓｂを介して入出力線（以下、ＩＯ線と称
する）ＩＯｔ，ＩＯｂに接続され、ＩＯ線ＩＯｔ，ＩＯ
ｂはメインアンプＭＡと書き込み回路ＷＣに接続されて
いる。

【０００９】メインアンプＭＡは、メモリセルの記憶情
報を半導体装置外部へ出力し、書き込み回路ＷＣは、半
導体装置外部の情報をメモリセルに書き込む。メモリセ
ルのプレート線ＰＬはプレート電圧を供給するプレート
電圧源ＶＰＬに接続されている。トランスファＭＯＳト
ランジスタＳｔ，Ｓｂのゲートは、図示していない列選
択デコーダの出力を伝播する列選択線ＹＳ０〜ＹＳｎに
接続されている。また、ワード線Ｗ０〜Ｗｎは、ワード
ドライバＷＤの出力に接続され、ワードドライバＷＤの
入力は行デコーダＸＤの出力に接続されている。ワード
ドライバＷＤは、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタによるインバータであり、ＰＭＯＳトランジス
タのソースにワード線駆動信号Ｆｗが入力されている。
行デコーダＸＤの入力として、アドレスａｘ０〜ａｘｎ
の内の二つの信号が選択的に入力される。

【００１０】以下、ワード線Ｗ０が選択されたと仮定し
て、回路の動作を説明する。尚、ワードドライバＷＤと
出力回路Ｉｗは、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタで構成するインバータであり、ＰＭＯＳトラン
ジスタのソースをそれぞれ制御している。まず、ワード
線Ｗ０を選択するために、行デコーダＸＤの入力信号で
あるアドレスａｘ０，ａｘ１をＨｉｇｈレベルにする。
これにより、ワードドライバＷＤの入力はＬｏｗレベル
になり、ＰＭＯＳトランジスタを活性状態にする。つま
り、ワード線Ｗ０とワード線駆動信号Ｆｗを伝播する接
続線がつながり、ワード線Ｗ０にはワード線駆動信号Ｆ
ｗが伝播される。

【００１１】このワード線駆動信号Ｆｗは、本発明に係
るワード線電位制御手段ＷＶＣにより、次のようにして
生成される。まず、本発明の／ＲＡＳ検知手段としての
タイミング回路ＴＣに、半導体装置の外部から行アドレ
スストローブ信号（／ＲＡＳ）が入力されると、タイミ
ング回路ＴＣは、この信号（／ＲＡＳ）の立ち下がり時
期と立上り時期を検出し、出力信号を波形整形して、本
発明の電位切替手段としてのスイッチング回路ＳＷに出
力する。尚、「／ＲＡＳ」等における「／」はローアク
ティブを示す。

【００１２】スイッチング回路ＳＷは、タイミング回路
ＴＣからの信号（／ＲＡＳ）が立ち下がると、ノードＮ
２をＬｏｗレベルに、またノードＮ１をＨｉｇｈレベル
にする。これにより、ＰＭＯＳトランジスタＰｈｈを導
通、ＰＭＯＳトランジスタＰｃｃを非導通にする。逆に
信号／ＲＡＳが立ち上がるとＰＭＯＳトランジスタＰｈ
ｈを非導通に、ＰＭＯＳトランジスタＰｃｃを導通にす
る。尚、本実施例では、タイミング回路ＴＣの入力信号
を／ＲＡＳにしているが他の行系の制御信号を用いても
良い。

【００１３】一方、ワード線駆動信号Ｆｗを選択するた
めに、ＮＡＮＤゲートＮＡの入力アドレス信号ａ０，ａ
１を共にＨｉｇｈレベルとし、ＮＡＮＤゲートＮＡの出
力をＬｏｗレベルにする。ラッチ回路ＬＣは、このＮＡ
ＮＤゲートＮＡの出力をラッチする回路であり、出力回
路Ｉｗの入力に、ＮＡＮＤゲートＮＡの出力を伝播す
る。それにより、出力回路ＩｗのＰＭＯＳトランジスタ
は活性状態になる。ここでは、行アドレスストローブ信
号／ＲＡＳは事前に立ち下がっており、ワード線駆動信
号Ｆｗは高電位Ｖｃｈになり、選択したワード線Ｗ０の
電位も高電位Ｖｃｈになる。そのため、ワード線Ｗ０に
接続されたメモリセルＭ０の電荷転送用のＭＯＳトラン
ジスタＮ０は活性状態になる。

【００１４】また、アレーＡ０〜Ａｎのビット線Ｂｔ，
Ｂｂ対は、ワード線Ｗ０が高電位Ｖｃｈになる前に、プ
リチャージ回路ＰＣによりプリチャージレベルＶｐに充
電されている。そして、ワード線Ｗ０の電位が高電位Ｖ
ｃｈになると、ビット線ＢｔにはメモリセルＭ０の記憶
情報（メモリセル信号）が出力される。ここで、書き込
み制御回路ＷＲＣの信号ＦＳがＨｉｇｈレベルになる
と、ＰＭＯＳトランジスタＰＳが活性状態になり、セン
スアンプＳＰが駆動される。メモリセルに書き込む電位
が高電位の場合をデータ「１」とし、メモリセルに書き
込む電位が低電位の場合をデータ「０」とすると、メモ
リセルの記憶情報が「１」の場合、センスアンプＳＰに
よりビット線Ｂｔは高電位に増幅され、対となるビット
線ＢｂはプリチャージレベルＶｐに保持される。

【００１５】また、メモリセルの記憶情報が「０」の場
合、センスアンプＳＰによりビット線Ｂｔは、プリチャ
ージレベルＶｐからメモリセル信号分だけ低下した電位
に保持され、対となるビット線Ｂｂは高電位に増幅され
る。このようにビット線Ｂｂを高電位に増幅した時、コ
モンソースＣＮのプリチャージレベルＶｐが電位を上げ
ようとするが、ＮＭＯＳトランジスタＤＮが導通常態に
あるためプリチャージレベルＶｐを保つ。このようにし
てメモリセルに記憶された情報を読み出す場合、通常、
列選択信号ＹＳ０〜ＹＳｎの内のどれか一つがＨｉｇｈ
レベルになり、選択されたビット線対Ｂｔ，Ｂｂの信号
がＩＯ線に出力され、メインアンプＭＡを介して半導体
装置外部に出力される。また、ページモードの場合は、
列選択信号ＹＳ０〜ＹＳｎを順次選択し、ビット線対Ｂ
ｔ，Ｂｂの信号をＩＯ線に順次出力する。

【００１６】次に、行アドレスストローブ信号／ＲＡＳ
は、列選択の終了に合わせてＨｉｇｈレベルに立ち上が
る。このようにして、信号（／ＲＡＳ）がＨｉｇｈレベ
ルになると、タイミング回路ＴＣ及びスイッチング回路
ＳＷを介して、ノードＮ２をＨｉｇｈレベルにしてノー
ドＮ１をＬｏｗレベルにする。その結果、ワード線駆動
信号Ｆｗは中間電位Ｖｃになり、ワード線Ｗ０も中間電
位Ｖｃになる。ここで、ノードＮ１がＬｏｗレベルにな
ると、書き込み制御回路ＷＲＣのインバータＩ２の出力
がＨｉｇｈレベルとなり、ＮＡＮＤゲートＮＡＮの出力
がＬｏｗレベルになる。これにより、コモンソース線Ｃ
ＮをプリチャージレベルＶｐに保持していたＮＭＯＳト
ランジスタＤＮは非導通になり、ＮＭＯＳトランジスタ
ＮＳが活性化する。

【００１７】コモンソース線ＣＮが低電位ＶＬに低下す
るのを受けてセンスアンプＳＮは駆動し、ビット線対Ｂ
ｔ，Ｂｂの信号差を低電位に増幅する。その後、アドレ
ス信号ａ０，ａ１はＨｉｇｈレベルになり、ワード線駆
動信号Ｆｗを接地レベルにしてワード線Ｗ０も接地レベ
ルになる。尚、本実施例ではワード線の低電位を接地レ
ベルにしているが、特にこれに限らなくても良い。ま
た、センスアンプＳＮが増幅した低電位はワード線の低
電位と同じでも良く、それ以外でも良い。

【００１８】書き込み動作では、半導体装置外部からの
情報をメモリセルに書き込む書き込み回路ＷＣは、高電
位と中間電位を出力する。以下、ワード線Ｗ０が選択さ
れたものとして説明する。ワード線Ｗ０が高電位Ｖｃｈ
の時に、書き込み回路ＷＣの出力電位のどちらか一方を
メモリセルのキャパシタに印加し、他方の出力電位を対
をなすビット線の他方に印加する。書き込む情報が高電
位の場合は、前記動作によりメモリセルのキャパシタに
電位を印加できる。しかし、書き込む情報が低電位の場
合は、書き込み回路ＷＣにより例えばビット線Ｂｔを介
してメモリセルＭ０に一旦は中間電位を書き込み、対を
なすビット線Ｂｂに高電位を印加する。そして、ワード
線Ｗ０が中間電位Ｖｃになった時点でセンスアンプＳＮ
の低電位増幅を行い、メモリセルＭ０のキャパシタＣ０
に低電位を書き込む。

【００１９】このように、本実施例の半導体装置では、
ワード線電位を時系列に高電位Ｖｃｈ、中間電位Ｖｃ、
低電位Ｖｓｓに切り替え、メモリセルＭ０〜Ｍｎに書き
込む記憶情報が高電位の場合はワード線が高電位Ｖｃｈ
の時にメモリセルＭ０〜ＭｎのキャパシタＣ０〜Ｃｎに
印加し、メモリセルＭ０〜Ｍｎに書き込む記憶情報が低
電位の場合はワード線が中間電位Ｖｃの時にメモリセル
Ｍ０〜ＭｎのキャパシタＣ０〜Ｃｎに印加する。これに
より、メモリセルＭ０〜Ｍｎに書き込む情報に応じてワ
ード線の電位を十分に高くできるため、メモリセルＭ０
〜ＭｎのキャパシタＣ０〜Ｃｎに印加する電位は低下し
ない。

【００２０】また、ワード線が高電位Ｖｃｈの時には書
き込み電位の低電位が印加されないので、ゲート酸化膜
にかかる電界は従来より小さい。このことにより、メモ
リセルのキャパシタに十分な書き込み電位を印加できる
と共に、ゲート酸化膜の破壊や劣化が起こりにくい半導
体装置となる。そして、この半導体装置を用いたシステ
ムの信頼性を向上させることができる。尚、メモリセル
以外にも、ワードドライバＷＤなどの回路において、ゲ
ート酸化膜に高電位Ｖｃｈが印加されるが、ゲート酸化
膜が破壊や劣化する確率は、レイアウト面積比で、メモ
リセルアレーの方が圧倒的に大きいので、メモリセルに
過大な電界が掛かることを抑制すれば半導体装置の故障
を低減できる。

【００２１】次に、図２を用いて、本例の半導体装置の
本発明に係る動作説明を行う。図２は、図１における半
導体装置の本発明に係る動作例を示す説明図である。本
例は、ページモードでの読み出し動作波形を示してお
り、再書き込み動作波形でもある。本図において、／Ｒ
ＡＳは行アドレスストローブ信号、Ｗｎはワード線の電
位、Ｂはメモリセルが接続されているビット線Ｂｔの電
位、／Ｂはビット線Ｂｔと対をなすビット線の電位、Ｙ
Ｓ０〜ＹＳｎは列選択信号をそれぞれ示している。ま
た、この動作波形は、メモリセルにデータ「１」が書き
込まれている場合を示す。

【００２２】行アドレスストローブ信号／ＲＡＳがＨｉ
ｇｈレベル期間中に、ビット線対Ｂｔ，Ｂｂはプリチャ
ージレベルＶｐにプリチャージされている。そして、信
号／ＲＡＳがＬｏｗレベルに立ち下がると、ワード線の
電位が高電位Ｖｃｈに立ち上がる。ビット線Ｂｔの電位
Ｂにはメモリセルの記憶情報（［１］）であるメモリセ
ル信号Ｖｓが出力される。このメモリセル信号Ｖｓは、
図１のセンスアンプＳＰにより、高電位ＶＨまで増幅さ
れる。

【００２３】この時、ワード線の電圧Ｗは、次の関係式
を満たせば十分な書き込み電圧をメモリセルのキャパシ
タに印加できる。Ｖｃｈ＞ＶＨ＋Ｖｔｈ・・・（Ａ）尚、Ｖｔｈは電荷転送用のＭＯＳトランジスタのしきい
値電圧である。ここで、列選択信号ＹＳ０〜ＹＳｎが選
択的に高電位に印加されると、ビット線対の電位差
（Ｂ，／Ｂ）は、図１のＩＯ線に出力され、メインアン
プＭＡを介して半導体装置の外部に記憶情報として読み
出される。ページモードでは、列選択信号ＹＳ０〜ＹＳ
ｎを順次選択することにより半導体装置外部に記憶情報
を順次読み出す。

【００２４】このような列選択が終了するとワード線Ｗ
ｎを中間電位Ｖｃに落とし、図１のセンスアンプＳＮを
駆動してビット線Ｂｂの電位／Ｂを低電位ＶＬに増幅す
る。この時、ワード線の電圧Ｗｎは、次の関係式を満た
せば十分な書き込み電圧をメモリセルのキャパシタに印
加できる。Ｖｃ＞ＶＬ＋Ｖｔｈ・・・（Ｂ）そして、書き込み電位をキャパシタに印加したままワー
ド線の電位を低電位Ｖｓｓに落とせば、記憶情報の書き
込み動作が終了する。

【００２５】尚、本実施例では、メモリセルの記憶情報
を高電位としているが、記憶情報が低電位の場合でも動
作は同様に行えば良い。また、本実施例では、ワード線
の低電位を接地電位としているが、特にこれに限らなく
ても良い。また、メモリセルの電荷転送用のＭＯＳトラ
ンジスタにＰＭＯＳトランジスタを用いても良く、ワー
ド線とビット線の電圧は反転した電圧を用いれば良い。
さらに、本実施例では折り返し型のビット線構成を用い
ているが、開放型のビット線構成を用いても良い。

【００２６】このように、本第１の実施例では、ワード
線が高電位の時には、メモリセルのビット線が低電位に
ならないので、電荷転送用のＭＯＳトランジスタのゲー
トとソースまたはドレイン間には、過大な電界がかから
ない。その結果、ゲート酸化膜の破壊や劣化が起こりに
くい。また、記憶情報に応じてワード線電位を十分に高
くしているので、キャパシタに印加する電位を低下させ
ることがない。

【００２７】図３は、本発明の半導体装置の本発明に係
る構成の第２の実施例を示す回路図である。本図におい
て、Ｂｔ，Ｂｂはビット線、Ｗ０〜Ｗｎはワード線、Ｍ
０〜Ｍｎがメモリセルであり、Ｄｉは入力データ、Ｄｏ
は出力データをそれぞれ示している。また、ＰＣはプリ
チャージ回路、ＳＰは高電位に増幅する本発明の第１の
センスアンプとしてのセンスアンプ、ＳＮは低電位に増
幅する本発明の第２のセンスアンプとしてのセンスアン
プである。

【００２８】センスアンプＳＰは、コモンソース線ＣＰ
を介してＰＭＯＳトランジスタＰＳに接続され、ＰＭＯ
ＳトランジスタＰＳのゲートはインバータＩＰの出力に
接続されている。同様にセンスアンプＳＮは、コモンソ
ース線ＣＮを介してＮＭＯＳトランジスタＮＳに接続さ
れ、ＮＭＯＳトランジスタＮＳのゲートはインバータＩ
Ｎを介してＮＡＮＤゲートＮＡＮの出力に接続されてい
る。ビット線Ｂｔ，ＢｂはトランスファＭＯＳトランジ
スタＳｔ，Ｓｂを介してＩＯ線（入出力線）ＩＯｔ，Ｉ
Ｏｂに接続され、ＩＯ線ＩＯｔ，ＩＯｂはメインアンプ
ＭＡと、本発明の外部情報書き込み手段としての書き込
み回路ＷＣに接続されている。

【００２９】メモリセルのプレート線ＰＬはプレート電
圧を供給するプレート電圧源ＶＰＬに接続されている。
トランスファＭＯＳトランジスタＳｔ，Ｓｂのゲート
は、図示していない列選択デコーダの出力を伝播する列
選択線ＹＳｎに接続されている。また、ワード線Ｗ０〜
ＷｎはサブワードドライバＳＷＤの出力に接続されてい
る。サブワードドライバＳＷＤには、行デコーダＸＤＥ
Ｃの出力信号ＭＷｔ，ＭＷｂ及びワード線駆動信号Ｆｗ
の信号線が接続されている。このワード線駆動信号Ｆｗ
は、ワードドライバＷＤＣとスイッチング回路ＳＣとタ
イミング回路ＴＣにより構成された本発明に係るワード
電位制御回路からの出力信号である。

【００３０】以下、ワード線Ｗ０が選択されたと仮定し
て、本実施例の各回路の動作を説明する。まず、ワード
線Ｗ０を選択するために、行デコーダＸＤＥＣの入力信
号アドレスａ１〜ａ３を全てＨｉｇｈレベルにする。こ
れにより、ＮＡＮＤゲートＮＡ１の出力信号ＭＷｂはＬ
ｏｗレベル、インバータＩ１の出力信号ＭＷｔはＨｉｇ
ｈレベルになる。これらの出力信号ＭＷｂ，ＭＷｔを受
けて、サブワードドライバＳＷＤを構成するＰＭＯＳト
ランジスタＰＷとＮＭＯＳトランジスタＮＷｔは活性化
され導通常態になり、ＮＭＯＳトランジスタＮＷｂは非
導通状態となる。つまり、ワード線Ｗ０はワードドライ
バＷＤＣの出力と接続され、ワード線駆動信号Ｆｗを伝
播する。

【００３１】次に、ワード線駆動信号Ｆｗは次のように
出力される。タイミング回路ＴＣを制御する信号Ｒは行
アドレスストローブ信号／ＲＡＳから生成した信号であ
り、プリチャージ時にはＬｏｗレベルで入力される。ま
た、アドレス信号ａｘ１，ａｘ２はＬｏｗレベルが入力
されている。さらに、プリチャージ信号ＸｐもＬｏｗレ
ベルが入力されている。そのため、ＮＭＯＳトランジス
タＮＷ０は導通、ＰＭＯＳトランジスタＰＷ０は非導通
であり、ワード線駆動信号ＦｗもＬｏｗレベルである。
従って、ワード線Ｗ０は低電位である。ここで、アドレ
ス信号ａｘ１，ａｘ２をＨｉｇｈレベルにすると、ノー
ドａはＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＷ
０は非導通、ＰＭＯＳトランジスタＰＷ０は導通とな
る。

【００３２】この時、ＰＭＯＳトランジスタＰｈｈが導
通状態であるため、ワード線駆動信号Ｆｗは高電位Ｖｃ
ｈを出力する。従って、ワード線Ｗ０は高電位Ｖｃｈと
なる。このようにしてワード線の電位が高くなると、メ
モリセルの記憶情報としてビット線Ｂｔにはメモリセル
信号が出力される。ここで、信号ＦＰをＨｉｇｈレベル
にすれば、センスアンプＳＰが活性化され、センスアン
プＳＰはビット線Ｂｔ，Ｂｂ対間の信号差を高電位に増
幅する。尚、信号ＦＰと同時に信号ＦＮもＨｉｇｈレベ
ルにするが、ノードＮ１が高電位であるために、ＮＡＮ
ＤゲートＮＡＮの出力がＨｉｇｈレベルになり、センス
アンプＳＮは非活性状態となっている。

【００３３】このようにワード線が高電位Ｖｃｈを維持
している期間は、ＮＡＮＤゲートＮＴ１の二つの入力の
少なくともどちらか一方がＬｏｗレベルである期間とな
る。そこで、信号ＲをＨｉｇｈレベルにすると、ＮＡＮ
ＤゲートＮＴ１の入力の一方はＨｉｇｈレベルになり、
他方は、本発明に係る遅延回路ＤＣ０の遅延時間（ｔｄ
０）後にＬｏｗからＨｉｇｈレベルになる。これらの入
力信号を受けて本発明に係るＮＡＮＤゲートＮＴ１の出
力はＬｏｗレベルに切り替わり、本発明の電位切替手段
を一部構成するスイッチング回路ＳＣのインバータＩＳ
０とＩＳ１の出力も切り替わる。

【００３４】これらの信号が切り替わることにより、ス
イッチング回路ＳＣと共に本発明の電位切替手段を構成
するワードドライバＷＤＣにおけるノードＮ２はＬｏｗ
からＨｉｇｈレベルになり、ＰＭＯＳトランジスタＰｈ
ｈを非導通にし、ノードＮ１はＨｉｇｈからＬｏｗレベ
ルになり、ＰＭＯＳトランジスタＰｃｃを導通にする。
つまり、ワード線駆動信号Ｆｗは中間電位Ｖｃを出力
し、ワード線Ｗ０は中間電位Ｖｃとなる。

【００３５】また、このようにノードＮ１がＨｉｇｈか
らＬｏｗレベルになると、インバータＩ２を介してＮＡ
ＮＤゲートＮＡＮの出力はＬｏｗレベルに切り替わり、
インバータＩＮの出力はＨｉｇｈレベルに切り替わる。
その結果、センスアンプＳＮは活性状態となり、ビット
線Ｂｔ，Ｂｂ対間の信号差を低電位に増幅する。センス
アンプＳＮが電圧増幅を完了した後、アドレスａｘ１と
ａｘ２及びプリチャージ信号ＸｐをＬｏｗレベルにすれ
ば、ワード線Ｗ０は低電位となる。尚、本実施例では、
ワード線の低電位を接地電位にしているが、特にこれに
限らなくても良い。

【００３６】次に、本実施例の書き込み動作を説明す
る。書き込み動作では、書き込み回路ＷＣが出力する書
き込み電位の高電位ＶＨと中間電位ＶＰのどちらか一方
を、ワード線が高電位Ｖｃｈの時にメモリセルのキャパ
シタに印加し、他方の書き込み電位を対をなすビット線
の他方に印加する。書き込む電位が高電位の時は、前記
動作によりメモリセルのキャパシタに書き込み電位を印
加できる。しかし、書き込む電位が低電位の時は、メモ
リセルのキャパシタに一旦中間電位ＶＰを印加し、ワー
ド線の電位を中間電位にしてからセンスアンプＳＮの低
電位増幅を用いてキャパシタに印加する。この後、ワー
ド線を低電位にすれば書き込み動作は終了する。

【００３７】尚、読み出し動作時には、書き込み回路Ｗ
Ｃの出力ノードはハイインピーダンスでなければならな
い。そこで、ライトイネーブル信号／ＷＥがＨｉｇｈレ
ベルの時は、ＩＯ線に信号を出力するＰＭＯＳトランジ
スタとＮＭＯＳトランジスタは非導通にする。このよう
に、本第２の実施例では、ワード線電位を時系列に高電
位、中間電位、低電位に切り替え、メモリセルに書き込
む記憶情報が高電位の場合は、ワード線が高電位の時に
メモリセルのキャパシタに印加し、また、メモリセルに
書き込む記憶情報が低電位の場合は、ワード線が中間電
位の時にメモリセルのキャパシタに印加する。

【００３８】次に、図４を用いて本例の半導体装置の本
発明に係る動作説明を行う。図４は、図３における半導
体装置の本発明に係る動作例を示す説明図である。本例
は動作波形を示しており、図４（ａ）は、半導体装置外
部からの情報をメモリセルに書き込むための動作であ
る。また、図４（ｂ）は、メモリセルの記憶情報を読み
出すための動作であり、メモリセルの記憶情報を再書き
込みするための動作でもある。それぞれ横軸は時間、縦
軸は電圧を示している。

【００３９】本動作波形では、ワード線の電圧Ｗ、メモ
リセルが接続されているビット線の電圧Ｂ、そのビット
線と対をなすビット線の電圧／Ｂ、列デコーダが出力す
る列選択信号Ｙｓを模式的に示している。図４（ａ）に
示す書き込み動作において、メモリセルが保持している
記憶情報を高電位とし、書き込む情報を低電位として説
明する。まず、ワード線の電位が高電位Ｖｃｈに達する
までに、メモリセル信号Ｖｓがビット線の電圧Ｂに出力
される。このメモリセル信号Ｖｓは図３のセンスアンプ
ＳＰにより、高電位ＶＨまで増幅される。この時、ワー
ド線の電圧Ｗは、前述した（Ａ）式を満たせば、十分な
書き込み電圧をメモリセルのキャパシタに印加できる。

【００４０】次に、列選択信号Ｙｓが高電位に印加され
ると、ビット線対はＩＯ線ＩＯｔ，ＩＯｂを介して書き
込み回路ＷＣの出力と接続される。書き込む情報を低電
位にするため、一旦はメモリセルのキャパシタに中間電
位（ＶＰ）を印加し、対をなすビット線の他方には高電
位／Ｂ（ＶＨ）を印加する。この後、ワード線電位Ｗを
中間電位Ｖｃに落とし、図３のセンスアンプＳＮを駆動
してビット線の電位Ｂを低電位ＶＬに増幅する。この
時、ワード線の電圧Ｗは、前述した（Ｂ）式を満たせ
ば、十分な書き込み電圧をメモリセルのキャパシタに印
加できる。

【００４１】書き込み電位を保ったままワード線の電位
を低電位に落とせば、記憶情報の書き込み動作が終了す
る。尚、本実施例では、メモリセルの記憶情報を高電
位、書き込み情報を低電位としているが、記憶情報を低
電位、書き込み情報を高電位としても回路の動作は同様
に行えば良い。また、記憶情報と書き込み電位が同じで
も回路の動作は同様に行えば良い。

【００４２】このように、本第２の実施例では、ワード
線の高電位を保持する期間は遅延回路の遅延時間で決め
ているので、半導体装置外部からの入力する行アドレス
ストローブ信号／ＲＡＳなどの位相のずれが生じてもワ
ード線が高電位を保つ期間はずれない。つまり、ワード
線が高電位となっている期間が延びて、ビット線が低電
位になる期間と重ならない。このことにより、電荷転送
用のＭＯＳトランジスタのゲートとソースまたはドレイ
ン間に過大な電界がかからない。従って、ゲート酸化膜
の破壊や劣化が起こりにくい。また、記憶情報に応じて
ワード線電位を十分に高くしているため、キャパシタに
印加する電位を低下させることがない。

【００４３】図５は、本発明の半導体装置の本発明に係
る構成の第３の実施例を示す回路図である。本例は、図
３に示した実施例に、動作モードにより信号の遅延時間
を切り替える回路を追加したものであり、それ以外は図
３に示した実施例と同様である。本例における本発明に
係る電位維持時間制御回路ＯＳは、ライトイネーブル信
号／ＷＥを入力とし、本発明の／ＷＥ検知手段としての
インバータＩＷ１，ＩＷ２により、相補的な信号Ｗ，／
Ｗを発生する。また、信号Ｒは、本発明のタイミング制
御手段を構成する遅延回路ＤＣ１とスイッチＳＷ１から
なる経路、またはスイッチＳＷ２のみの経路を通ってタ
イミング回路ＴＣに入力される。スイッチＳＷ１は、ラ
イトイネーブル信号／ＷＥがＬｏｗレベル時にインバー
タＩＷ１から出力される信号Ｗにより接続され、ライト
イネーブル信号／ＷＥがＨｉｇｈレベル時に切り離され
る。また、スイッチＳＷ２は、インバータＩＷ２によ
り、スイッチＳＷ１と逆の動作を行う。

【００４４】書き込み動作時は、ライトイネーブル信号
／ＷＥはＬｏｗレベルであり、スイッチＳＷ１が閉じ、
スイッチＳＷ２が開いている。そのため、信号Ｒは、遅
延回路ＤＣ１→スイッチＳＷ１→遅延回路ＤＣ２を通る
ので、ＮＡＮＤゲートＮＴ１の入力に到達するのが遅く
なり、ワード線Ｗ０が高電位に維持される期間が長くな
る。一方、読み出し動作時は、ライトイネーブル信号／
ＷＥはＨｉｇｈレベルであり、スイッチＳＷ２が閉じて
いる。そのため、信号Ｒは、遅延回路ＤＣ２だけを通
り、ＮＡＮＤゲートＮＴ１の入力に到達する。そのため
ワード線Ｗ０は高電位に維持される期間が短く、センス
アンプＳＮが駆動する時期も読み出し動作に比べて早く
なる。この結果、列選択信号ＹＳｎをＨｉｇｈレベルに
する時期を早くでき、メモリセルの記憶情報を速く読み
出すことができる。

【００４５】次に、図６を用いて本例の半導体装置の本
発明に係る動作説明を行う。図６は、図５における半導
体装置の本発明に係る動作例を示す説明図である。本例
は動作波形を示しており、図６（ａ）は、半導体装置外
部からの情報をメモリセルに書き込むための動作を示し
ている。また、図６（ｂ）は、メモリセルの記憶情報を
読み出すための動作であり、メモリセルの記憶情報を再
書き込みするための動作でもある。それぞれ横軸は時
間、縦軸は電圧を示している。図６（ｂ）における読み
出し動作では、図６（ａ）における書き込み動作（ａ）
と比較して、ワード線Ｗを高電位Ｖｃｈに維持する期間
が短く（「ｔｄ１＋ｔｄ２」に対して「ｔｄ２」の
み）、早い時期にワード線の電位を中間電位Ｖｃにして
いる。

【００４６】図６（ａ）に示す書き込み動作では、列選
択信号Ｙｓによりビット線が選択され、書き込み回路に
より書き込み電位がメモリセルに印加されるまで、ワー
ド線の電位Ｗは高電位Ｖｃｈを維持しなければならな
い。この維持する期間は、図５における遅延回路ＤＣ１
の遅延時間ｔｄ１と遅延回路ＤＣ２の遅延時間ｔｄ２と
の和である。それに対して、図６（ｂ）に示す読み出し
動作では、メモリセルの記憶情報をできるだけ速く読み
出すために、ワード線の電位Ｗが高電位Ｖｃｈを維持す
る期間を、図５の遅延回路ＤＣ２の遅延時間ｔｄ２だけ
にしている。

【００４７】このように、本第３の実施例では、半導体
装置の動作モードに応じてワード線の高電位Ｖｃｈを維
持する期間を変え、読み出し動作時にはワード線の電位
を早い時期に中間電位Ｖｃにして、図５のセンスアンプ
ＳＮが低電位に増幅する時期を早くし、外部への記憶情
報の読み出し時期を早くする。これにより、図１、図３
における第１，第２の実施例と同様に、再書き込み電位
を低下することなく、ゲート酸化膜の破壊や劣化を抑止
することができると共に、読み出し時間を短くすること
ができる。

【００４８】図７は、本発明の半導体装置の本発明に係
る構成の第４の実施例を示す回路図である。本例の半導
体装置は、図５に示した実施例と同様に、動作モードに
より信号の遅延時間を切り替える本発明の電位維持時間
制御手段としての回路（スイッチ素子ＳＴ，ＳＢ、スイ
ッチ制御回路ＢＴ等）を追加したものである。すなわ
ち、本実施例は、複数のメモリセルＭ０〜Ｍｎを接続す
るビット線Ｂｔ，Ｂｂと、センスアンプＳＰ，ＳＮを接
続するビット線ｂｔ，ｂｂの間に、ＮＭＯＳトランジス
タからなるスイッチ素子ＳＴ，ＳＢを接続し、さらに、
これらのスイッチ素子ＳＴ，ＳＢを制御するスイッチ制
御回路ＢＴを追加し、このスイッチ制御回路ＢＴの出力
信号を受けてセンスアンプＳＮが動作するように、ＮＡ
ＮＤゲートＮＲを追加したものである。それ以外の構成
は、図３における実施例と同様である。

【００４９】このような構成により、本実施例の半導体
装置では、読み出し動作時に、スイッチ素子ＳＴ，ＳＢ
によりビット線間（ビット線Ｂｔ，Ｂｂとビット線ｂ
ｔ，ｂｂの間）を切り離し、その後、低電位に増幅する
センスアンプＳＮを駆動する。すなわち、まず、書き込
み動作においては、ライトイネーブル信号／ＷＥがＬｏ
ｗレベルであり、スイッチ制御回路ＢＴからスイッチ素
子ＳＴ，ＳＢのゲートにはＨｉｇｈレベルが印加され
る。その結果、各スイッチ素子ＳＴ，ＳＢは導通常態と
なり、ビット線対Ｂｔとｂｔ，Ｂｂとｂｂはそれぞれ接
続されており、図１，３，５に示した各実施例と同様な
動作を行う。

【００５０】これに対して、読み出し動作時において
は、ワード線が高電位になった後で、信号ＦＰがＬｏｗ
レベルになり、センスアンプＳＰがメモリセル信号を高
電位に増幅する。一方、信号ＦＰがＨｉｇｈレベルにな
ると、遅延回路ＤＣ３の遅延時間ｔｄ３を経過して、Ｎ
ＡＮＤゲートＮＴ２の入力をＨｉｇｈレベルにする。こ
のＮＡＮＤゲートＮＴ２の他の入力も、ライトイネーブ
ル信号／ＷＥがすでにＨｉｇｈレベルであることからＨ
ｉｇｈレベルであり、その出力ＦｃはＬｏｗになり、Ｎ
ＭＯＳトランジスタＳＴ，ＳＢを非導通にする。つま
り、ビット線Ｂｔとビット線ｂｔ、および、ビット線Ｂ
ｂとビット線ｂｂは切り離される。

【００５１】その後、遅延回路ＤＣ４の遅延時間を経過
してセンスアンプＳＮが駆動し、ビット線対ｂｔ，ｂｂ
の信号を低電位に増幅する。この時点で、列選択信号Ｙ
ＳｎをＨｉｇｈレベルにすることにより、ビット線対ｂ
ｔ，ｂｂの信号は、ＩＯ線（ＩＯｂ，ＩＯｔ）に読み出
され、メインアンプＭＡを介して半導体装置の外部に読
み出される。メモリセルへの低電位の再書き込みは、ワ
ード線を中間電位Ｖｃにした後、スイッチ素子ＳＴ，Ｓ
Ｂを導通状態にすれば良い。このように、本第４の実施
例では、動作モードに応じてワード線の電位を維持する
期間を変えることなく、記憶情報を早く読み出すことが
できる。

【００５２】次に、図８を用いて本例の半導体装置の本
発明に係る動作説明を行う。図８は、図７における半導
体装置の本発明に係る動作例を示す説明図である。本例
は動作波形を示しており、図８（ａ）は、半導体装置外
部からの情報をメモリセルに書き込むための動作を示し
ている。また、図８（ｂ）は、メモリセルの記憶情報を
読み出すための動作であり、メモリセルの記憶情報を再
書き込みするための動作でもある。それぞれ横軸は時
間、縦軸は電圧を示している。本例では、図８（ｂ）の
破線（ｂｂ）で示すように、読み出し動作時において
は、メモリセルが接続されている図７のビット線Ｂｔ，
Ｂｂとセンスアンプが接続されているビット線ｂｔ，ｂ
ｂの間のスイッチ素子ＳＴ，ＳＢを非導通にして、図８
（ａ）に示す書き込み動作時よりも早い時期にセンスア
ンプＳＮによる低電位の増幅を行っている。

【００５３】すなわち、図８において、信号Ｆｃは、図
７に示したスイッチ素子ＳＴ，ＳＢのゲート信号であ
り、ｂｂはセンスアンプＳＰ，ＳＮが接続されているビ
ット線の電位である。そして、図８（ｂ）に示す読み出
し動作では、ワード線Ｗを高電位Ｖｃｈにしてメモリセ
ル信号を出力し、図７のセンスアンプＳＰによりビット
線を高電位Ｂｔに増幅する。その後、信号ＦｃをＬｏｗ
レベルにして、ビット線Ｂｔとビット線ｂｔ、および、
ビット線Ｂｂとビット線ｂｂを切り離し、センスアンプ
ＳＮによる低電位の増幅（ｂｂ）を行う。これにより、
列選択信号Ｙｓによりビット線を選択する時期が早くで
きるので、記憶情報の読み出しを早くすることができ
る。

【００５４】尚、低電位の再書き込みは、ワード線を中
間電位Ｖｃにした後、信号ＦｃをＨｉｇｈレベルにすれ
ば、ビット線Ｂｔとビット線ｂｔ、および、ビット線Ｂ
ｂとビット線ｂｂは接続され、ビット線Ｂｂは低電位に
なり、メモリセルのキャパシタに低電位が印加される。
このように、本第４の実施例では、半導体装置の動作モ
ードに応じて、ワード線の電位を維持する期間を変える
ことなく、記憶情報の読み出しを早くできる。また、低
電位に増幅する時のセンスアンプの負荷が小さいため、
増幅にかかる時間を短くでき、記憶情報の読み出しを速
くできる。

【００５５】以上、図１〜図８を用いて説明したよう
に、本実施例の半導体装置では、ワ−ド線の電位を時系
列に高電位、中間電位、低電位に切り替え、メモリセル
信号を高電位に増幅する時はワ−ド線が高電位の時に増
幅を完了し、低電位に増幅する時はワ−ド線が中間電位
の時に増幅を完了するように構成する。また、半導体装
置外部からの記憶情報をメモリセルに書き込む際には、
高電位と中間電位を出力し、ワ−ド線が高電位の時にそ
の出力電位のどちらか一方をメモリセルのキャパシタに
印加し、他方の出力電位を対をなすビット線に印加す
る。そして、書き込む情報が高電位の場合は、そのまま
メモリセルのキャパシタに電位を印加するが、書き込む
情報が低電位の場合は、一旦は中間電位を書き込み、ワ
−ド線が中間電位になった時点でセンスアンプの低電位
増幅を用いてキャパシタへの印加を行なう。

【００５６】このようにすることにより、電荷転送用の
ＭＯＳトランジスタのゲ−トとソ−スまたはドレインに
かかる電界を従来よりも小さくでき、ゲ−ト酸化膜の破
壊や劣化を抑止できる。また、ワ−ド線の電位は書き込
む電位より十分に高いため、メモリセルのキャパシタに
は書き込み電位を低下させることなく十分な電位を印加
できる。従って、半導体装置の故障や誤動作を低減で
き、さらに、このような半導体装置で構成したシステム
の信頼性を向上させることができる。

【００５７】尚、本発明は、図１〜図８を用いて説明し
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。例えば、本実施
例においては、半導体記憶装置単品としての半導体装置
を例に説明したが、半導体記憶装置と中央処理装置（Ｃ
ＰＵ：Central Processing Unit）を混載させた半導体
装置においても適用可能である。この場合、半導体装置
の信頼性を向上させることができる。また、図１におい
ては、センスアンプＳＮによる低電位の書き込みを、信
号ＦＳを用いて行っているが、スイッチング回路ＳＷの
出力（ノードＮ２）に、書き込み制御回路ＷＲＣのイン
バータＩＰとＮＡＮＤ回路ＮＡＮのそれぞれの入力端
を、インバータおよび遅延回路を介して接続し、スイッ
チング回路ＳＷの出力を用いることでも良い。

【００５８】

【発明の効果】本発明によれば、メモリセルのキャパシ
タに十分な書き込み電位を印加するためにワード線電位
を高くしても、ゲート酸化膜の耐圧を保障でき、誤動作
と故障のない高信頼な半導体装置の高集積化が可能であ
る。

【図面の簡単な説明】

【図１】本発明の半導体装置の本発明に係る構成の第１
の実施例を示す回路図である。

【図２】図１における半導体装置の本発明に係る動作例
を示す説明図である。

【図３】本発明の半導体装置の本発明に係る構成の第２
の実施例を示す回路図である。

【図４】図３における半導体装置の本発明に係る動作例
を示す説明図である。

【図５】本発明の半導体装置の本発明に係る構成の第３
の実施例を示す回路図である。

【図６】図５における半導体装置の本発明に係る動作例
を示す説明図である。

【図７】本発明の半導体装置の本発明に係る構成の第４
の実施例を示す回路図である。

【図８】図７における半導体装置の本発明に係る動作例
を示す説明図である。

【符号の説明】

Ａ０〜Ａｎ：アレー、ａ０〜ａ３，ａｘ０〜ａｘｎ：ア
ドレス、Ｂb，Ｂt：ビット線、ＢＴ：スイッチ制御回
路、Ｃ０〜Ｃｎ：キャパシタ、ＣＮ，ＣＰ：コモンソー
ス線、ＤＣ０〜ＤＣ３：遅延回路、Ｄｉ：入力データ、
ＤＮ：ＮＭＯＳトランジスタ、Ｄｏ：出力データ、Ｆ
ｃ，ＦＮ，ＦＰ，Ｆｓ：信号、Ｆｗ：ワード線駆動信
号、ＩＯｂ，ＩＯｔ：入出力線、Ｉ１，Ｉ２，ＩＮ，Ｉ
Ｐ，ＩＳ０，ＩＳ１，ＩＷ１，ＩＷ２：インバータ、Ｉ
ｗ：出力回路、ＬＣ：ラッチ回路、ＭＡ：メインアン
プ、Ｍ０〜Ｍｎ：メモリセル、ＭＷｂ，ＭＷｔ：出力信
号、Ｎ０〜Ｎｎ：ノード、ＮＡ，ＮＡＮ，ＮＴ１：ＮＡ
ＮＤゲート、ＮＳ，ＮＷ０，ＮＷｂ，ＮＷｔ：ＮＭＯＳ
トランジスタ、ＯＳ：電位維持時間制御回路、ＰＣ：プ
リチャージ回路、ＰＬ：プレート線、Ｐｃｃ，Ｐｈｈ，
ＰＳ，ＰＷ，ＰＷ０：ＰＭＯＳトランジスタ、Ｒ：信
号、／ＲＡＳ：行アドレスストローブ信号、ＳＣ：スイ
ッチング回路、ＳＮ：センスアンプ（低電位増幅用）、
ＳＰ：センスアンプ（高電位増幅用）、Ｓｂ，Ｓｔ：ト
ランスファＭＯＳトランジスタ、ＳＢ，ＳＴ：スイッチ
素子、ＳＷ：スイッチグ回路、ＳＷ１，ＳＷ２：スイッ
チ、ＳＷＤ：サブワードドライバ、ＴＣ：タイミング回
路、Ｖｃ：中間電位、Ｖｃｈ：高電位、ＶＨ：高電位、
ＶＬ：低電位、Ｖｐ：プリチャージレベル、ＶＰ：中間
電位、ＶＰＬ：プレート電圧源、ＶＲ：プレート電圧
源、Ｖｓ：メモリセル信号、Ｗ，／Ｗ：信号、／ＷＥ：
ライトイネーブル信号、Ｗ０〜Ｗｎ：ワード線、ＷＣ：
書き込み回路、ＷＤ，ＷＤＣ：ワードドライバ、ＸＤ，
ＸＤＥＣ：行デコーダ、Ｘｐ：プリチャージ信号、ＹＳ
０〜ＹＳｎ：列選択線、Ｙｓ：列選択信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者阪田健東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者木村勝高東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置された複数のビット
線対と複数のワ−ド線、該ワ−ド線と上記ビット線の交
点に配置され、電荷転送用のＭＯＳトランジスタと情報
記憶用のキャパシタからなるメモリセル、上記ビット線
対間に接続されたセンスアンプを少なくとも有し、上記
メモリセルの記憶情報の読み取りおよび書き込みを行な
う半導体装置であって、上記ワ−ド線の電位を高電位、
中間電位、低電位に時系列に切り替えて設定するワード
線電位制御手段と、該ワード線電位制御手段による上記
ワ−ド線の高電位設定時に、高電位の上記記憶情報の上
記メモリセルへの書き込みを行い、上記ワード線電位制
御手段による上記ワ−ド線の中間電位設定時に、低電位
の上記記憶情報の上記メモリセルへの書き込みを行う書
き込み制御手段とを設けたことを特徴とする半導体装
置。
【請求項２】請求項１に記載の半導体装置において、
上記センスアンプは、上記メモリセルから出力された高
電位のメモリセル信号を増幅する第１のセンスアンプ
と、上記メモリセルから出力された低電位のメモリセル
信号を増幅する第２のセンスアンプからなり、上記書き
込み制御手段は、上記第１，第２のセンスアンプを駆動
制御し、上記ワード線電位制御手段による上記ワ−ド線
の高電位設定中に、上記第１のセンスアンプによる上記
メモリセル信号の増幅動作を完了させ、上記ワード線電
位制御手段による上記ワ−ド線の中間電位設定中に、上
記第２のセンスアンプによる上記メモリセル信号の増幅
動作を完了させることを特徴とする半導体装置。
【請求項３】請求項１、もしくは、請求項２のいずれ
かに記載の半導体装置において、上記ワード線電位制御
手段は、行アドレスストローブ信号の立上りと立下がり
を検知する／ＲＡＳ検知手段と、該／ＲＡＳ検知手段の
検知結果に基づき、上記ワード線を高電位電源もしくは
中間電位電源のいずれかに切り替えて接続する電位切替
手段とを少なくとも有することを特徴とする半導体装
置。
【請求項４】請求項３に記載の半導体装置において、
上記書き込み制御手段は、上記電位切替手段による上記
ワード線の接続先の切替動作を検知する切替検知手段を
少なくとも有し、該切替検知手段の検知結果に対応し
て、少なくとも上記低電位の記憶情報の上記メモリセル
への書き込み制御を行なうことを特徴とする半導体装
置。
【請求項５】請求項１、もしくは、請求項２のいずれ
かに記載の半導体装置において、上記ワード線電位制御
手段は、予め生成された信号Ｒの伝達を所定時間遅延さ
せる遅延手段と、直接入力した上記予め生成された信号
Ｒおよび上記遅延手段を介して入力した信号ＲのＮＡＮ
Ｄ演算を行うＮＡＮＤゲートと、該ＮＡＮＤゲートの出
力に基づき、上記ワード線を高電位電源もしくは中間電
位電源のいずれかに切り替えて接続する電位切替手段と
を少なくとも具備し、上記ワード線を、高電位電源に接
続した後、上記遅延手段による所定の時間経過後に、中
間電位電源に切り替えて接続することを特徴とする半導
体装置。
【請求項６】請求項１から請求項５のいずれかに記載
の半導体装置において、半導体装置の外部からの情報の
入力時、高電位ＶＨと中間電位Ｖｐを生成し、上記外部
からの情報が高電位であれば、該情報を記憶させるメモ
リセルが接続されたビット線に高電位ＶＨを、対のビッ
ト線に中間電位Ｖｐを出力し、上記外部からの情報が低
電位であれば、該情報を記憶させるメモリセルが接続さ
れたビット線に中間電位Ｖｐを、対のビット線に高電位
ＶＨを出力する外部情報書き込み手段を設け、半導体装
置の外部から低電位の情報が入力されれば、上記ワード
線電位制御手段による上記メモリセルが接続された上記
ワード線の中間電位設定時に、上記センスアンプを起動
して上記中間電位Ｖｐを低電位に増幅させて上記メモリ
セルに印加することを特徴とする半導体装置。
【請求項７】請求項１から請求項６のいずれかに記載
の半導体装置において、半導体装置の外部への情報の出
力時における上記ワ−ド線の高電位を維持する期間を、
半導体装置の外部からの情報の入力時における上記ワ−
ド線の高電位を維持する期間よりも短く設定する電位維
持時間制御手段を設けることを特徴とする半導体装置。
【請求項８】請求項７に記載の半導体装置において、
上記電位維持時間制御手段は、ライトイネーブル信号を
検知する／ＷＥ検知手段と、該／ＷＥ検知手段による上
記ライトイネーブル信号の検知結果が読み出し動作指示
の場合、上記ワ−ド線の高電位から中間電位への切り替
えタイミングを早くさせるタイミング制御手段とを具備
することを特徴とする半導体装置。
【請求項９】請求項７に記載の半導体装置において、
上記電位維持時間制御手段は、ビット線対のそれぞれで
メモリセルとセンスアンプ間を接続制御するスイッチン
グ手段と、上記半導体装置の外部への情報の出力時、上
記センスアンプによる高電位の増幅が終了した時点で、
上記スイッチング手段を非導通にするスイッチ制御手段
とを少なくとも具備し、上記電位維持時間制御手段の上
記スイッチ制御手段により上記メモリセルおよびセンス
アンプ間の接続を切り離した後、上記センスアンプによ
る低電位の増幅を行い、半導体装置の外部へ情報を出力
することを特徴とする半導体装置。