JPH10162584A

JPH10162584A - 半導体記憶装置

Info

Publication number: JPH10162584A
Application number: JP8321728A
Authority: JP
Inventors: Hideaki Nagaoka; 英昭長岡; Tomohisa Wada; 知久和田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-12-02
Filing date: 1996-12-02
Publication date: 1998-06-19
Also published as: US5886934A

Abstract

(57)【要約】【課題】出力最終段を構成するＭＯＳトランジスタの
電流駆動能力を落とさず出力信号のスルーレートコント
ロールができる半導体記憶装置を提供する。【解決手段】半導体記憶装置１００は、データバスＤ
Ｂ１とデータバスＤＢ２とを備える。出力ドライバ回路
１０は、メモリセルから読み出した内部読出信号Ｄに対
応して、データバスＤＢ１、ＤＢ２の電位を調整する。
出力最終段にあたる出力ステージ１を構成するＰＭＯＳ
トランジスタＱ５ａおよびＮＭＯＳトランジスタＱ６ａ
のゲートは、それぞれデータバスＤＢ１、ＤＢ２の末端
に接続される。出力ステージ１から導出される出力信号
の電位は、データバスＤＢ１もしくは、データバスＤＢ
２の容量で決定される値で緩やかに遷移する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、出力波形のオーバーシュートおよびアンダ
ーシュートを抑えることができる半導体記憶装置に関す
るものである。

【０００２】

【従来の技術】一般に、半導体記憶装置は、センスアン
プで増幅されたメモリセルの信号を受けて、外部出力信
号を発生する出力バッファ回路を備える。出力バッファ
回路で発生する外部出力信号は、出力パッドを介して半
導体記憶装置の外部に出力され、外部に接続された負
荷、例えば、外部の伝送線や外部の伝送線末端に接続さ
れる他の半導体記憶装置等を駆動する。

【０００３】図２５は、従来のスタティク型ランダムア
クセスメモリ（以下、ＳＲＡＭと記す）の要部の構成を
概略的に示すブロック図である。

【０００４】従来のＳＲＡＭ９００は、アドレス入力バ
ッファ回路５２と、行デコーダ５３と、列デコーダ５４
と、メモリセルブロック＃１〜＃４と、ブロック選択回
路５５と、ライトドライバ群５９と、センスアンプ群６
０とを備える。

【０００５】アドレスバッファ回路５２は、外部アドレ
スピンＸＡ１〜ＸＡ８からの信号を受けて、内部行アド
レス信号Ｘ１〜Ｘ８を生成し、外部アドレスピンＹＡ１
〜ＹＡ８からの信号を受けて、内部列アドレス信号Ｙ１
〜Ｙ８を生成し、そして外部アドレスピンＺＡ１〜ＺＡ
２からの信号を受けて、ブロックアドレス信号Ｚ１〜Ｚ
４を生成する。

【０００６】行デコーダ５３は、内部行アドレス信号Ｘ
１〜Ｘ８を受けて、これをデコードして、後述するメモ
リセルアレイ５６を構成する複数のワード線ＷＬの中か
ら選択したワード線の電位を立ち上げる。

【０００７】列デコーダ５４は、内部列アドレス信号Ｙ
１〜Ｙ８を受けて、これをデコードして、後述するメモ
リセルアレイ５６を構成する複数対のビット線対ＢＬ、
／ＢＬのいずれかを選択する。

【０００８】ブロック選択回路５５は、内部ブロックア
ドレス信号Ｚ１〜Ｚ４を受けて、これをデコードして、
ブロック選択信号ＢＳ１〜ＢＳ４を発生する。ブロック
選択信号ＢＳ１〜ＢＳ４は、センスアンプ群６０の中か
ら、データバスＤＢ０と接続するセンスアンプを選択す
る。

【０００９】図２６は、従来のＳＲＡＭにおける各メモ
リブロックの構成を説明するための回路図である。図２
６においては、メモリブロック＃１を中心とする構成が
代表的に示されている。

【００１０】メモリブロック＃１は、メモリセルアレイ
５６を備える。メモリセルアレイ５６は、行列方向にマ
トリックス状に配列された複数のメモリセルＭＣと、各
々が１行に並ぶメモリセルＭＣを接続する複数のワード
線ＷＬと、各々が１列に並ぶメモリセルＭＣを接続する
複数対のビット線対ＢＬ、／ＢＬとを含む。

【００１１】図２７は、従来のＳＲＡＭ９００に用いら
れるメモリセルＭＣの１例の構成を概略的に示す回路図
である。図２７に示す高抵抗負荷型メモリセルＭＣは、
抵抗Ｒ１、Ｒ２と、駆動トランジスタであるＮチャネル
型電界効果トランジスタ（以下、ＮＭＯＳトランジスタ
と記す）Ｑ５３、Ｑ５４と、アクセストランジスタであ
るＮＭＯＳトランジスタＱ５１、Ｑ５２とを含む。

【００１２】抵抗Ｒ１およびＮＭＯＳトランジスタＱ５
３と、抵抗Ｒ２およびＮＭＯＳトランジスタＱ５４と
は、それぞれ内部電源電位ＶＣＣと接地電圧ＶＳＳとの
間に直列に接続される。ＮＭＯＳトランジスタＱ５３の
ゲートは、抵抗Ｒ２とＮＭＯＳトランジスタＱ５４との
接続点にあたるノードＮ５１に接続され、ＮＭＯＳトラ
ンジスタＱ５４のゲートは、抵抗Ｒ１とＮＭＯＳトラン
ジスタＱ５３との接続点にあたるノードＮ５０に接続さ
れる。

【００１３】ＮＭＯＳトランジスタＱ５１は、一方の導
通端子が、ビット線ＢＬに接続され、他方の導通端子が
ノードＮ５０に接続され、そのゲートは、ワード線ＷＬ
と接続される。ＮＭＯＳトランジスタＱ５２は、一方
の導通端子が、ビット線／ＢＬに接続され、他方の導通
端子がノードＮ５１に接続され、そのゲートは、同じく
ワード線ＷＬと接続される。

【００１４】図２６を参照すると、メモリブロック＃１
はさらに、ビット線負荷回路５７と、データマルチプレ
クサ５８とを備える。

【００１５】ビット線負荷回路５７は、メモリセルＭＣ
に適切な電圧バイアスを与える回路である。

【００１６】データマルチプレクサ５８は、メモリセル
アレイ５６との信号の入出力のために用いられる回路で
ある。データマルチプレクサ５８は、列デコーダ５４か
ら内部列アドレス信号Ｙ１〜Ｙ２を受けて、選択された
一対のビット線対ＢＬ、／ＢＬと後述するセンスアンプ
６１とを接続する。

【００１７】なお、図２６に示されているライトドライ
バ６３は、図２５に示したライトドライバ群５９に含ま
れる回路であり、データバスＤＢ０上の信号を受けて、
対応するメモリブロックに信号を書き込む。

【００１８】また、図２６に示されているセンスアンプ
６１は、図２５に示したセンスアンプ群６０に含まれる
回路であり、選択されたビット線対ＢＬ、／ＢＬの微少
な電位変化を増幅する。各センスアンプ６１は、ブロッ
ク選択回路５５から対応するブロック選択信号ＢＳ１〜
ＢＳ４を受ける。このブロック選択信号に基づき、選択
されたセンスアンプ６１から出力される内部読出信号Ｄ
が、後述するデータバスＤＢ０に伝送される。

【００１９】図２５を参照して、従来のＳＲＡＭ９００
はさらに、データバスＤＢ０と、入力バッファ回路６２
と、出力バッファ回路５０とを含む。

【００２０】データバスＤＢ０は、センスアンプ群６０
と、出力バッファ回路５０とを接続する伝送線である。

【００２１】入力バッファ回路６２は、書き込み動作時
において、入出力端子ＤＱから受けた外部入力データを
内部書き込み信号に変換する。

【００２２】出力バッファ回路５０は、読出動作時にお
いて、データバスＤＢ０から伝送された内部読出信号Ｄ
を受けて、外部出力信号を生成する。この外部出力信号
は、入出力端子ＤＱから外部に出力され、外部負荷を駆
動する。

【００２３】図２８は、従来のＳＲＡＭ９００における
出力バッファ回路を中心とした構成を概略的に示すブロ
ック図である。図２８では、メモリブロック＃１に対応
するセンスアンプ６１と、出力バッファ回路５０との接
続関係が代表的に示されている。

【００２４】センスアンプ６１の出力ノードは、データ
バスＤＢ０に接続される。データバスＤＢ０の末端は、
出力バッファ回路５０の入力ノードに接続される。そし
て、出力バッファ回路５０の出力ノードは、出力パッド
Ｐ１に接続される。

【００２５】Ｐチャネル型電界効果トランジスタ（以
下、ＰＭＯＳトランジスタと記す）Ｑ２３は、一方の導
通端子が内部電源電位ＶＣＣに接続され、他方の導通端
子がデータバスＤＢ０上に接続され、そのゲートには、
内部ライトイネーブル信号／ＷＥを受ける。

【００２６】ここで、Ｌレベルの内部ライトイネーブル
信号／ＷＥを受けると、ＰＭＯＳトランジスタＱ２３は
導通状態になり、データバスＤＢ０の電位は、Ｈレベル
に立ち上がる。一方、Ｈレベルの内部ライトイネーブル
信号／ＷＥを受けると、ＰＭＯＳトランジスタＱ２３は
非導通状態になる。

【００２７】従って、非書き込み動作時（内部ライトイ
ネーブル信号／ＷＥがＨレベル）の場合は、ブロック選
択信号ＢＳ１に基づき選択されたセンスアンプ６１から
出力される内部読出信号Ｄが、データバスＤＢ０を介し
て出力バッファ回路５０に伝送される。

【００２８】書き込み動作時（内部ライトイネーブル信
号／ＷＥがＬレベル）の場合は、データバスＤＢ０上の
電位がＨレベルになり、データバスＤＢ０がフローティ
ング状態になるのを防止する。

【００２９】図２９は、従来のＳＲＡＭに含まれる出力
バッファ回路５０の構成を概略的に示す回路図である。

【００３０】図２９に示す出力バッファ回路５０は、ト
ライステート型の出力バッファ回路であり、Ｈレベル、
Ｌレベル、もしくはＨｉインピーダンス（非読出状態）
値の信号を出力する。

【００３１】出力バッファ回路５０は、データバスＤＢ
０を介して、センスアンプ６１から出力される内部読出
信号Ｄを入力に受ける。

【００３２】図２９において、出力バッファ回路５０
は、プリバッファ回路７０と、出力最終段にあたる出力
ステージ１とを備える。

【００３３】プリバッファ回路７０は、ＮＡＮＤ回路Ｎ
Ａ１と、ＮＯＴ回路ＮＴ１と、ＮＯＲ回路ＮＲ１とを含
む。

【００３４】ＮＡＮＤ回路ＮＡ１は、出力イネーブル信
号ＯＥと内部読出信号Ｄとを受ける。ＮＯＴ回路ＮＴ１
は、出力イネーブル信号ＯＥを受けこれを反転した内部
出力イネーブル信号／ＯＥを出力する。ＮＯＲ回路ＮＲ
１は、ＮＯＴ回路ＮＴ１の出力する内部出力イネーブル
信号／ＯＥと内部読出信号Ｄとを受ける。

【００３５】ここで、出力イネーブル信号ＯＥは、読出
動作時においては、活性化状態（Ｈレベル）であり、非
読出動作時においては、非活性化状態（Ｌレベル）であ
る。

【００３６】出力ステージ１は、内部電源電位ＶＣＣと
接地電位ＶＳＳとの間に相補接続されるＰＭＯＳトラン
ジスタＱ５ａと、ＮＭＯＳトランジスタＱ６ａとを備え
る。

【００３７】ＰＭＯＳトランジスタＱ５ａのゲートは、
ＮＡＮＤ回路ＮＡ１から出力される信号Ｃ１を受け、Ｎ
ＭＯＳトランジスタＱ６ａのゲートは、ＮＯＲ回路ＮＲ
１から出力される信号Ｃ２を受ける。ＰＭＯＳトランジ
スタＱ５ａおよびＮＭＯＳトランジスタＱ６ａのそれぞ
れの一方の導通端子どうしの接続点であるノードＮ０
は、出力パッドＰ１に接続される。

【００３８】続いて、従来の出力バッファ回路５０の動
作を、その動作波形図である図３０および図３１を参照
して、説明する。

【００３９】まず、図３０を参照して、読出動作時（出
力イネーブル信号ＯＥがＨレベル）に、Ｈレベルの内部
読出信号Ｄを受けた場合の動作について説明する。

【００４０】ＮＡＮＤ回路ＮＡ１は、Ｈレベルの出力イ
ネーブル信号ＯＥと、Ｈレベルの内部読出信号Ｄとを受
けて、Ｌレベルの信号Ｃ１を出力する。一方、ＮＯＲ回
路ＮＲ１は、ＮＯＴ回路ＮＴ１が出力するＬレベルの内
部出力イネーブル信号／ＯＥと、Ｈレベルの内部読出信
号Ｄとを受けて、Ｌレベルの信号Ｃ２を出力する。

【００４１】これをうけて、ＰＭＯＳトランジスタＱ５
ａは、導通状態になり、ＮＭＯＳトランジスタＱ６ａ
は、非導通状態になる。この場合、ノードＮ０は、内部
電源電位ＶＣＣのレベルにまで充電される。この結果、
出力パッドＰ１からＨレベルの外部出力信号ＶＯＵＴが
出力される。

【００４２】続いて、図３１を参照して、読出動作時に
Ｌレベルの内部読出信号Ｄを受けた場合の動作について
説明する。

【００４３】ＮＡＮＤ回路ＮＡ１は、Ｈレベルの出力イ
ネーブル信号ＯＥと、Ｌレベルの内部読出信号Ｄとを受
けて、Ｈレベルの信号Ｃ１を出力する。一方、ＮＯＲ回
路ＮＲ１は、ＮＯＴ回路ＮＴ１が出力するＬレベルの内
部出力イネーブル信号／ＯＥと、Ｌレベルの内部読出信
号Ｄとを受けて、Ｈレベルの信号Ｃ２を出力する。

【００４４】これをうけて、ＰＭＯＳトランジスタＱ５
ａは、非導通状態になり、ＮＭＯＳトランジスタＱ６ａ
は、導通状態になる。この場合、ノードＮ０は、接地電
位ＶＳＳの電位レベルにまで放電される。この結果、出
力パッドＰ１からＬレベルの外部出力信号ＶＯＵＴが出
力される。

【００４５】さらに、非読出動作時（出力イネーブル信
号ＯＥがＬレベル）においては、ＮＡＮＤ回路ＮＡ１
は、Ｌレベルの出力イネーブル信号ＯＥを受けて、Ｈレ
ベルの信号Ｃ１を出力する。一方、ＮＯＲ回路ＮＲ１
は、ＮＯＴ回路ＮＴ１が出力するＨレベルの内部出力イ
ネーブル信号／ＯＥを受けて、Ｌレベルの信号Ｃ２を出
力する。

【００４６】これをうけて、ＰＭＯＳトランジスタＱ５
ａおよびＮＭＯＳトランジスタＱ６ａはともに、非導通
状態になる。この結果、ノードＮ０すなわち出力パッド
Ｐ１はＨｉインピーダンス状態になる。

【００４７】なお図３２に示すのは、従来の他の出力バ
ッファ回路５１の構成を示す回路図であって、図２９に
示す出力バッファ回路５０の代わりに、出力バッファ回
路５１の構成であってもよい。図３２に示す出力バッフ
ァ回路５１は、ＮＡＮＤ回路ＮＡ２、ＮＡ３と、ＮＯＴ
回路ＮＴ２〜ＮＴ４とを備えるプリバッファ回路７１
と、出力ステージ１とを備える。

【００４８】

【発明が解決しようとする課題】ところで、従来の半導
体記憶装置が備える出力バッファ回路５０には、次のよ
うな問題点がある。

【００４９】まず、センスアンプ群６０は、データバス
ＤＢ０を介して、出力バッファ回路５０に信号を伝達す
る。従って、センスアンプ群６０は、出力バッファ回路
５０にいたるまでの大きな容量を駆動しなければならな
いので、信号伝達に時間がかかり、この結果、外部出力
信号ＶＯＵＴの遷移に時間がかかっていた。

【００５０】また、プリバッファ回路７０を構成するＭ
ＯＳトランジスタは、出力ステージ１を構成するＰＭＯ
ＳトランジスタＱ５ａおよびＮＭＯＳトランジスタＱ６
ａの容量のみを駆動する。従って、プリバッファ回路７
０から出力される信号Ｃ１、Ｃ２は、急峻な波形の信号
になる。このため、外部の伝送線末端部分において、出
力ステージ１から出力される外部出力信号ＶＯＵＴに、
オーバーシュートおよびアンダーシュートが発生するお
それがあった。

【００５１】図３３は、従来の半導体記憶装置の問題点
を説明するための各種信号の変化を表す図であり、図３
３（ａ）は信号Ｃ１、Ｃ２の変化を、図３３（ｂ）は外
部出力信号ＶＯＵＴの変化を、そして図３３（ｃ）は外
部の伝送線末端部分でのオーバーシュートおよびアンダ
ーシュートの様子を示している。

【００５２】このようなオーバーシュートやアンダーシ
ュートなどの信号波形の歪みは、外部に接続される周辺
回路のノイズ源となり、例えば、外部に接続されるレシ
ーバ側におけるアクセスタイムのロスや誤動作を生じる
原因となっていた。

【００５３】この問題を解決するために、出力最終段に
あたる出力ステージ１を構成するＭＯＳトランジスタの
ゲート幅Ｗを小さくして、電流駆動力を抑える方法もあ
る。

【００５４】しかし、この方法では、出力ステージ１か
らの充、放電電流が小さくなるため限界がある。

【００５５】このため、通常、プリバッファ回路７０を
構成するＭＯＳトランジスタのゲート幅Ｗを小さくし
て、出力ステージ１に入力する信号波形の立ち上がり、
立ち下がりを遅くする方法が行なわれていた。この方法
では、出力ステージ１でのスイッチングの速度を遅くし
てすることによって、外部出力信号ＶＯＵＴの波形の立
ち上がり、立ち下がりを遅くする（スルーレートコント
ロール）ことができる。

【００５６】しかし、この方法では、センスアンプ群６
０から出力される信号の波形が、データバスＤＢ０の容
量によっていったん鈍った後、プリバッファ回路７０で
急峻な波形になり、さらに再び出力ステージ１で鈍らせ
ることになり、アクセスタイムのロスを招くという問題
があった。

【００５７】そこで、本発明の目的は、上記に示した問
題を解決するためになされたものであり、アクセスタイ
ムを損なうことなく、出力される信号の波形の立ち上が
り、立ち下がりを遅くして、安定した信号を出力するこ
とができる半導体記憶装置を提供することにある。

【００５８】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、読出動作モードにおいて、選択されたメモリ
セルから読み出した内部信号に応答して、出力信号を発
生して出力端子から外部負荷に出力する半導体記憶装置
であって、伝送線と、内部信号に応答して、伝送線の電
位を調整するドライブ手段と、第１の電位を供給する第
１の電源と、第１の電位よりも低い第２の電位を供給す
る第２の電源とを動作電源として、伝送線の末端部分の
電位に応答して出力信号を発生する出力信号発生手段と
を備える。

【００５９】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、伝送線は、第１のデ
ータバスと、第１のデータバスと異なる第２のデータバ
スとを備え、ドライブ手段は、内部信号に応答して、第
１のデータバスの電位を決定する第１の調整手段と、内
部信号に応答して、第２のデータバスの電位を決定する
第２の調整手段とを備え、出力信号発生手段は、第１の
データバスの末端部分の電位に応答して、第１の電源か
ら電流供給を受けて、第１の電位に対応する出力信号を
発生して出力端子に伝達する第１のＰチャネル絶縁ゲー
ト型電界効果トランジスタと、第２のデータバスの末端
部分の電位に応答して、第２の電源から電流供給を受け
て、第２の電位に対応する前記出力信号を発生して出力
端子に伝達する第１のＮチャネル絶縁ゲート型電界効果
トランジスタとを備える。

【００６０】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、読出動作モードを指
定する第１の制御信号に応答して、第１の電源から電流
供給を受けて、第１のデータバスに前記第１の電位に対
応する信号を伝送する第２のＰチャネル絶縁ゲート型電
界効果トランジスタと、第１の制御信号を反転した第２
の制御信号に応答して、第２の電源から電流供給を受け
て、第２のデータバスに第２の電位に対応する信号を伝
送する第２のＮチャネル絶縁ゲート型電界効果トランジ
スタとをさらに備え、第１の制御信号は、読出動作モー
ドにおいては活性化状態であり、読出動作モード以外の
動作モードにおいては非活性化状態であり、第２のＰチ
ャネル絶縁ゲート型電界効果トランジスタは、第１の制
御信号が活性化状態であれば非導通状態になり、第１の
制御信号が非活性化状態であれば導通状態になり、第２
のＮチャネル絶縁ゲート型電界効果トランジスタは、第
２の制御信号が活性化状態であれば非導通状態になり、
第２の制御信号が非活性化状態であれば導通状態にな
る。

【００６１】請求項４に係る半導体記憶装置は、請求項
３に係る半導体記憶装置であって、第１のデータバス上
に設けられ、第１の調整手段の出力ノードと第１のデー
タバスとの第１の接続点と、第２のＰチャネル絶縁ゲー
ト型電界効果トランジスタの導通経路と第１のデータバ
スとの第２の接続点との間に位置する第１のスイッチ手
段と、第２のデータバス上に設けられ、第２の調整手段
の出力ノードと第２のデータバスとの第３の接続点と、
第２のＮチャネル絶縁ゲート型電界効果トランジスタの
導通経路と第２のデータバスとの第４の接続点との間に
位置する第２のスイッチ手段とをさらに備え、第１のス
イッチ手段は、第１の制御信号をそのゲートに受ける第
３のＮチャネル絶縁ゲート型電界効果トランジスタと、
第２の制御信号をそのゲートに受ける第３のＰチャネル
絶縁ゲート型電界効果トランジスタとを備え、第２のス
イッチ手段は、第１の制御信号をそのゲートに受ける第
４のＮチャネル絶縁ゲート型電界効果トランジスタと、
第２の制御信号をそのゲートに受ける第４のＰチャネル
絶縁ゲート型電界効果トランジスタとを備え、第１のス
イッチ手段は、前記読出動作モード以外のモードにおい
て、第２の接続点から前記第１の接続点への信号の伝送
を遮断し、第２のスイッチ手段は、読出動作モード以外
の動作モードにおいて、第４の接続点から第３の接続点
への信号の伝送を遮断する。

【００６２】請求項５に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、出力信号発生手段
は、読出動作モードを指定する第１の制御信号に応じ
て、第２の電源から電流供給を受けて、第２の電位に対
応する信号を発生する第５のＮチャネル絶縁ゲート型電
界効果トランジスタと、第１の制御信号を反転した第２
の制御信号に応じて、第１の電源から電流供給を受け
て、第１の電位に対応する信号を発生する第５のＰチャ
ネル絶縁ゲート型電界効果トランジスタと、伝送線の末
端部分の電位に応じて、第５のＰチャネル絶縁ゲート型
電界効果トランジスタが発生した信号を前記出力端子へ
伝達する第６のＰチャネル絶縁ゲート型電界効果トラン
ジスタと、伝送線末端部分の電位に応じて、第５のＮチ
ャネル絶縁ゲート型電界効果トランジスタが発生した信
号を出力端子へ伝達する第６のＮチャネル絶縁ゲート型
電界効果トランジスタとを備え、第１の制御信号は、読
出動作モードにおいては、活性化状態であり、読出動作
モード以外の動作モードにおいては、非活性化状態であ
り、第５のＰチャネル絶縁ゲート型電界効果トランジス
タは、第２の制御信号が活性化状態であれば導通状態に
なり、第２の制御信号が非活性化状態であれば非導通状
態になり、第５のＮチャネル絶縁ゲート型電界効果トラ
ンジスタは、第１の制御信号が活性化状態であれば非導
通状態になり、第１の制御信号が非活性化状態であれば
非導通状態になる。

【００６３】請求項６に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、第６のＰチャネル絶
縁ゲート型電界効果トランジスタのしきい値電圧と、第
６のＮチャネル絶縁ゲート型電界効果トランジスタのし
きい値電圧とを加えた値は、第１の電位より高い。

【００６４】請求項７に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、出力信号発生手段
は、伝送線の末端部分の電位に応じて、第２の電源から
電流供給を受けて、第２の電位に対応する信号を発生す
る第７のＮチャネル絶縁ゲート型電界効果トランジスタ
と、伝送線末端部分の電位に応じて、第１の電源から電
流供給を受けて、第１の電位に対応する信号を発生する
第７のＰチャネル絶縁ゲート型電界効果トランジスタ
と、読出動作モードを指定する第１の制御信号に応じ
て、第７のＮチャネル絶縁ゲート型電界効果トランジス
タが発生した信号を出力端子へ伝達する第８のＮチャネ
ル絶縁ゲート型電界効果トランジスタと、第１の制御信
号を反転した第２の制御信号に応じて、第７のＰチャネ
ル絶縁ゲート型電界効果トランジスタが発生した信号を
出力端子へ伝達する第８のＰチャネル絶縁ゲート型電界
効果トランジスタとを備え、第１の制御信号は、読出動
作モードにおいては、活性化状態であり、読出動作モー
ド以外の動作モードにおいては、非活性化状態であり、
第８のＰチャネル絶縁ゲート型電界効果トランジスタ
は、第２の制御信号が活性化状態であれば導通状態にな
り、第２の制御信号が非活性化状態であれば非導通状態
になり、第８のＮチャネル絶縁ゲート型電界効果トラン
ジスタは、第１の制御信号が活性化状態であれば非導通
状態になり、第１の制御信号が非活性化状態であれば非
導通状態になる。

【００６５】請求項８に係る半導体記憶装置は、請求項
７に係る半導体記憶装置であって、第７のＰチャネル絶
縁ゲート型電界効果トランジスタのしきい値電圧と、第
７のＮチャネル絶縁ゲート型電界効果トランジスタのし
きい値電圧とを加えた値は、第１の電位より高い。

【００６６】請求項９に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、出力信号発生手段
は、伝送線の末端部分の電位に応じて、第１の電源の電
流供給を受けて、第１の電位に対応する信号を出力端子
へ伝達する第９のＰチャネル絶縁ゲート型電界効果トラ
ンジスタと、伝送線の末端部分の電位に応じて、第２の
電源の電流供給を受けて、第２の電位に対応する信号を
出力端子へ伝達する第９のＮチャネル絶縁ゲート型電界
効果トランジスタとを備える。

【００６７】請求項１０に係る半導体記憶装置は、請求
項９に係る半導体記憶装置であって読出動作モードを指
定する第１の制御信号と、第１の制御信号を反転した第
２の制御信号とに応じて、出力信号発生手段の出力する
信号を出力端子に伝達するマルチプレクサ手段をさらに
備える。

【００６８】請求項１１に係る半導体記憶装置は、請求
項９に係る半導体記憶装置であって、第９のＰチャネル
絶縁ゲート型電界効果トランジスタのしきい値電圧と、
第９のＮチャネル絶縁ゲート型電界効果トランジスタの
しきい値電圧とを加えた値は、第１の電位より高い。

【００６９】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１におけ
る半導体記憶装置１００の要部のシステム構成を概略的
に示すブロック図であり、図２８の従来の半導体記憶装
置９００と同じ構成要素には、同一符号および同一記号
を付し、その説明を省略する。

【００７０】本発明の実施の形態１における半導体記憶
装置１００が、従来の半導体記憶装置と異なるのは、以
下の点にある。

【００７１】すなわち、その相違点は、データバスＤＢ
０に代わって、２本のデータバスＤＢ１、ＤＢ２を備え
ること、出力バッファ回路５０に代わって、出力ドライ
ブ回路１０と出力ステージ１とを備えること、出力ドラ
イブ回路１０と出力ステージ１とをデータバスＤＢ１、
ＤＢ２で互いに接続すること、およびデータバスＤＢ１
およびデータバスＤＢ２上の電位を強制的にある値に設
定する制御回路１２を備えることにある。

【００７２】図１を参考にして、半導体記憶回路１００
の構成について説明する。図１では、メモリブロック＃
１に対応するセンスアンプ６１と出力ドライブ回路１０
と出力ステージ１との接続関係が代表的に示されてい
る。

【００７３】出力ドライブ回路１０は、各メモリブロッ
ク＃１〜＃４のそれぞれに対応するセンスアンプ６１に
接続される。メモリブロック＃１に対応する出力ドライ
ブ回路１０の一方の入力ノードは、センスアンプ６１の
出力ノードに接続され、他方の入力ノードは、ブロック
選択回路５５から出力されるブロック選択信号ＢＳ１を
受ける。

【００７４】出力ドライブ回路１０の一方の出力ノード
は、データバスＤＢ１上のノードＮ１に接続され、出力
ドライブ回路１０の他方の出力ノードは、データバスＤ
Ｂ２上のノードＮ２に接続される。

【００７５】出力ステージ１の構成素子であるＰＭＯＳ
トランジスタＱ５ａのゲートは、データバスＤＢ１に接
続され、同じく出力ステージ１の構成素子であるＮＭＯ
ＳトランジスタＱ６ａのゲートは、データバスＤＢ２に
接続される。そして、ＰＭＯＳトランジスタＱ５ａとＮ
ＭＯＳトランジスタＱ６ａとの接続点に当たるノードＮ
０は、出力パッドＰ１に接続される。

【００７６】図２は、本発明の実施の形態１における出
力ドライブ回路１０の構成を概略的に示す回路図であ
る。図２では、メモリブロック＃１に対応するセンスア
ンプ６１に接続される出力ドライブ回路１０についての
構成が、代表的に示されている。

【００７７】出力ドライブ回路１０は、ブロック選択信
号ＢＳ１と、センスアンプ６１から出力される内部読出
信号Ｄとを受けて、第１の内部信号Ｓ１および第２の内
部信号Ｓ２を生成する。

【００７８】出力ドライブ回路１０は、ＮＡＮＤ回路Ｎ
Ａ４〜ＮＡ７と、ＮＯＴ回路ＮＴ５、ＮＴ６と、出力ス
テージＩ１、Ｉ２とを含む。

【００７９】ＮＯＴ回路ＮＴ５は、内部読出信号Ｄを反
転して信号／Ｄを出力する。ＮＡＮＤ回路ＮＡ４は、ブ
ロック選択信号ＢＳ１と、ＮＯＴ回路ＮＴ５から出力さ
れる信号／Ｄとを受ける。

【００８０】ＮＡＮＤ回路ＮＡ５は、ブロック選択信号
ＢＳ１と、内部読出信号Ｄとを受ける。ＮＯＴ回路ＮＴ
６は、ＮＡＮＤ回路ＮＡ５から出力される信号を反転
しする。

【００８１】ＮＡＮＤ回路ＮＡ６は、ブロック選択信号
ＢＳ１と、ＮＯＴ回路ＮＴ５から出力される信号／Ｄと
を受ける。ここで、ＮＡＮＤ回路ＮＡ６から出力される
信号の論理レベルは、ＮＡＮＤ回路ＮＡ４から出力され
る信号の論理レベルと一致する。

【００８２】ＮＡＮＤ回路ＮＡ７は、ブロック選択信号
ＢＳ１と、内部読出信号Ｄとを受ける。ＮＯＴ回路ＮＴ
７は、ＮＡＮＤ回路ＮＡ７から出力される信号を反転す
る。ここで、ＮＡＮＤ回路ＮＡ７から出力される信号の
論理レベルは、ＮＡＮＤ回路ＮＡ５から出力される信号
の論理レベルと一致する。

【００８３】出力ステージＩ１は、内部電源電位ＶＣＣ
と接地電位ＶＳＳとの間に相補接続されるＰＭＯＳトラ
ンジスタＱ１と、ＮＭＯＳトランジスタＱ２とを備え、
出力ステージＩ２は、内部電源電位と接地電位ＶＳＳと
の間に相補接続されるＰＭＯＳトランジスタＱ３と、Ｎ
ＭＯＳトランジスタＱ４とを備える。

【００８４】ここで、出力ステージＩ１を構成するＰＭ
ＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２
の論理しきい値は、出力ステージＩ２を構成するＰＭＯ
ＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４の
論理しきい値より高い。

【００８５】出力ステージＩ１においては、ＰＭＯＳト
ランジスタＱ１のゲートは、ＮＡＮＤ回路ＮＡ４から出
力される信号を受け、ＮＭＯＳトランジスタＱ２のゲー
トは、ＮＯＴ回路ＮＴ６から出力される信号を受ける。
出力ステージＩ１は、ＰＭＯＳトランジスタＱ１および
ＮＭＯＳトランジスタＱ２の接続点であるノードＮ５か
ら、データバスＤＢ１との接続点にあたるノードＮ１に
第１の内部信号Ｓ１を出力する。

【００８６】出力ステージＩ２においては、ＰＭＯＳト
ランジスタＱ３のゲートは、ＮＡＮＤ回路ＮＡ６から出
力される信号を受け、ＮＭＯＳトランジスタＱ４のゲー
トは、ＮＯＴ回路ＮＴ７から出力される信号を受ける。
出力ステージＩ２は、ＰＭＯＳトランジスタＱ３とＮＭ
ＯＳトランジスタＱ４との接続点であるノードＮ６か
ら、データバスＤＢ２との接続点にあたるノードＮ２に
第２の内部信号を出力する。

【００８７】続いて、図２に示す出力ドライブ回路１０
の動作をその動作波形図である図３および図４を参照し
て、説明する。

【００８８】まず、図３を参照して、読出動作時（出力
イネーブル信号ＯＥがＨレベル）に、Ｈレベルの内部読
出信号Ｄを受ける場合の動作について説明する（なお、
ブロック選択信号ＢＳ１はＨレベルとする）。

【００８９】ＮＡＮＤ回路ＮＡ４、ＮＡ６は、Ｈレベル
のブロック選択信号ＢＳ１と、Ｌレベルの信号／Ｄとを
受けて、Ｈレベルの信号を出力する。

【００９０】ＮＡＮＤ回路ＮＡ５、ＮＡ７は、Ｈレベル
のブロック選択信号ＢＳ１と、Ｈレベルの内部読出信号
Ｄとを受けて、Ｌレベルの信号を出力する。ＮＯＴ回路
ＮＴ６、ＮＴ７は、このＮＡＮＤ回路ＮＡ５、ＮＡ７か
らＬレベルの信号を受けて、Ｈレベルの信号を出力す
る。

【００９１】これをうけて、ＰＭＯＳトランジスタＱ１
は、非導通状態になり、ＮＭＯＳトランジスタＱ２は、
導通状態になる。したがって、ノードＮ５は、接地電位
ＶＳＳのレベルにまで放電される。この結果、第１の内
部信号Ｓ１の電位は、Ｌレベルに立ち下がる。

【００９２】また、ＰＭＯＳトランジスタＱ３は、非導
通状態になり、ＮＭＯＳトランジスタＱ４は、導通状態
になる。したがって、ノードＮ６は、接地電位ＶＳＳの
レベルにまで放電される。この結果、第２の内部信号Ｓ
２の電位は、Ｌレベルに立ち下がる。

【００９３】続いて、図４を参照して、読出動作時にＬ
レベルの内部読出信号Ｄを受ける場合の動作について説
明する。

【００９４】ＮＡＮＤ回路ＮＡ４、ＮＡ６は、Ｈレベル
のブロック選択信号ＢＳ１と、Ｈレベルの信号／Ｄとを
受けて、Ｌレベルの信号を出力する。

【００９５】ＮＡＮＤ回路ＮＡ５、ＮＡ７は、Ｈレベル
のブロック選択信号ＢＳ１と、Ｌレベルの内部読出信号
Ｄとを受けて、Ｈレベルの信号を出力する。ＮＯＴ回路
ＮＴ６、ＮＴ７は、このＮＡＮＤ回路ＮＡ５、ＮＡ７か
らＨレベルの信号を受けて、Ｌレベルの信号を出力す
る。これをうけて、ＰＭＯＳトランジスタＱ１は、導通
状態になり、ＮＭＯＳトランジスタＱ２は、非導通状態
になる。したがって、ノードＮ５は、内部電源電位ＶＣ
Ｃのレベルにまで充電される。この結果、第１の内部信
号Ｓ１の電位はＨレベルに立ち上がる。

【００９６】また、ＰＭＯＳトランジスタＱ３は、導通
状態になり、ＮＭＯＳトランジスタＱ４は、非導通状態
になる。したがって、ノードＮ６は、内部電源電位ＶＣ
Ｃのレベルにまで充電される。この結果、第２の内部信
号Ｓ２の電位はＨレベルに立ち上がる。

【００９７】ところで、前述したように、出力ステージ
Ｉ１を構成するＭＯＳトランジスタの論理しきい値が、
出力ステージＩ２を構成するＭＯＳトランジスタの論理
しきい値より高いので、出力ステージＩ１と出力ステー
ジＩ２とで出力される信号の遷移速度が異なる。

【００９８】従って、図３に示すように、第２の内部信
号Ｓ２がＨレベルからＬレベルに移行した後に、第１の
内部信号Ｓ１がＨレベルからＬレベルに移行する。ま
た、図４に示すように、第１の内部信号Ｓ１がＬレベル
からＨレベルに移行した後に、第２の内部信号Ｓ２がＬ
レベルからＨレベルに移行する。

【００９９】なお図５に示すのは、他の出力ドライブ回
路１１の構成を示す回路図であって、出力ドライブ回路
１０の代わりに、出力ドライブ回路１１を用いても効果
は同じである。図５に示す出力ドライブ回路１１は、Ｎ
ＡＮＤ回路ＮＡ８、ＮＡ９と、ＮＯＴ回路ＮＴ８、
ＮＴ９と、ＮＯＲ回路ＮＲ２、ＮＲ３と、出力ステー
ジＩ１、Ｉ２とを備える。

【０１００】続いて、図１を参照して、制御回路１２の
構成とその動作について説明する。制御回路１２は、Ｐ
ＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８と
を備える。

【０１０１】ＰＭＯＳトランジスタＱ７の一方の導通端
子は、ノードＮ１からＰＭＯＳトランジスタＱ５ａのゲ
ートに至るまでのデータバスＤＢ１上の一点（ノードＮ
３）に接続される。ＮＭＯＳトランジスタＱ８の一方の
導通端子は、ノードＮ２からＮＭＯＳトランジスタＱ６
ａのゲートに至るまでのデータバスＤＢ２上の一点（ノ
ードＮ４）に接続される。

【０１０２】ＰＭＯＳトランジスタＱ７の他方の導通端
子は、内部電源電位ＶＣＣに接続され、そのゲートは、
出力イネーブル信号ＯＥを受ける。一方、ＮＭＯＳトラ
ンジスタＱ８の他方の導通端子は、接地電位ＶＳＳに接
続され、そのゲートは、内部出力イネーブル信号／ＯＥ
を受ける。

【０１０３】読出動作時（出力イネーブル信号ＯＥがＨ
レベル）においては、ＰＭＯＳトランジスタＱ７および
ＮＭＯＳトランジスタＱ８はともに、非導通状態にな
る。

【０１０４】一方、非読出動作時（出力イネーブル信号
ＯＥがＬレベル）においては、ＰＭＯＳトランジスタＱ
７およびＮＭＯＳトランジスタＱ８はともに、導通状態
になる。この結果、ノードＮ３は内部電源電位ＶＣＣの
レベルにまで充電され、その電位はＨレベルとなる。ま
た、ノードＮ４は接地電位ＶＳＳのレベルにまで放電さ
れ、その電位はＬレベルとなる。

【０１０５】以上の説明を参考にして、半導体記憶装置
１００における外部出力信号ＶＯＵＴの電位変化につい
て説明する。

【０１０６】読出動作時（出力イネーブル信号ＯＥがＨ
レベル）であって、メモリブロック＃１が選択された場
合には、制御回路１２を構成するＰＭＯＳトランジスタ
Ｑ７およびＮＭＯＳトランジスタＱ８は非導通状態にな
り、出力ステージ１は、データバスＤＢ１およびＤＢ２
の電位変化を受ける。

【０１０７】Ｌレベルの第１の内部信号Ｓ１（内部読出
信号ＤがＨレベル）を受けてデータバスＤＢ１がＬレベ
ルに立ち下がると、外部出力信号ＶＯＵＴは、データバ
スＤＢ１の容量によって決定される値で緩やかに立ちあ
がる。この場合、前述したように、データバスＤＢ１の
電位がＬレベルであり、かつデータバスＤＢ２の電位が
Ｈレベルである状態は同時に発生しないので、内部電源
電位ＶＣＣから接地電位ＶＳＳに貫通電流は流れない。

【０１０８】また、Ｈレベルの第２の内部信号Ｓ２（内
部読出信号ＤがＬレベル）を受けてデータバスＤＢ２が
Ｈレベルに立ちあがると、外部出力信号ＶＯＵＴは、デ
ータバスＤＢ２の容量によって決定される値で緩やかに
立ちさがる。この場合も同様に、データバスＤＢ１の電
位がＬレベルであり、かつデータバスＤＢ２の電位がＨ
レベルである状態は同時に発生しないので、内部電源電
位ＶＣＣから接地電位ＶＳＳに貫通電流は流れない。

【０１０９】図６は、本発明の実施の形態１における効
果を説明するためのシミュレーション結果を示す図であ
る。図６においては、Ｈレベルの内部読出信号Ｄに対応
する出力ステージ１への入力信号（図６（ａ）参照）
と、外部出力信号ＶＯＵＴ（図６（ｂ）参照）との関係
を示している。

【０１１０】図６（ａ）、（ｂ）に示すように、出力ス
テージ１への入力信号は、緩やかな波形となっている。
また、外部出力信号ＶＯＵＴの立ち上がり時間および立
ち下がり時間は、長くなっている。

【０１１１】なお、非読出動作時（出力イネーブル信号
ＯＥがＬレベル）である場合には、ＰＭＯＳトランジス
タＱ７は導通状態になり、データバスＤＢ１は内部電源
電位ＶＣＣの電圧レベルにまで充電され、その電位はＨ
レベルとなる。また、ＮＭＯＳトランジスタＱ８は導通
状態になり、データバスＤＢ２は接地電位ＶＳＳの電圧
レベルにまで放電され、その電位はＬレベルとなる。こ
の結果、ＰＭＯＳトランジスタＱ５ａおよびＮＭＯＳト
ランジスタＱ６ａは、ともに非導通状態になり、ノード
Ｎ０すなわち出力パッドＰ１は、瞬時にＨｉインピーダ
ンス状態になる。

【０１１２】すなわち、本発明の実施の形態１における
半導体記憶装置１００は、データバスの容量を利用する
ことで、出力ステージ１を構成するＭＯＳトランジスタ
のゲート幅を変えることなく立ち上がり時間Ｔｒおよび
立ち下がり時間Ｔｊを遅くすること（スルーレートコン
トロール）ができる。

【０１１３】また、制御回路１２を備えることにより、
非読出動作時には瞬時に出力パッドの電位をＨｉインピ
ーダンスに設定することができる。

【０１１４】さらに、図３および図４に示すように、デ
ータバスＤＢ１、ＤＢ２を介してそれぞれ伝送される信
号の立ち上がりタイミングおよび立ち下がりタイミング
をずらすことができるので、出力ステージ１における貫
通電流を防ぐことができる。

【０１１５】［実施の形態２］図７は、本発明の実施の
形態２における半導体記憶装置２００の要部のシステム
構成を示すブロック図であり、図１に示した半導体記憶
装置１００と同じ構成要素には、同一符号および同一記
号を付し、その説明を省略する。

【０１１６】本発明の実施の形態２における半導体記憶
装置２００が、従来の半導体記憶装置と異なるのは、以
下の点にある。

【０１１７】すなわち、その相違点は、データバスＤＢ
０に代わって、２本のデータバスＤＢ１、ＤＢ２を備え
ること、出力バッファ回路５０に代わって、出力ドライ
ブ回路１０と出力ステージ１とを備えること、出力ドラ
イブ回路１０と出力ステージ１とをデータバスＤＢ１、
ＤＢ２で互いに接続すること、データバスＤＢ１および
データバスＤＢ２上の電位を強制的にある値に設定する
制御回路１２を備えること、およびデータバスＤＢ１、
ＤＢ２と出力ドライブ回路１０の２つの出力ノードとの
それぞれの接続点にあたるノードＮ１、Ｎ２と、データ
バスＤＢ１、ＤＢ２と制御回路１２との接続点であるノ
ードＮ３、Ｎ４との間に、スイッチ回路１３を設けてい
ることにある。

【０１１８】図７を参照して、半導体記憶装置２００の
構成とその動作について説明する。スイッチ回路１３
は、マルチプレクサＴ１およびＴ２を備える。マルチプ
レクサＴ１は、ＮＭＯＳトランジスタＱ９とＰＭＯＳト
ランジスタＱ１０とを含み、マルチプレクサＴ２は、Ｎ
ＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１
２とを含む。

【０１１９】ＰＭＯＳトランジスタＱ１０およびＰＭＯ
ＳトランジスタＱ１２のそれぞれのゲートは、内部出力
イネーブル信号／ＯＥを受ける。ＮＭＯＳトランジスタ
Ｑ９およびＮＭＯＳトランジスタＱ１１のそれぞれのゲ
ートは、出力イネーブル信号ＯＥを受ける。

【０１２０】マルチプレクサＴ１（ＮＭＯＳトランジス
タＱ９およびＰＭＯＳトランジスタＱ１０）の一方の導
通端子は、データバスＤＢ１を介してノードＮ１と接続
され、他方の導通端子は、データバスＤＢ１を介してノ
ードＮ３に接続される。

【０１２１】マルチプレクサＴ２（ＮＭＯＳトランジス
タＱ１１およびＰＭＯＳトランジスタＱ１２）の一方の
導通端子は、データバスＤＢ２を介してノードＮ２と接
続され、他方の導通端子は、データバスＤＢ２を介して
ノードＮ４に接続される。

【０１２２】ここで、読出動作時（出力イネーブル信号
ＯＥがＨレベル）では、マルチプレクサＴ１およびＴ２
はともに、導通状態になる。したがって、前述したよう
に、出力ステージ１は、データバスＤＢ１およびＤＢ２
の電位変化を受ける。

【０１２３】一方、非読出動作時（出力イネーブル信号
ＯＥがＬレベル）では、マルチプレクサＴ１およびＴ２
はともに、非導通状態になり、ノードＮ１、Ｎ２とノー
ドＮ３、Ｎ４とは、非接続状態になる。

【０１２４】このように、スイッチ回路１３を設置する
ことにより、読出動作時から非読出動作時に切り替わる
時点において、制御回路１２が駆動（充電または放電す
る）すべきデータバスＤＢ１、ＤＢ２の容量を小さくす
ることができる。この結果、半導体記憶装置２００は、
ノードＮ０上の状態（ＨもしくはＬレベルの電位状態か
らＨｉインピーダンス状態への移行）すなわち出力パッ
ドＰ１の電位を高速に遷移させることがでできる。

【０１２５】すなわち、本発明の実施の形態２における
半導体記憶装置２００は、半導体記憶装置１００の効果
に加えて、スイッチ回路１３を備えることで、出力パッ
ドＰ１を高速にＨｉインピーダンス状態に設定すること
ができる。

【０１２６】［実施の形態３］図８は、本発明の実施の
形態３における半導体記憶装置３００の要部のシステム
構成を示すブロック図であり、図２８に示した半導体記
憶装置９００と同じ構成要素には、同一符号および同一
記号を付し、その説明を省略する。

【０１２７】本発明の実施の形態３における半導体記憶
装置３００が、従来の半導体記憶装置と異なるのは、以
下の点にある。

【０１２８】すなわち、その相違点は、出力バッファ回
路５０に代わって、出力ドライブ回路１４と出力最終段
にあたるクロックドインバータ１６とを備えること、お
よび出力ドライブ回路１４とクロックドインバータ１６
とを、データバスＤＢ０で互いに接続することにある。

【０１２９】図８を参照して、半導体記憶装置３００の
構成とその動作について説明する。図８においては、メ
モリブロック＃１に対応するセンスアンプ６１と、出力
ドライブ回路１４との関係が代表的に示されている。

【０１３０】センスアンプ６１の出力ノードを出力ドラ
イブ回路１４の入力ノードに接続する。そして、出力ド
ライブ回路１４の出力ノードをデータバスＤＢ０上のノ
ードＮ８に接続する。クロックドインバータ１６の入力
ノードは、データバスＤＢ０の末端部分であるノードＮ
９に接続される。クロックドインバータ１６の出力ノー
ドＮ１０は、出力パッドＰ１に接続される。

【０１３１】ここで、図９は、本発明の実施の形態３に
おけるトライステート型の出力ドライブ回路１４の構成
を概略的に示す回路図である。図９では、メモリブロッ
ク＃１に対応するセンスアンプ６１に接続される出力ド
ライブ回路１４についての構成が代表的に示されてい
る。

【０１３２】出力ドライブ回路１４は、ＮＡＮＤ回路Ｎ
Ａ１２と、ＮＯＴ回路ＮＴ１０、ＮＴ１１と、ＮＯＲ回
路ＮＲ４と、出力ステージＩ３とを備える。

【０１３３】ＮＯＴ回路ＮＴ１０は、センスアンプ６１
より内部読出信号Ｄを受けて、これを反転する（／
Ｄ）。ＮＯＴ回路ＮＴ１１は、ブロック選択信号ＢＳ１
を受けて、これを反転する（／ＢＳ１）。

【０１３４】ＮＡＮＤ回路ＮＡ１２は、ブロック選択信
号ＢＳ１と、ＮＯＴ回路ＮＴ１０から出力される信号／
Ｄを受ける。

【０１３５】一方、ＮＯＲ回路ＮＲ４は、ＮＯＴ回路Ｎ
Ｔ１１から出力される信号／ＢＳ１と、ＮＯＴ回路ＮＴ
１０から出力される信号／Ｄを受ける。

【０１３６】出力ステージＩ３を構成するＰＭＯＳトラ
ンジスタＱ１３は、そのゲートがＮＡＮＤ回路ＮＡ１２
の出力ノードに接続される。ＮＭＯＳトランジスタＱ１
４は、そのゲートがＮＯＲ回路ＮＲ４の出力ノードに接
続される。内部信号Ｓ１は、ＰＭＯＳトランジスタＱ１
３とＮＭＯＳトランジスタＱ１４との接続点にあたるノ
ードＮ１１からデータバスＤＢ１上のノードＮ８に伝達
される。

【０１３７】続いて、図９に示す出力ドライブ回路１４
の動作を、その動作波形である図１０および図１１を参
照しながら説明する。

【０１３８】まず、図１０を参照して、センスアンプ６
１からＨレベルの内部読出信号Ｄを受けた場合の動作に
ついて説明する。なお、ブロック選択信号ＢＳ１はＨレ
ベルとする。

【０１３９】ＮＡＮＤ回路ＮＡ１２は、Ｈレベルのブロ
ック選択信号ＢＳ１と、ＮＯＴ回路ＮＴ１０から出力さ
れるＬレベルの信号／Ｄとを受けて、Ｈレベルの信号を
出力する。一方、ＮＯＲ回路ＮＲ４は、ＮＯＴ回路ＮＴ
１１から出力されるＬレベルの信号／ＢＳ１と、ＮＯＴ
回路ＮＴ１０から出力されるＬレベルの信号／Ｄとを受
けて、Ｈレベルの信号を出力する。

【０１４０】したがって、ＰＭＯＳトランジスタＱ１３
は、非導通状態になり、ＮＭＯＳトランジスタＱ１４
は、導通状態になる。これを受けて、ノードＮ１１は、
接地電位ＶＳＳのレベルにまで放電される。この結果、
内部信号Ｓ１の電位は、Ｌレベルに立ち下がる。

【０１４１】続いて、図１１を参照して、センスアンプ
６１からＬレベルの内部読出信号Ｄを受けた場合の動作
について説明する。

【０１４２】ＮＡＮＤ回路ＮＡ１２は、Ｈレベルのブロ
ック選択信号ＢＳ１と、ＮＯＴ回路ＮＴ１０から出力さ
れるＨレベルの信号／Ｄとを受けて、Ｌレベルの信号を
出力する。一方、ＮＯＲ回路ＮＲ４は、ＮＯＴ回路ＮＴ
１１から出力されるＬレベルの信号／ＢＳ１と、ＮＯＴ
回路ＮＴ１０から出力されるＨレベルの信号／Ｄとを受
けて、Ｌレベルの信号を出力する。

【０１４３】したがって、ＰＭＯＳトランジスタＱ１３
は、導通状態になり、ＮＭＯＳトランジスタＱ１４は、
非導通状態になる。これを受けて、ノードＮ１１は、内
部電源電位ＶＣＣのレベルにまで充電される。この結
果、内部信号Ｓ１の電位は、Ｈレベルに立ち上がる。

【０１４４】さらに、ブロック選択信号ＢＳ１がＬレベ
ルである場合には、ＮＡＮＤ回路ＮＡ１２は、Ｈレベル
の信号を出力して、ＮＯＲ回路ＮＲ４は、Ｌレベルの信
号を出力する。これを受けて、ＰＭＯＳトランジスタＱ
１３およびＮＭＯＳトランジスタＱ１４は、非導通状態
となる。この結果、ノードＮ１１は、Ｈｉインピーダン
ス状態になる。

【０１４５】なお、図１２に示すのは、他の出力ドライ
ブ回路１５の構成を示す回路図であって、出力ドライブ
回路１４の代わりに、出力ドライブ回路１５を用いても
効果は同じである。図８に示す出力ドライブ回路１５
は、ＮＡＮＤ回路ＮＡ１３、ＮＡ１４と、ＮＯＴ回路Ｎ
Ｔ１２、ＮＴ１３と、出力ステージＩ３とを備える。

【０１４６】続いて、図８を参照して、クロックドイン
バータ１６の構成とその動作について説明する。クロッ
クドインバータ１６は、Ｈレベル、Ｌレベル、もしくは
Ｈｉインピーダンス（非読出状態）値の信号を出力す
る。

【０１４７】クロックドインバータ１６は、ＰＭＯＳト
ランジスタＱ１５、ＰＭＯＳトランジスタＱ１６ａ、Ｎ
ＭＯＳトランジスタＱ１７ａおよびＮＭＯＳトランジス
タＱ１８を備える。

【０１４８】ＰＭＯＳトランジスタＱ１５の一方の導通
端子は、内部電源電位ＶＣＣに接続され、他方の導通端
子は、ＰＭＯＳトランジスタＱ１６ａの一方の導通端子
に接続される。そして、そのゲートは、内部出力イネー
ブル信号／ＯＥを受ける。

【０１４９】ＮＭＯＳトランジスタＱ１８の一方の導通
端子は、接地電位ＶＳＳに接続され、他方の導通端子
は、ＮＭＯＳトランジスタＱ１７ａの一方の導通端子に
接続される。そして、そのゲートは、出力イネーブル信
号ＯＥを受ける。

【０１５０】ＰＭＯＳトランジスタＱ１６ａとＮＭＯＳ
トランジスタＱ１７ａとの接続点にあたるノードＮ１０
は、出力パッドＰ１に接続される。

【０１５１】ＰＭＯＳトランジスタＱ１６ａおよびＮＭ
ＯＳトランジスタＱ１７ａのそれぞれのゲートは、デー
タバスＤＢ０の末端部分であるノードＮ９に接続され
る。

【０１５２】ＰＭＯＳトランジスタＱ１５およびＮＭＯ
ＳトランジスタＱ１８は、ともに出力イネーブル信号Ｏ
ＥがＨレベルにある場合（すなわち、内部出力イネーブ
ル信号／ＯＥがＬレベル）に導通する。この場合、ＰＭ
ＯＳトランジスタＱ１６ａの一方の導通端子は、内部電
源電位ＶＣＣのレベルにまで充電され、ＮＭＯＳトラン
ジスタＱ１７ａの一方の導通端子は、接地電位ＶＳＳの
レベルにまで放電される。

【０１５３】以上の説明を参考にして、半導体記憶装置
３００における外部出力信号ＶＯＵＴの電位の変化につ
いて説明する。

【０１５４】読出動作時（出力イネーブル信号ＯＥがＨ
レベル）においては、Ｌレベルの内部信号Ｓ１（内部読
出信号ＤがＨレベル）を受けてデータバスＤＢ０がＬレ
ベルに立ち下がると、ＰＭＯＳトランジスタＱ１６ａは
導通状態になり、ＮＭＯＳトランジスタＱ１７ａは非導
通状態になる。この場合、ノードＮ１０は、内部電源電
位ＶＣＣのレベルにまで充電される。この結果、外部出
力信号ＶＯＵＴの電位は、データバスＤＢ０の容量によ
って決定される値で緩やかにＨレベルに立ち上がる。

【０１５５】また、Ｈレベルの内部信号Ｓ１（内部読出
信号ＤがＬレベル）を受けてデータバスＤＢ０がＨレベ
ルに立ちあがると、ＰＭＯＳトランジスタＱ１６ａは非
導通状態になり、ＮＭＯＳトランジスタＱ１７ａは導通
状態になる。この場合、ノードＮ１０は、接地電位ＶＳ
Ｓのレベルにまで放電される。この結果、外部出力信号
ＶＯＵＴは、データバスＤＢ０の容量によって決定され
る値で緩やかにＬレベルに立ち下がる。

【０１５６】図１３は、本発明の実施の形態３における
効果を説明するためのシミュレーション結果を示す図で
ある。図１３においては、Ｈレベルの内部読出信号Ｄに
対応するクロックドインバータ１６への入力信号（図１
３（ａ）参照）と、外部出力信号ＶＯＵＴ（図１３
（ｂ）参照）との関係を示している。

【０１５７】図１３（ａ）、（ｂ）に示すように、クロ
ックドインバータ１６への入力信号は、緩やかな波形と
なっている。また、外部出力信号ＶＯＵＴの立ち上がり
時間および立ち下がり時間は、長くなっている。

【０１５８】一方、非読出動作時（出力イネーブル信号
ＯＥがＬレベル）には、ＰＭＯＳトランジスタＱ１６ａ
およびＮＭＯＳトランジスタＱ１７ａは非導通状態にな
る。この結果、ノードＮ１０（出力パッドＰ１）の電圧
レベルは、瞬時にＨｉインピーダンス状態になる。

【０１５９】すなわち、本発明の実施の形態３における
半導体記憶装置３００は、データバスの容量を利用する
ことで、出力最終段を構成するＭＯＳトランジスタのゲ
ート幅を変えることなく立ち上がり時間Ｔｒおよび立ち
下がり時間Ｔｊを遅くすること（スルーレートコントロ
ール）ができる。

【０１６０】また、使用するデータバスが１本なので、
チップ面積を抑えることができる。さらに、クロックド
インバータ１６を備えることにより、非読出動作時には
瞬時に出力パッドの電位をＨｉインピーダンスに設定す
ることができる。

【０１６１】［実施の形態４］図１４は、本発明の実施
の形態４における半導体記憶装置４００の要部のシステ
ム構成を示すブロック図であり、図８に示す半導体記憶
装置３００と同じ構成要素には、同一符号および同一記
号を付し、その説明を省略する。

【０１６２】本発明の実施の形態４における半導体記憶
装置４００が、従来の半導体記憶装置と異なるのは、以
下の点にある。

【０１６３】すなわち、その相違点は、出力バッファ回
路５０に代わって、出力ドライブ回路１４と出力最終段
にあたるクロックドインバータ１７とを備えること、出
力ドライブ回路１４とクロックドインバータ１７とをデ
ータバスＤＢ０で互いに接続すること、およびクロック
ドインバータ１７を構成するＭＯＳトランジスタとし
て、通常使用されるものと異なるしきい値電圧を有する
ＭＯＳトランジスタを使用することにある。

【０１６４】クロックドインバータ１７は、半導体記憶
装置３００を構成するクロックドインバータ１６のＰＭ
ＯＳトランジスタＱ１６ａに代わって、ＰＭＯＳトラン
ジスタＱ１６ｂを使用し、ＮＭＯＳトランジスタＱ１７
ａに代わって、ＮＭＯＳトランジスタＱ１７ｂを使用す
る。

【０１６５】ここで、ＰＭＯＳトランジスタＱ１６ｂの
しきい値電圧Ｖｔｈｐと、ＮＭＯＳトランジスタＱ１７
ｂのしきい値電圧Ｖｔｈｎとの関係は、式（１）に示す
とおりである。

【０１６６】ＶＣＣ−｜Ｖｔｈｐ｜＜Ｖｔｈｎ …（１）図１５および図１６は、半導体記憶装置４００を構成す
るクロックドインバータ１７と、半導体記憶装置３００
を構成するクロックドインバータ１６との導通関係を示
す図である。

【０１６７】ここで、図１５は、半導体記憶装置３００
を構成するクロックドインバータ１７の動作状態を示し
ており、実線は、ＰＭＯＳトランジスタＱ１６ａの導通
（ＯＮ）−非導通状態（ＯＦＦ）の遷移関係を示し、破
線は、ＮＭＯＳトランジスタＱ１７ａの導通−非導通状
態の遷移関係を示している。なお、ＰＭＯＳトランジス
タＱ１６ａおよびＮＭＯＳトランジスタＱ１７ａは通
常、半導体記憶装置で使用されるＭＯＳトランジスタで
あり、ＰＭＯＳトランジスタＱ１６ａのしきい値電圧
（Ｖｔｈｐ）は約−０．８Ｖ程度、そしてＮＭＯＳトラ
ンジスタＱ１７ａのしきい値電圧（Ｖｔｈｎ）は約０．
８Ｖ程度である。ここで、両者のしきい値電圧の関係
は、式（２）を満たしている。

【０１６８】Ｖｔｈｎ＜ＶＣＣ−｜Ｖｔｈｐ｜ …（２）一方、図１６は、半導体記憶装置４００を構成するクロ
ックドインバータ１７の動作状態を示しており、実線
は、ＰＭＯＳトランジスタＱ１６ｂの導通ー非導通状態
の遷移関係を示し、破線は、ＮＭＯＳトランジスタＱ１
７ｂの導通ー非導通状態の遷移関係を示している。

【０１６９】半導体記憶装置３００を構成するクロック
ドインバータ１６においては、式（２）が成立している
ため、ＰＭＯＳトランジスタＱ１６ａおよびＮＭＯＳト
ランジスタＱ１７ａのそれぞれのゲートにかかる電圧Ｖ
が、Ｖｔｈｎ＜Ｖ＜ＶＣＣ−｜Ｖｔｈｐ｜である場合に
は、ＰＭＯＳトランジスタＱ１６ａおよびＮＭＯＳトラ
ンジスタＱ１７ａはともに導通状態になる（図１５参
照）。従って、内部電源電位ＶＣＣから接地電位ＶＳＳ
に貫通電流が流れてしまう。

【０１７０】一方、半導体記憶装置４００を構成するク
ロックドインバータ１７においては、式（１）が成立し
ているため、ＰＭＯＳトランジスタＱ１６ｂおよびＮＭ
ＯＳトランジスタＱ１７ｂがともに導通状態になる場合
はない（図１６参照）。従って、貫通電流を防止するこ
とができる。

【０１７１】すなわち、半導体記憶装置４００は、半導
体記憶装置３００の効果に加えて、さらにＭＯＳトラン
ジスタの貫通電流を防止することができる。

【０１７２】［実施の形態５］図１７は、本発明の実施
の形態５における半導体記憶装置５００の要部のシステ
ム構成を示すブロック図であり、図８に示す半導体記憶
装置３００と同じ構成要素には、同一符号および同一記
号を付し、その説明を省略する。

【０１７３】本発明の実施の形態５における半導体記憶
装置５００が、従来の半導体記憶装置と異なるのは、以
下の点にある。

【０１７４】すなわち、その相違点は、出力バッファ回
路５０に代わって、出力ドライブ回路１４と出力最終段
にあたるクロックドインバータ１８とを備えること、お
よび出力ドライブ回路１４とクロックドインバータ１８
とを、データバスＤＢ０で互いに接続することにある。

【０１７５】図１７を参照して、半導体記憶装置５００
の構成とその動作について説明する。

【０１７６】クロックドインバータ１８は、ＰＭＯＳト
ランジスタＱ１９ａ、ＰＭＯＳトランジスタＱ２０、Ｎ
ＭＯＳトランジスタＱ２１およびＮＭＯＳトランジスタ
Ｑ２２ａを備える。

【０１７７】ＰＭＯＳトランジスタＱ１９ａの一方の導
通端子は、内部電源電位ＶＣＣに接続され、他方の導通
端子は、ＰＭＯＳトランジスタＱ２０の一方の導通端子
に接続される。ＮＭＯＳトランジスタＱ２２ａの一方の
導通端子は、接地電位ＶＳＳに接続され、他方の導通端
子は、ＮＭＯＳトランジスタＱ２１の一方の導通端子に
接続される。ＰＭＯＳトランジスタＱ１９ａおよびＮＭ
ＯＳトランジスタＱ２２ａのそれぞれゲートは、ノード
Ｎ９でデータバスＤＢ０に接続される。

【０１７８】ＰＭＯＳトランジスタＱ２０およびＮＭＯ
ＳトランジスタＱ２１のそれぞれの他方の導通端子は、
ノードＮ１３で出力パッドＰ１に接続される。ＰＭＯＳ
トランジスタＱ２０のゲートは、内部出力イネーブル信
号／ＯＥを受け、ＮＭＯＳトランジスタＱ２１のゲート
は、出力イネーブル信号ＯＥを受ける。

【０１７９】ＰＭＯＳトランジスタＱ２０およびＮＭＯ
ＳトランジスタＱ２１は、ともに内部出力イネーブル信
号／ＯＥがＬレベル（出力イネーブル信号ＯＥがＨレベ
ル）である場合に導通する。この場合、ノードＮ９上の
電位がＬレベルであるならば、ＰＭＯＳトランジスタＱ
２０の一方の導通端子は、内部電源電位ＶＣＣのレベル
まで充電される。一方、ノードＮ９上の電位がＨレベル
であるならば、ＮＭＯＳトランジスタＱ２１の一方の導
通端子は、接地電位ＶＳＳのレベルまで放電される。

【０１８０】以上の説明を参考にして、半導体記憶装置
５００の出力パッドＰ１における外部出力信号ＶＯＵＴ
の電位の変化について説明する。

【０１８１】読出動作時（出力イネーブル信号／ＯＥが
Ｌレベル）において、Ｌレベルの内部信号Ｓ１（内部読
出信号ＤがＨレベル）を受けてデータバスＤＢ０の電位
がＬレベルに立ち下がると、ＰＭＯＳトランジスタＱ１
９ａが導通状態になり、ＮＭＯＳトランジスタＱ２２ａ
は非導通状態になる。この場合、ノードＮ１３は、デー
タバスＤＢ０の容量によって決定される値で緩やかに内
部電源電位ＶＣＣのレベルにまで充電される。この結
果、外部出力信号ＶＯＵＴの電位は、データバスＤＢ０
の容量によって決定される値で緩やかにＨレベルに立ち
上げる。

【０１８２】また、Ｈレベルの内部信号Ｓ１（内部読出
信号ＤがＬレベル）を受けてデータバスＤＢ０の電位が
Ｈレベルに立ち上がると、ＰＭＯＳトランジスタＱ１９
ａは非導通状態になり、ＮＭＯＳトランジスタＱ２２ａ
は導通状態になる。この場合、ノードＮ１３は、データ
バスＤＢ０の容量によって決定される値で緩やかに接地
電位ＶＳＳのレベルにまで放電される。この結果、外部
出力信号ＶＯＵＴの電位は、データバスＤＢ０の容量に
よって決定される値で緩やかにＬレベルに立ち下がる。

【０１８３】一方、非読出動作時（内部出力イネーブル
信号／ＯＥがＨレベル）では、ＰＭＯＳトランジスタＱ
２０およびＮＭＯＳトランジスタＱ２１は非導通状態に
なる。この結果、ノードＮ１３（出力パッドＰ１）の電
圧レベルは、瞬時にＨｉインピーダンス状態になる。

【０１８４】ところで、外部の配線上を伝送する信号の
電位レベルは、外部の配線につながる負荷によっても変
動を受ける。

【０１８５】ここで、外部の配線上に半導体記憶装置５
００が接続されていて、しかもその出力パッドＰ１がＨ
ｉインピーダンス状態であった場合には、外部の配線上
には、半導体記憶装置５００の出力ピン容量に相当する
負荷のみがつながっているにすぎないとみなすことがで
きる。

【０１８６】一方で、半導体記憶装置３００において
は、その構成から、出力ピン容量は、出力ピンの容量に
さらにＰＭＯＳトランジスタＱ１６ａおよびＮＭＯＳト
ランジスタＱ１７ａ（もしくは、半導体記憶装置４００
におけるＰＭＯＳトランジスタＱ１６ｂおよびＮＭＯＳ
トランジスタＱ１７ｂ）の容量が付加されたものと等し
くなる。

【０１８７】したがって、半導体記憶装置３００を用い
ると、外部の配線上につながる負荷が大きくなり、伝送
する信号波形が鈍ってしまう。これに対して、半導体記
憶装置５００を用いると、外部の配線上の負荷を小さく
抑えることができ、伝送する信号波形に与える影響は少
ない。

【０１８８】すなわち、本発明の実施の形態５における
半導体記憶装置５００は、半導体記憶装置３００の効果
に加えて、さらに、出力ピン容量を小さく抑えることが
できる。

【０１８９】［実施の形態６］図１８は、本発明の実施
の形態６における半導体記憶装置６００の要部のシステ
ム構成を示すブロック図であり、図１７に示す半導体記
憶装置５００と同じ構成要素には、同一符号および同一
記号を付し、その説明を省略する。

【０１９０】本発明の実施の形態４における半導体記憶
装置６００が、従来の半導体記憶装置と異なるのは、以
下の点にある。

【０１９１】すなわち、その相違点は、出力バッファ回
路５０に代わって、出力ドライブ回路１４と出力最終段
にあたるクロックドインバータ１９とを備えること、出
力ドライブ回路１４とクロックドインバータ１９とをデ
ータバスＤＢ０で互いに接続すること、およびクロック
ドインバータ１９を構成するＭＯＳトランジスタとし
て、通常のものと異なるしきい値電圧のＭＯＳトランジ
スタを使用することにある。

【０１９２】クロックドインバータ１９は、半導体記憶
装置５００を構成するクロックドインバータ１８のＰＭ
ＯＳトランジスタＱ１９ａに代わって、ＰＭＯＳトラン
ジスタＱ１９ｂを使用し、ＮＭＯＳトランジスタＱ２２
ａに代わって、ＮＭＯＳトランジスタＱ２２ｂを使用す
る。

【０１９３】ここで、ＰＭＯＳトランジスタＱ１９ｂの
しきい値電圧Ｖｔｈｐと、ＮＭＯＳトランジスタＱ２２
ｂのしきい値電圧Ｖｔｈｎとの関係は、式（１）に示す
とおりである。

【０１９４】図１９および図２０は、半導体記憶装置６
００を構成するクロックドインバータ１９と、半導体記
憶装置５００を構成するクロックドインバータ１８との
導通関係を示す図である。

【０１９５】ここで、図１９は、半導体記憶装置５００
を構成するクロックドインバータ１８の動作状態を示し
ており、実線は、ＰＭＯＳトランジスタＱ１９ａの導通
（ＯＮ）−非導通状態（ＯＦＦ）の遷移関係を示し、破
線は、ＮＭＯＳトランジスタＱ２２ａの導通−非導通状
態の遷移関係を示している。なお、ＰＭＯＳトランジス
タＱ１９ａおよびＮＭＯＳトランジスタＱ２２ａは、半
導体記憶装置で通常使用されているＭＯＳトランジスタ
であり、ＰＭＯＳトランジスタＱ１９ａのしきい値電圧
（Ｖｔｈｐ）は約−０．８Ｖ程度、そしてＮＭＯＳトラ
ンジスタＱ２２ａのしきい値電圧（Ｖｔｈｎ）は約０．
８Ｖ程度である。ここで、両者のしきい値電圧の関係
は、式（２）を満たしている。

【０１９６】一方、図２０は、半導体記憶装置６００を
構成するクロックドインバータ１９の動作状態を示して
おり、実線は、ＰＭＯＳトランジスタＱ１９ｂの導通ー
非導通状態の遷移関係を示し、破線は、ＮＭＯＳトラン
ジスタＱ２２ｂの導通ー非導通状態の遷移関係を示して
いる。

【０１９７】半導体記憶装置５００を構成するクロック
ドインバータ１８においては、式（２）が成立している
ため、ＰＭＯＳトランジスタＱ１９ａおよびＮＭＯＳト
ランジスタＱ２２ａのそれぞれのゲートにかかる電圧Ｖ
が、Ｖｔｈｎ＜Ｖ＜ＶＣＣ−｜Ｖｔｈｐ｜である場合に
は、ＰＭＯＳトランジスタＱ１９ａおよびＮＭＯＳトラ
ンジスタＱ２２ａはともに導通状態になる（図１９参
照）。従って、読出動作時であるならば、内部電源電位
ＶＣＣから接地電位ＶＳＳに貫通電流が流れてしまう。

【０１９８】一方、半導体記憶装置６００を構成するク
ロックドインバータ１９においては、式（１）が成立し
ているため、ＰＭＯＳトランジスタＱ１９ｂおよびＮＭ
ＯＳトランジスタＱ２２ｂはともに導通状態になる場合
はない（図２０参照）。従って、貫通電流を防止するこ
とができる。

【０１９９】すなわち、半導体記憶装置６００は、半導
体記憶装置５００の効果に加えて、さらにＭＯＳトラン
ジスタの貫通電流を防止することができる。

【０２００】［実施の形態７］図２１は、本発明の実施
の形態７における半導体記憶装置７００の要部のシステ
ム構成を示すブロック図であり、図２８に示す従来の半
導体記憶装置９００と同じ構成要素には、同一符号およ
び同一記号を付し、その説明を省略する。

【０２０１】本発明の実施の形態７における半導体記憶
装置７００が、従来の半導体記憶装置と異なるのは、以
下の点にある。

【０２０２】すなわち、その相違点は、出力バッファ回
路５０に代わって、出力ドライブ回路１４と出力ステー
ジ１とを備えること、および出力ドライブ回路１４と出
力ステージ１とをデータバスＤＢ０で互いに接続するこ
と、および出力ステージ１の出力ノードＮ０と出力パッ
ドＰ１との間にマルチプレクサＴ３を備えることにあ
る。

【０２０３】図２１を参考にして、半導体記憶装置７０
０の構成とその動作について説明する。

【０２０４】出力ステージ１の入力ノードは、データバ
スＤＢ０の末端部分にあたるノードＮ９と接続される。

【０２０５】マルチプレクサＴ３は、ＰＭＯＳトランジ
スタＱ２４およびＮＭＯＳトランジスタＱ２５を備え
る。ＰＭＯＳトランジスタＱ２４の一方の導通端子は、
出力ステージ１のノードＮ０に接続され、他方の導通端
子は、出力パッドＰ１に接続される。ＮＭＯＳトランジ
スタＱ２５の一方の導通端子は、同じく出力ステージ１
のノードＮ０に接続され、他方の導通端子は、出力パッ
ドＰ１に接続される。

【０２０６】ＰＭＯＳトランジスタＱ２４のゲートは、
内部出力イネーブル信号／ＯＥを受け、ＮＭＯＳトラン
ジスタＱ２５のゲートは、出力イネーブル信号ＯＥを受
ける。

【０２０７】ＰＭＯＳトランジスタＱ２４およびＮＭＯ
ＳトランジスタＱ２５は、ともに内部出力イネーブル信
号／ＯＥがＬレベル（出力イネーブル信号ＯＥがＨレベ
ル）である場合に導通する。この場合、出力ステージ１
の出力が、そのまま出力パッドＰ１に伝達される。

【０２０８】一方、内部出力イネーブル信号／ＯＥがＬ
レベル（出力イネーブル信号ＯＥがＨレベル）である場
合には非導通状態になる。この場合、出力ステージ１の
出力は出力パッドＰ１に伝達されない。

【０２０９】以上の説明を参考にして、半導体記憶装置
７００における外部出力信号ＶＯＵＴの電位の変化につ
いて説明する。

【０２１０】読出動作時（出力イネーブル信号／ＯＥが
Ｌレベル）において、Ｌレベルの内部信号Ｓ１（内部読
出信号ＤがＨレベル）を受けてデータバスＤＢ０の電位
がＬレベルに立ち下がると、ノードＮ０は、データバス
ＤＢ０の容量によって決定される値で緩やかに内部電源
電位ＶＣＣのレベルにまで充電される。この結果、外部
出力信号ＶＯＵＴの電位は、データバスＤＢ０の容量に
よって決定される値で緩やかにＨレベルに立ち上げる。

【０２１１】また、Ｈレベルの内部信号Ｓ１（内部読出
信号ＤがＬレベル）を受けてデータバスＤＢ０の電位が
Ｈレベルに立ち上がると、ノードＮ０は、データバスＤ
Ｂ０の容量によって決定される値で緩やかに接地電位Ｖ
ＳＳのレベルにまで放電される。この結果、外部出力信
号ＶＯＵＴの電位は、データバスＤＢ０の容量によって
決定される値で緩やかにＬレベルに立ち下がる。

【０２１２】一方、非読出動作時（内部出力イネーブル
信号／ＯＥがＨレベル）では、ノードＮ０（出力パッド
Ｐ１）の電圧レベルは、瞬時にＨｉインピーダンス状態
になる。

【０２１３】さらに、半導体記憶装置３００〜５００に
おけるクロックドインバータ１６〜１９のＰＭＯＳトラ
ンジスタＱ１５およびＮＭＯＳトランジスタＱ１８、も
しくはＰＭＯＳトランジスタＱ２０およびＮＭＯＳトラ
ンジスタＱ２１は、マルチプレクサＴ３と同じく非読出
動作時に高速に出力パッドＰ１をＨｉインピーダンス状
態にする機能をもつが、マルチプレクサＴ３のトランジ
スタサイズは、それらのトランジスタサイズの１／２で
すむ。

【０２１４】すなわち、本発明の実施の形態７における
半導体記憶装置７００は、データバスの容量を利用する
ことで、ＭＯＳトランジスタのゲート幅を変えることな
く立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｊを遅く
すること（スルーレートコントロール）ができる。

【０２１５】また、使用するデータバスが１本なので、
チップ面積を抑えることができる。さらに、マルチプレ
クサＴ３を備えることにより、非読出動作時には瞬時に
出力パッドの電位をＨｉインピーダンスに設定すること
ができる。しかも、トランジスタサイズの小さなＭＯＳ
トランジスタで、この効果を実現することができるの
で、チップ面積を抑えることができる。

【０２１６】［実施の形態８］図２２は、本発明の実施
の形態４における半導体記憶装置８００の要部のシステ
ム構成を示すブロック図であり、図２８に示す半導体記
憶装置９００と同じ構成要素には、同一符号および同一
記号を付し、その説明を省略する。

【０２１７】本発明の実施の形態８における半導体記憶
装置８００が、従来の半導体記憶装置と異なるのは、以
下の点にある。

【０２１８】すなわち、その相違点は、出力バッファ回
路５０に代わって、出力ドライブ回路１４と出力最終段
にあたる出力ステージ２０とを備えること、出力ドライ
ブ回路１４と出力ステージ２０とをデータバスＤＢ０で
互いに接続すること、出力ステージ２０と出力パッドＰ
１との間にマルチプレクサＴ３を備えること、および出
力ステージ２０を構成するＭＯＳトランジスタとして、
通常使用されるものと異なるしきい値電圧を有するＭＯ
Ｓトランジスタを使用することにある。

【０２１９】出力ステージ２０は、従来の半導体記憶装
置９００を構成する出力ステージ１のＰＭＯＳトランジ
スタＱ５ａに代わって、ＰＭＯＳトランジスタＱ５ｂを
使用し、ＮＭＯＳトランジスタＱ６ａに代わって、ＮＭ
ＯＳトランジスタＱ６ｂを使用する。

【０２２０】ここで、ＰＭＯＳトランジスタＱ５ｂのし
きい値電圧Ｖｔｈｐと、ＮＭＯＳトランジスタＱ６ｂの
しきい値電圧Ｖｔｈｎとの関係は、式（１）に示すとお
りである。

【０２２１】図２３および図２４は、半導体記憶装置８
００を構成する出力ステージ２０と、従来の半導体記憶
装置９００を構成する出力ステージ１との導通関係を示
す図である。

【０２２２】ここで、図２３は、半導体記憶装置９００
を構成する出力ステージ１の動作状態を示しており、実
線は、ＰＭＯＳトランジスタＱ５ａの導通（ＯＮ）−非
導通状態（ＯＦＦ）の遷移関係を示し、破線は、ＮＭＯ
ＳトランジスタＱ６ａの導通−非導通状態の遷移関係を
示している。なお、ＰＭＯＳトランジスタＱ５ａおよび
ＮＭＯＳトランジスタＱ６ａは通常、半導体記憶装置で
使用されるＭＯＳトランジスタであり、ＰＭＯＳトラン
ジスタＱ５ａのしきい値電圧（Ｖｔｈｐ）は約−０．８
Ｖ程度、そしてＮＭＯＳトランジスタＱ６ａのしきい値
電圧（Ｖｔｈｎ）は約０．８Ｖ程度である。ここで、両
者のしきい値電圧の関係は、式（２）を満たしている。

【０２２３】一方、図２４は、半導体記憶装置８００を
構成する出力ステージ２０の動作状態を示しており、実
線は、ＰＭＯＳトランジスタＱ５ｂの導通−非導通状態
の遷移関係を示し、破線は、ＮＭＯＳトランジスタＱ６
ｂの導通−非導通状態の遷移関係を示している。

【０２２４】半導体記憶装置９００を構成する出力ステ
ージ１においては、式（２）が成立しているため、ＰＭ
ＯＳトランジスタＱ５ａおよびＮＭＯＳトランジスタＱ
６ａのそれぞれのゲートにかかる電圧Ｖが、Ｖｔｈｎ＜
Ｖ＜ＶＣＣ−｜Ｖｔｈｐ｜である場合には、ＰＭＯＳト
ランジスタＱ５ａおよびＮＭＯＳトランジスタＱ６ａは
ともに導通状態になる（図２３参照）。従って、内部電
源電位ＶＣＣから接地電位ＶＳＳに貫通電流が流れてし
まう。

【０２２５】一方、半導体記憶装置８００を構成する出
力ステージ２０においては、式（１）が成立しているた
め、ＰＭＯＳトランジスタＱ５ｂおよびＮＭＯＳトラン
ジスタＱ６ｂがともに導通状態になる場合はない（図２
４参照）。従って、貫通電流を防止することができる。
すなわち、半導体記憶装置８００は、半導体記憶装置７
００の効果に加えて、さらにＭＯＳトランジスタの貫通
電流を防止することができる。

【０２２６】

【発明の効果】以上のように、請求項１に係る発明によ
れば、、データバスの容量を利用することで、出力ステ
ージ１を構成するＭＯＳトランジスタのゲート幅を変え
ることなく立ち上がり時間Ｔｒおよび立ち下がり時間Ｔ
ｊを遅くすること（スルーレートコントロール）ができ
る。

【０２２７】請求項２に係る発明によれば、請求項１に
係る発明の効果に加えて、データバスを２本使用して、
各々の電位を調整することで、出力最終段での貫通電流
を防ぐことができる。

【０２２８】請求項３および請求項４に係る発明によれ
ば、請求項２に係る発明の効果に加えて、非読出動作時
に、出力パッドを高速にＨｉインピーダンス状態にする
ことができる。

【０２２９】請求項５に係る発明によれば、請求項１に
係る発明の効果に加えて、非読出動作時に、出力パッド
を高速にＨｉインピーダンス状態にすることができる。

【０２３０】請求項６に係る発明によれば、請求項５に
係る発明の効果に加えて、出力最終段での貫通電流を防
ぐことができる。

【０２３１】請求項７に係る発明によれば、請求項１に
係る発明の効果に加えて、非読出動作時に、出力パッド
を高速にＨｉインピーダンス状態にすることができ、か
つ出力ピン容量を抑えることができる。

【０２３２】請求項８に係る発明によれば、請求項７に
係る発明の効果に加えて、出力最終段での貫通電流を防
ぐことができる。

【０２３３】請求項９に係る発明によれば、請求項１に
係る発明の効果に加えて、チップ面積を抑えることがで
きる。

【０２３４】請求項１０に係る発明によれば、請求項９
に係る発明の効果に加えて、非読出動作時に、出力パッ
ドを高速にＨｉインピーダンス状態にすることができ、
さらにチップ面積も抑えることができる。

【０２３５】請求項１１に係る発明によれば、請求項１
０に係る発明の効果に加えて、出力最終段での貫通電流
を防ぐことができる。

【図面の簡単な説明】

【図１】実施の形態１における半導体記憶装置の要部
の構成を概略的に示すブロック図である。

【図２】実施の形態１の出力ドライブ回路の構成を概
略的に示す回路図である。

【図３】実施の形態１の出力ドライブ回路の動作を示
す信号波形図である。

【図４】実施の形態１の出力ドライブ回路の動作を示
す信号波形図である。

【図５】実施の形態１の出力ドライブ回路の構成を概
略的に示す回路図である。

【図６】実施の形態１における半導体記憶装置の動作
を示す出力信号の波形図である。

【図７】実施の形態２における半導体記憶装置の要部
の構成を概略的に示すブロック図である。

【図８】実施の形態３における半導体記憶装置の要部
の構成を概略的に示すブロック図である。

【図９】実施の形態３の出力ドライブ回路の構成を概
略的に示す回路図である。

【図１０】実施の形態３の出力ドライブ回路の動作を
示す信号波形図である。

【図１１】実施の形態３の出力ドライブ回路の動作を
示す信号波形図である。

【図１２】実施の形態３の出力ドライブ回路の構成を
概略的に示す回路図である。

【図１３】実施の形態３における半導体記憶装置の動
作を示す出力信号の波形図である。

【図１４】実施の形態４における半導体記憶装置の要
部の構成を概略的に示すブロック図である。

【図１５】実施の形態４の効果を説明するためのＭＯ
Ｓトランジスタの導通−非導通状態を示す図である。

【図１６】実施の形態４の効果を説明するためのＭＯ
Ｓトランジスタの導通−非導通状態を示す図である。

【図１７】実施の形態５における半導体記憶装置の要
部の構成を概略的に示すブロック図である。

【図１８】実施の形態６における半導体記憶装置の要
部の構成を概略的に示すブロック図である。

【図１９】実施の形態６の効果を説明するためのＭＯ
Ｓトランジスタの導通−非導通状態を示す図である。

【図２０】実施の形態６の効果を説明するためのＭＯ
Ｓトランジスタの導通−非導通状態を示す図である。

【図２１】実施の形態７における半導体記憶装置の要
部の構成を概略的に示すブロック図である。

【図２２】実施の形態８における半導体記憶装置の要
部の構成を概略的に示すブロック図である。

【図２３】実施の形態８の効果を説明するためのＭＯ
Ｓトランジスタの導通−非導通状態を示す図である。

【図２４】実施の形態８の効果を説明するためのＭＯ
Ｓトランジスタの導通−非導通状態を示す図である。

【図２５】従来の半導体記憶装置の要部の構成を概略
的に示すブロック図である。

【図２６】従来の半導体記憶装置におけるメモリブロ
ックの構成を説明するための回路図である。

【図２７】従来の半導体記憶装置におけるメモリセル
の構成を概略的に示す回路図である。

【図２８】従来の半導体記憶装置の要部の構成を概略
的に示すブロック図である。

【図２９】従来の半導体記憶装置における出力バッフ
ァ回路の構成を概略的に示す回路図である。

【図３０】従来の半導体記憶装置における出力バッフ
ァ回路の動作を示す信号波形図である。

【図３１】従来の半導体記憶装置における出力バッフ
ァ回路の動作を示す信号波形図である。

【図３２】従来の半導体記憶装置における出力バッフ
ァ回路の構成を概略的に示す回路図である。

【図３３】従来の半導体記憶装置における問題点を説
明するための信号波形図である。

【符号の説明】

１００〜９００半導体記憶装置、１，２０，Ｉ１，Ｉ
２，Ｉ３出力ステージ、１０，１１，１４，１５，
出力ドライブ回路、１３スイッチ回路、１２制御回
路、１６〜１９クロックドインバータ、５０〜５１
出力バッファ回路、Ｔ１〜Ｔ３マルチプレクサ、＃１
〜＃４メモリブロック、５２アドレスバッファ回路、
５３行デコーダ、５４列デコーダ、５５ブロック
選択回路、５６メモリセルアレイ、５７ビット線負
荷回路、５８データマルチプレクサ、５９ライトド
ライバ群、６０センスアンプ群、６１センスアン
プ、６２入力バッファ回路、７０，７１プリバッフ
ァ回路、ＤＢ０〜ＤＢ２データバス、Ｑ１〜Ｑ２５，
Ｑ５１〜Ｑ５４ＭＯＳトランジスタ、Ｒ１〜Ｒ２抵
抗、ＮＡ１〜ＮＡ１４ＮＡＮＤ回路、ＮＴ１〜ＮＴ１
３ＮＯＴ回路、ＮＲ１〜ＮＲ４ＮＯＲ回路。

Claims

【特許請求の範囲】

【請求項１】読出動作モードにおいて、選択されたメ
モリセルから読み出した内部信号に応答して、出力信号
を発生して出力端子から外部負荷に出力する半導体記憶
装置であって、伝送線と、前記内部信号に応答して、前記伝送線の電位を調整する
ドライブ手段と、第１の電位を供給する第１の電源と、第１の電位よりも
低い第２の電位を供給する第２の電源とを動作電源とし
て、前記伝送線の末端部分の電位に応答して前記出力信
号を発生する出力信号発生手段とを備える、半導体記憶
装置。
【請求項２】前記伝送線は、第１のデータバスと、前記第１のデータバスと異なる第２のデータバスとを備
え、前記ドライブ手段は、前記内部信号に応答して、前記第１のデータバスの電位
を決定する第１の調整手段と、前記内部信号に応答して、前記第２のデータバスの電位
を決定する第２の調整手段とを備え、前記出力信号発生手段は、前記第１のデータバスの末端部分の電位に応答して、前
記第１の電源から電流供給を受けて、前記第１の電位に
対応する前記出力信号を発生して前記出力端子に伝達す
る第１のＰチャネル絶縁ゲート型電界効果トランジスタ
と、前記第２のデータバスの末端部分の電位に応答して、前
記第２の電源から電流供給を受けて、前記第２の電位に
対応する前記出力信号を発生して前記出力端子に伝達す
る第１のＮチャネル絶縁ゲート型電界効果トランジスタ
とを備える、請求項１記載の半導体記憶装置。
【請求項３】前記読出動作モードを指定する第１の制
御信号に応答して、前記第１の電源から電流供給を受け
て、前記第１のデータバスに前記第１の電位に対応する
信号を伝送する第２のＰチャネル絶縁ゲート型電界効果
トランジスタと、前記第１の制御信号を反転した第２の制御信号に応答し
て、前記第２の電源から電流供給を受けて、前記第２の
データバスに前記第２の電位に対応する信号を伝送する
第２のＮチャネル絶縁ゲート型電界効果トランジスタと
をさらに備え、前記第１の制御信号は、前記読出動作モードにおいては
活性化状態であり、前記読出動作モード以外の動作モー
ドにおいては非活性化状態であり、前記第２のＰチャネル絶縁ゲート型電界効果トランジス
タは、前記第１の制御信号が活性化状態であれば非導通
状態になり、前記第１の制御信号が非活性化状態であれ
ば導通状態になり、前記第２のＮチャネル絶縁ゲート型電界効果トランジス
タは、前記第２の制御信号が活性化状態であれば非導通
状態になり、前記第２の制御信号が非活性化状態であれ
ば導通状態になる、請求項２記載の半導体記憶装置。
【請求項４】前記第１のデータバス上に設けられ、前
記第１の調整手段の出力ノードと前記第１のデータバス
との第１の接続点と、前記第２のＰチャネル絶縁ゲート
型電界効果トランジスタの導通経路と前記第１のデータ
バスとの第２の接続点との間に位置する第１のスイッチ
手段と、前記第２のデータバス上に設けられ、前記第２の調整手
段の出力ノードと前記第２のデータバスとの第３の接続
点と、前記第２のＮチャネル絶縁ゲート型電界効果トラ
ンジスタの導通経路と前記第２のデータバスとの第４の
接続点との間に位置する第２のスイッチ手段とをさらに
備え、前記第１のスイッチ手段は、前記第１の制御信号をそのゲートに受ける第３のＮチャ
ネル絶縁ゲート型電界効果トランジスタと、前記第２の制御信号をそのゲートに受ける第３のＰチャ
ネル絶縁ゲート型電界効果トランジスタとを備え、前記第２のスイッチ手段は、前記第１の制御信号をそのゲートに受ける第４のＮチャ
ネル絶縁ゲート型電界効果トランジスタと、前記第２の制御信号をそのゲートに受ける第４のＰチャ
ネル絶縁ゲート型電界効果トランジスタとを備え、前記第１のスイッチ手段は、前記読出動作モード以外の
モードにおいて、前記第２の接続点から前記第１の接続
点への信号の伝送を遮断し、前記第２のスイッチ手段
は、前記読出動作モード以外の動作モードにおいて、前
記第４の接続点から前記第３の接続点への信号の伝送を
遮断する、請求項３記載の半導体記憶装置。
【請求項５】前記出力信号発生手段は、前記読出動作モードを指定する第１の制御信号に応じ
て、前記第２の電源から電流供給を受けて、前記第２の
電位に対応する信号を発生する第５のＮチャネル絶縁ゲ
ート型電界効果トランジスタと、前記第１の制御信号を反転した第２の制御信号に応じ
て、前記第１の電源から電流供給を受けて、前記第１の
電位に対応する信号を発生する第５のＰチャネル絶縁ゲ
ート型電界効果トランジスタと、前記伝送線の末端部分の電位に応じて、前記第５のＰチ
ャネル絶縁ゲート型電界効果トランジスタが発生した信
号を前記出力端子へ伝達する第６のＰチャネル絶縁ゲー
ト型電界効果トランジスタと、前記伝送線の末端部分の電位に応じて、前記第５のＮチ
ャネル絶縁ゲート型電界効果トランジスタが発生した信
号を前記出力端子へ伝達する第６のＮチャネル絶縁ゲー
ト型電界効果トランジスタとを備え、前記第１の制御信号は、前記読出動作モードにおいて
は、活性化状態であり、前記読出動作モード以外の動作
モードにおいては、非活性化状態であり、前記第５のＰチャネル絶縁ゲート型電界効果トランジス
タは、前記第２の制御信号が活性化状態であれば導通状
態になり、前記第２の制御信号が非活性化状態であれば
非導通状態になり、前記第５のＮチャネル絶縁ゲート型電界効果トランジス
タは、前記第１の制御信号が活性化状態であれば導通状
態になり、前記第１の制御信号が非活性化状態であれば
非導通状態になる、請求項１記載の半導体記憶装置。
【請求項６】前記第６のＰチャネル絶縁ゲート型電界
効果トランジスタのしきい値電圧と、前記第６のＮチャ
ネル絶縁ゲート型電界効果トランジスタのしきい値電圧
とを加えた値は、前記第１の電位より高い、請求項５記
載の半導体記憶装置。
【請求項７】前記出力信号発生手段は、前記伝送線の末端部分の電位に応じて、前記第２の電源
から電流供給を受けて、前記第２の電位に対応する信号
を発生する第７のＮチャネル絶縁ゲート型電界効果トラ
ンジスタと、前記伝送線末端部分の電位に応じて、前記第１の電源か
ら電流供給を受けて、前記第１の電位に対応する信号を
発生する第７のＰチャネル絶縁ゲート型電界効果トラン
ジスタと、前記読出動作モードを指定する第１の制御信号に応じ
て、前記第７のＮチャネル絶縁ゲート型電界効果トラン
ジスタが発生した信号を前記出力端子へ伝達する第８の
Ｎチャネル絶縁ゲート型電界効果トランジスタと、前記第１の制御信号を反転した第２の制御信号に応じ
て、前記第７のＰチャネル絶縁ゲート型電界効果トラン
ジスタが発生した信号を前記出力端子へ伝達する第８の
Ｐチャネル絶縁ゲート型電界効果トランジスタとを備
え、前記第１の制御信号は、前記読出動作モードにおいて
は、活性化状態であり、前記読出動作モード以外の動作
モードにおいては、非活性化状態であり、前記第８のＰチャネル絶縁ゲート型電界効果トランジス
タは、前記第２の制御信号が活性化状態であれば導通状
態になり、前記第２の制御信号が非活性化状態であれば
非導通状態になり、前記第８のＮチャネル絶縁ゲート型電界効果トランジス
タは、前記第１の制御信号が活性化状態であれば導通状
態になり、前記第１の制御信号が非活性化状態であれば
非導通状態になる、請求項１記載の半導体記憶装置。
【請求項８】前記第７のＰチャネル絶縁ゲート型電界
効果トランジスタのしきい値電圧と、前記第７のＮチャ
ネル絶縁ゲート型電界効果トランジスタのしきい値電圧
とを加えた値は、前記第１の電位より高い、請求項７記
載の半導体記憶装置。
【請求項９】前記出力信号発生手段は、前記伝送線の末端部分の電位に応じて、前記第１の電源
の電流供給を受けて、前記第１の電位に対応する信号を
前記出力端子へ伝達する第９のＰチャネル絶縁ゲート型
電界効果トランジスタと、前記伝送線の末端部分の電位に応じて、前記第２の電源
の電流供給を受けて、前記第２の電位に対応する信号を
前記出力端子へ伝達する第９のＮチャネル絶縁ゲート型
電界効果トランジスタとを備える、請求項１記載の半導
体記憶装置。
【請求項１０】前記読出動作モードを指定する第１の
制御信号と、前記第１の制御信号を反転した第２の制御
信号とに応じて、前記出力信号発生手段の出力する信号
を前記出力端子に伝達するマルチプレクサ手段をさらに
備える、請求項９記載の半導体記憶装置。
【請求項１１】前記第９のＰチャネル絶縁ゲート型電
界効果トランジスタのしきい値電圧と、前記第９のＮチ
ャネル絶縁ゲート型電界効果トランジスタのしきい値電
圧とを加えた値は、前記第１の電位より高い、請求項９
記載の半導体記憶装置。