JPH10163230A - 半導体実装方法 - Google Patents
半導体実装方法Info
- Publication number
- JPH10163230A JPH10163230A JP8320040A JP32004096A JPH10163230A JP H10163230 A JPH10163230 A JP H10163230A JP 8320040 A JP8320040 A JP 8320040A JP 32004096 A JP32004096 A JP 32004096A JP H10163230 A JPH10163230 A JP H10163230A
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- JP
- Japan
- Prior art keywords
- spacer
- adhesive paste
- stress
- insulating adhesive
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】
【課題】 基板に実装したＩＣの反り応力を緩和し、封
止樹脂の残留応力を小さくして、電極端子の接続信頼性
を向上する。 【解決手段】 ベアＩＣ１をキャリア基板４に実装する
際、電極端子接続部を除く、キャリア基板４上のＩＣ１
が対面する箇所に、予め接続部分の高さに応じた径のス
ペーサー５を含有させた絶縁性の接着ペースト２を塗布
する。ＩＣ１を位置合わせして押しつけ、加熱して導電
性接合剤３および絶縁性接着ペースト２を硬化させる。
これにより、マウント後、常にスペーサー５が、ＩＣ１
の反り応力を緩和する役割を果たす。
止樹脂の残留応力を小さくして、電極端子の接続信頼性
を向上する。 【解決手段】 ベアＩＣ１をキャリア基板４に実装する
際、電極端子接続部を除く、キャリア基板４上のＩＣ１
が対面する箇所に、予め接続部分の高さに応じた径のス
ペーサー５を含有させた絶縁性の接着ペースト２を塗布
する。ＩＣ１を位置合わせして押しつけ、加熱して導電
性接合剤３および絶縁性接着ペースト２を硬化させる。
これにより、マウント後、常にスペーサー５が、ＩＣ１
の反り応力を緩和する役割を果たす。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体の実装技術
に関し、特にベアＩＣを直接、キャリア基板に実装する
半導体実装方法に関するものである。
に関し、特にベアＩＣを直接、キャリア基板に実装する
半導体実装方法に関するものである。
【０００２】
【従来の技術】従来、ベアＩＣの実装方法としては、例
えば、図２に示したように、ＩＣ１に形成した電極バン
プとキャリア基板４の電極とを、半田あるいは導電性接
着剤等からなる導電性接合剤３で接合後、エポキシ樹脂
などを主成分とする絶縁性の封止樹脂６をＩＣ１とキャ
リア基板４の間に注入し、封止樹脂６を加熱硬化させる
といった工法が採用されている。
えば、図２に示したように、ＩＣ１に形成した電極バン
プとキャリア基板４の電極とを、半田あるいは導電性接
着剤等からなる導電性接合剤３で接合後、エポキシ樹脂
などを主成分とする絶縁性の封止樹脂６をＩＣ１とキャ
リア基板４の間に注入し、封止樹脂６を加熱硬化させる
といった工法が採用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、封止樹脂６が熱硬化する過程や、熱履歴
過程において、ＩＣ１とキャリア基板４の導通接合部分
にかかる応力が大きくなる場合や、一端子あたりに加わ
る荷重が大きくなる場合、電極端子の接合が外れるとい
う問題がある。
来の技術では、封止樹脂６が熱硬化する過程や、熱履歴
過程において、ＩＣ１とキャリア基板４の導通接合部分
にかかる応力が大きくなる場合や、一端子あたりに加わ
る荷重が大きくなる場合、電極端子の接合が外れるとい
う問題がある。
【０００４】さらに、上記過程で発生する応力が、封止
樹脂に残留応力を与え、常に接続信頼性を脅かすという
問題があった。
樹脂に残留応力を与え、常に接続信頼性を脅かすという
問題があった。
【０００５】本発明は、このような問題点を解決するも
ので、ＩＣの反り応力を緩和することにより、封止樹脂
の残留応力を小さくし、電極端子の接続信頼性を向上す
るようにした半導体実装方法を提供することを目的とす
る。
ので、ＩＣの反り応力を緩和することにより、封止樹脂
の残留応力を小さくし、電極端子の接続信頼性を向上す
るようにした半導体実装方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体実装方法は、スペーサーを含有する
絶縁性の接着ペーストをＩＣと基板の間に使用して、ベ
アＩＣを基板に実装することを特徴とするものである。
に、本発明の半導体実装方法は、スペーサーを含有する
絶縁性の接着ペーストをＩＣと基板の間に使用して、ベ
アＩＣを基板に実装することを特徴とするものである。
【０００７】これにより、ＩＣマウント後の工程で、封
止樹脂を注入、熱硬化する場合に生じるＩＣの反り応力
が導通接合部のみでなく、スペーサーにも分散されるの
で、反り応力を緩和する役割を果たすことができる。
止樹脂を注入、熱硬化する場合に生じるＩＣの反り応力
が導通接合部のみでなく、スペーサーにも分散されるの
で、反り応力を緩和する役割を果たすことができる。
【０００８】また、ＩＣの反り応力が緩和されれば、絶
縁ペースト全体に残留応力が残りにくくなり、電極端子
の接合部分への絶縁ペーストからの影響も少なくなる。
縁ペースト全体に残留応力が残りにくくなり、電極端子
の接合部分への絶縁ペーストからの影響も少なくなる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。図１は本発明
の一実施の形態を示したもので、スペーサーを含有する
絶縁性の接着ペーストを用い、ベアＩＣを基板に実装す
るものである。
て、図面を参照しながら詳細に説明する。図１は本発明
の一実施の形態を示したもので、スペーサーを含有する
絶縁性の接着ペーストを用い、ベアＩＣを基板に実装す
るものである。
【００１０】まず、図１(a)のペースト塗布工程に示し
たように、キャリア基板４上の電極端子４aには、接着
剤または半田等の導電性接合剤３が塗着されており、キ
ャリア基板４とＩＣ１が対面する箇所には、接続部分の
高さに応じた径のスペーサー５を含む絶縁性の接着ペー
スト２を塗布する。
たように、キャリア基板４上の電極端子４aには、接着
剤または半田等の導電性接合剤３が塗着されており、キ
ャリア基板４とＩＣ１が対面する箇所には、接続部分の
高さに応じた径のスペーサー５を含む絶縁性の接着ペー
スト２を塗布する。
【００１１】次に、図１(b)のＩＣマウント工程では、
電極端子１aとキャリア基板４の電極端子４aとを位置合
わせし、ＩＣ１を押しつける。
電極端子１aとキャリア基板４の電極端子４aとを位置合
わせし、ＩＣ１を押しつける。
【００１２】さらに、図１(c)のペースト硬化工程で
は、加熱により、導電性接合剤３及び絶縁性接着ペース
ト２の硬化を行い、半導体の実装が完成する。
は、加熱により、導電性接合剤３及び絶縁性接着ペース
ト２の硬化を行い、半導体の実装が完成する。
【００１３】以上のように構成された半導体実装方法で
は、以下に示す作用効果がある。まず、ＩＣマウント工
程では、スペーサー５が、ＩＣ１の押し下げ過ぎを防ぐ
役目を果たす。また、ペースト硬化工程では、熱硬化時
に発生するＩＣ１の反り応力が、導電性接合剤３のみで
なく、スペーサー５にも分散されるので、ＩＣ１の反り
を防止する役目を果たす。さらに、ＩＣ１の反り応力が
分散されたことにより、絶縁性接着ペースト２にも残留
応力が残りにくくなり、電極端子接合部への熱力学的影
響が少なくなって、接続信頼性が向上する。
は、以下に示す作用効果がある。まず、ＩＣマウント工
程では、スペーサー５が、ＩＣ１の押し下げ過ぎを防ぐ
役目を果たす。また、ペースト硬化工程では、熱硬化時
に発生するＩＣ１の反り応力が、導電性接合剤３のみで
なく、スペーサー５にも分散されるので、ＩＣ１の反り
を防止する役目を果たす。さらに、ＩＣ１の反り応力が
分散されたことにより、絶縁性接着ペースト２にも残留
応力が残りにくくなり、電極端子接合部への熱力学的影
響が少なくなって、接続信頼性が向上する。
【００１４】絶縁性接着ペースト２に含まれるスペーサ
ー５として、ガラスビーズあるいは絶縁性樹脂ボールを
使用することができる。これらのガラスビーズや絶縁性
樹脂ボールがＩＣの反り応力を緩和し、封止樹脂の残留
応力を小さくし、電極端子の接続信頼性を向上させる作
用を有する。
ー５として、ガラスビーズあるいは絶縁性樹脂ボールを
使用することができる。これらのガラスビーズや絶縁性
樹脂ボールがＩＣの反り応力を緩和し、封止樹脂の残留
応力を小さくし、電極端子の接続信頼性を向上させる作
用を有する。
【００１５】また、絶縁性の接着ペーストが特に熱可塑
性のペーストであると、接着ペーストの接着力が低下す
る温度まで加熱することにより、リペア、リワークが可
能になる。さらに、絶縁性の接着ペーストが、予めフィ
ルム状またはシート状のものに加工されていると、その
フィルムまたはシート状の接着ペーストにおける導通接
合部のみ穴開け加工することによって、あらゆるタイプ
のバンプ配置にも精密な接着が可能となる。
性のペーストであると、接着ペーストの接着力が低下す
る温度まで加熱することにより、リペア、リワークが可
能になる。さらに、絶縁性の接着ペーストが、予めフィ
ルム状またはシート状のものに加工されていると、その
フィルムまたはシート状の接着ペーストにおける導通接
合部のみ穴開け加工することによって、あらゆるタイプ
のバンプ配置にも精密な接着が可能となる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
スペーサーを含む絶縁性の接着ペーストを用いて、ベア
ＩＣを基板に実装する形態にしているので、ＩＣマウン
ト後の工程で、封止樹脂を注入、熱硬化する場合に生じ
るＩＣの反り応力をスペーサーが吸収し、緩和する役割
を果たす。また、ＩＣの反り応力が緩和されれば、絶縁
ペースト全体に残留応力が残りにくくなり、電極端子の
接合部分への絶縁ペーストからの影響も少なくできる。
さらに、ＩＣと基板とのギャップがスペーサーにより確
保されるので、ＩＣマウントの工程で、ＩＣの押し下げ
過ぎを防止できる。 絶縁性接着ペーストとして熱可塑
性のペーストを使用すれば、リペア、リワークが可能に
なり、また、予めフィルム状またはシート状に加工した
ものを使用することにより、接着作業性が向上し、かつ
精度を高めることができる等の効果がある。
スペーサーを含む絶縁性の接着ペーストを用いて、ベア
ＩＣを基板に実装する形態にしているので、ＩＣマウン
ト後の工程で、封止樹脂を注入、熱硬化する場合に生じ
るＩＣの反り応力をスペーサーが吸収し、緩和する役割
を果たす。また、ＩＣの反り応力が緩和されれば、絶縁
ペースト全体に残留応力が残りにくくなり、電極端子の
接合部分への絶縁ペーストからの影響も少なくできる。
さらに、ＩＣと基板とのギャップがスペーサーにより確
保されるので、ＩＣマウントの工程で、ＩＣの押し下げ
過ぎを防止できる。 絶縁性接着ペーストとして熱可塑
性のペーストを使用すれば、リペア、リワークが可能に
なり、また、予めフィルム状またはシート状に加工した
ものを使用することにより、接着作業性が向上し、かつ
精度を高めることができる等の効果がある。
【図１】本発明の一実施の形態における半導体実装方法
の工程断面図である。
の工程断面図である。
【図２】従来例の半導体実装方法の工程断面図である。
１…ＩＣ、 ２…絶縁性接着ペースト、 ３…導電性接
合剤、 ４…キャリア基板、 ５…スペーサー。
合剤、 ４…キャリア基板、 ５…スペーサー。
Claims (5)
- 【請求項１】 ベアＩＣをキャリア基板に実装するに際
し、スペーサーを含有する絶縁性の接着ペーストをＩＣ
と基板の間に使用することを特徴とする半導体実装方
法。 - 【請求項２】 スペーサーがガラスビーズからなること
を特徴とする請求項１記載の半導体実装方法。 - 【請求項３】 スペーサーが絶縁性樹脂ボールからなる
ことを特徴とする請求項１記載の半導体実装方法。 - 【請求項４】 絶縁性の接着ペーストは、熱可塑性の樹
脂からなり、リペア、リワークを可能とすることを特徴
とする請求項１記載の半導体実装方法。 - 【請求項５】 絶縁性の接着ペーストは、予めフィルム
状またはシート状に加工されていることを特徴とする請
求項１記載の半導体実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320040A JPH10163230A (ja) | 1996-11-29 | 1996-11-29 | 半導体実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320040A JPH10163230A (ja) | 1996-11-29 | 1996-11-29 | 半導体実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163230A true JPH10163230A (ja) | 1998-06-19 |
Family
ID=18117077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8320040A Pending JPH10163230A (ja) | 1996-11-29 | 1996-11-29 | 半導体実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163230A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002091474A1 (fr) * | 2001-05-09 | 2002-11-14 | Shindengen Electric Manufacturing Co., Ltd. | Dispositif a semi-conducteur et son procede de production |
| DE10151657C1 (de) * | 2001-08-02 | 2003-02-06 | Fraunhofer Ges Forschung | Verfahren zur Montage eines Chips auf einem Substrat |
| JP2004006670A (ja) * | 2002-02-25 | 2004-01-08 | Seiko Epson Corp | スペーサ付き半導体ウェハ及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP2017143134A (ja) * | 2016-02-09 | 2017-08-17 | 株式会社東芝 | 半導体装置の製造方法、及び半導体装置 |
-
1996
- 1996-11-29 JP JP8320040A patent/JPH10163230A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002091474A1 (fr) * | 2001-05-09 | 2002-11-14 | Shindengen Electric Manufacturing Co., Ltd. | Dispositif a semi-conducteur et son procede de production |
| US7125754B2 (en) | 2001-05-09 | 2006-10-24 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device and its manufacturing method |
| DE10151657C1 (de) * | 2001-08-02 | 2003-02-06 | Fraunhofer Ges Forschung | Verfahren zur Montage eines Chips auf einem Substrat |
| JP2004006670A (ja) * | 2002-02-25 | 2004-01-08 | Seiko Epson Corp | スペーサ付き半導体ウェハ及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP2017143134A (ja) * | 2016-02-09 | 2017-08-17 | 株式会社東芝 | 半導体装置の製造方法、及び半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040831 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041227 |