JPH10163360A - 半導体装置及びボード - Google Patents
半導体装置及びボードInfo
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- JPH10163360A JPH10163360A JP8322944A JP32294496A JPH10163360A JP H10163360 A JPH10163360 A JP H10163360A JP 8322944 A JP8322944 A JP 8322944A JP 32294496 A JP32294496 A JP 32294496A JP H10163360 A JPH10163360 A JP H10163360A
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップ上の電源端子と外部の電源電位間にボ
ンディングワイヤとリードがあるため、それらのインダ
クタンスにより同時スイッチングノイズが生じる。 【解決手段】 高圧電源端子と接地電源端子の一方ある
いは双方をチップ１の裏面に設け、その端子とボード上
の電源平面４、５とをパッケージ７を貫通するリード１
３を用いて最短距離で接続する。
ンディングワイヤとリードがあるため、それらのインダ
クタンスにより同時スイッチングノイズが生じる。 【解決手段】 高圧電源端子と接地電源端子の一方ある
いは双方をチップ１の裏面に設け、その端子とボード上
の電源平面４、５とをパッケージ７を貫通するリード１
３を用いて最短距離で接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置が装着されたボードに関し、特にスイッチング
ノイズが少ないロジック用ＩＣ及びボードに係わる。
導体装置が装着されたボードに関し、特にスイッチング
ノイズが少ないロジック用ＩＣ及びボードに係わる。
【０００２】
【従来の技術】高性能ＣＭＯＳロジックＩＣにおいて、
同時スイッチングノイズ（以下、ΔＩノイズと呼ぶ）が
深刻な問題になってきている。図８は、一般的な半導体
装置とその半導体装置が装着されたボードを示す。図９
は、図８に示した半導体装置におけるΔＩノイズ発生機
構を説明するための模式的な図である。以下、同一の構
成要素には同一の符号を付し、説明を省略する。
同時スイッチングノイズ（以下、ΔＩノイズと呼ぶ）が
深刻な問題になってきている。図８は、一般的な半導体
装置とその半導体装置が装着されたボードを示す。図９
は、図８に示した半導体装置におけるΔＩノイズ発生機
構を説明するための模式的な図である。以下、同一の構
成要素には同一の符号を付し、説明を省略する。
【０００３】図８及び図９に示すように、半導体チップ
１上に形成されたＣＭＯＳロジックＩＣの高圧電源端子
には、出力ドライバ１１の高圧電源端子や電源間キャパ
シタ１２の第１の端子が接続される。半導体チップ１上
の接地電源端子には、出力ドライバ１１の接地電源端子
が接続される。また、接地電源端子には、寄生キャパシ
タ１２が付加されている。
１上に形成されたＣＭＯＳロジックＩＣの高圧電源端子
には、出力ドライバ１１の高圧電源端子や電源間キャパ
シタ１２の第１の端子が接続される。半導体チップ１上
の接地電源端子には、出力ドライバ１１の接地電源端子
が接続される。また、接地電源端子には、寄生キャパシ
タ１２が付加されている。
【０００４】半導体チップ１上の高圧電源端子、接地電
源端子、出力ドライバ１１の出力端子は、それぞれボン
ディングワイヤ２の一端に接続される。各ボンディング
ワイヤ２の他端はそれぞれリード３の一端に接続され
る。
源端子、出力ドライバ１１の出力端子は、それぞれボン
ディングワイヤ２の一端に接続される。各ボンディング
ワイヤ２の他端はそれぞれリード３の一端に接続され
る。
【０００５】これらの半導体チップ１及びボンディング
ワイヤ２はパッケージ７により封止される。また、ボー
ド６には、電源電位ＶＤＤが供給されるＶＤＤ平面４と
接地電位ＧＮＤが供給されるＧＮＤ平面５が設けられて
いる。上述の高圧電源端子及び接地電源端子と電気的に
接続されているワイヤ２は、それぞれＶＤＤ平面４、Ｇ
ＮＤ平面５と接続される。
ワイヤ２はパッケージ７により封止される。また、ボー
ド６には、電源電位ＶＤＤが供給されるＶＤＤ平面４と
接地電位ＧＮＤが供給されるＧＮＤ平面５が設けられて
いる。上述の高圧電源端子及び接地電源端子と電気的に
接続されているワイヤ２は、それぞれＶＤＤ平面４、Ｇ
ＮＤ平面５と接続される。
【０００６】ここで、説明の便宜上、ボンディングワイ
ヤ２のインダクタンスはいずれも等しいとし、リード３
のインダクタンスもいずれも等しいとする。そのボンデ
ィングワイヤ２及びリード３のインダクタンスをそれぞ
れＬｌｅａｄ、Ｌｗｉｒｅとする。また、出力ドライバ
１１の高圧電源端子と電源電位ＶＤＤ間のインダクタン
スをＬｐｏｗｅｒ ８、出力ドライバ１１の接地電源端
子と接地電位ＧＮＤ間のインダクタンスをＬＧＮＤ １
０とすると、 ＬＧＮＤ＝Ｌｐｏｗｅｒ＝Ｌｌｅａｄ＋Ｌｗｉｒｅ となる。ここで、Ｌｐａｃｋａｇｅ＝ＬＧＮＤ＝Ｌｐｏ
ｗｅｒとおく。
ヤ２のインダクタンスはいずれも等しいとし、リード３
のインダクタンスもいずれも等しいとする。そのボンデ
ィングワイヤ２及びリード３のインダクタンスをそれぞ
れＬｌｅａｄ、Ｌｗｉｒｅとする。また、出力ドライバ
１１の高圧電源端子と電源電位ＶＤＤ間のインダクタン
スをＬｐｏｗｅｒ ８、出力ドライバ１１の接地電源端
子と接地電位ＧＮＤ間のインダクタンスをＬＧＮＤ １
０とすると、 ＬＧＮＤ＝Ｌｐｏｗｅｒ＝Ｌｌｅａｄ＋Ｌｗｉｒｅ となる。ここで、Ｌｐａｃｋａｇｅ＝ＬＧＮＤ＝Ｌｐｏ
ｗｅｒとおく。
【０００７】出力ドライバ１１がスイッチング動作する
場合を考える。スイッチングの際に、外部電源すなわち
電源電位ＶＤＤあるいは接地電位ＧＮＤと内部電源すな
わち出力ドライバ１１の高圧電源端子における電位ある
いは接地電源端子における電位との間に生じる電圧変動
をΔＶとし、スイッチングの際の電流変化をΔＩとし、
スイッチング時間をΔｔをすると、 ΔＶ＝Ｌｐａｃｋａｇｅ×ΔＩ／Δｔ となる。
場合を考える。スイッチングの際に、外部電源すなわち
電源電位ＶＤＤあるいは接地電位ＧＮＤと内部電源すな
わち出力ドライバ１１の高圧電源端子における電位ある
いは接地電源端子における電位との間に生じる電圧変動
をΔＶとし、スイッチングの際の電流変化をΔＩとし、
スイッチング時間をΔｔをすると、 ΔＶ＝Ｌｐａｃｋａｇｅ×ΔＩ／Δｔ となる。
【０００８】
【発明が解決しようとする課題】一般に、リードのイン
ダクタンスＬｌｅａｄもしくはボンディングワイヤのイ
ンダクタンスＬｗｉｒｅが大きいため、上述の半導体チ
ップ内の電源電圧変動ΔＶが大きくなってしまうことが
避けられない。
ダクタンスＬｌｅａｄもしくはボンディングワイヤのイ
ンダクタンスＬｗｉｒｅが大きいため、上述の半導体チ
ップ内の電源電圧変動ΔＶが大きくなってしまうことが
避けられない。
【０００９】同時にスイッチングしている出力ドライバ
の個数をｎとし、このｎ個のドライバが一対の電源端子
を共用している場合は、電源電圧変動は、 ΔＶ＝ｎ×Ｌｐａｃｋａｇｅ×ΔＩ／Δｔ とより大きくなる。
の個数をｎとし、このｎ個のドライバが一対の電源端子
を共用している場合は、電源電圧変動は、 ΔＶ＝ｎ×Ｌｐａｃｋａｇｅ×ΔＩ／Δｔ とより大きくなる。
【００１０】このように複数のドライバが同時にスイッ
チングすることによる電源電圧変動を軽減するために、
半導体チップ上の電源端子の数を増やし、電源端子に接
続される出力ドライバの数を減らすことが考えられる。
しかし、こうするとチップ面積が増大するという欠点が
ある。
チングすることによる電源電圧変動を軽減するために、
半導体チップ上の電源端子の数を増やし、電源端子に接
続される出力ドライバの数を減らすことが考えられる。
しかし、こうするとチップ面積が増大するという欠点が
ある。
【００１１】さらに、バスの速度が増加して、出力ドラ
イバのスイッチング間隔が電源電圧変動ΔＶのセトリン
グタイムよりも短くなると、電源電圧変動ΔＶの影響が
ますます大きくなる。
イバのスイッチング間隔が電源電圧変動ΔＶのセトリン
グタイムよりも短くなると、電源電圧変動ΔＶの影響が
ますます大きくなる。
【００１２】本発明は、上記課題に鑑みてなされたもの
で、チップ面積を増加させずに半導体チップ内の電源電
圧の変動を小さくし、高性能でしかもコストが低くパッ
ケージの熱抵抗が小さい半導体装置を実現することを目
的とする。
で、チップ面積を増加させずに半導体チップ内の電源電
圧の変動を小さくし、高性能でしかもコストが低くパッ
ケージの熱抵抗が小さい半導体装置を実現することを目
的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置は、半導体基板と、半導体基板
に供給される第１の電源電位を電源として用いる出力回
路とを有する半導体チップと、半導体チップを封止する
パッケージと、一端が半導体基板の裏面において半導体
基板に接続され、他端がパッケージを貫通して最短距離
でパッケージの外部に突出する導電線とを具備する。
め、本発明の半導体装置は、半導体基板と、半導体基板
に供給される第１の電源電位を電源として用いる出力回
路とを有する半導体チップと、半導体チップを封止する
パッケージと、一端が半導体基板の裏面において半導体
基板に接続され、他端がパッケージを貫通して最短距離
でパッケージの外部に突出する導電線とを具備する。
【００１４】また、上記課題を解決するため、本発明の
ボードは、半導体基板と、半導体基板に供給される第１
の電源電位を電源として用いる出力回路とを有する半導
体チップと、半導体チップを封止するパッケージと、一
端が半導体基板の裏面において半導体基板に接続され、
他端がパッケージを貫通して最短距離でパッケージの外
部に突出する金属線とを有する半導体装置が装着され、
一端が出力回路の出力端子に接続された伝送線と、一端
が伝送線の他端に接続され、伝送線の特性インピーダン
スと一致する抵抗値を有する終端抵抗と、終端抵抗の他
端に接続された終端電源と、金属線の他端に接続され、
第１の電源電位を供給する電源線とを具備する。
ボードは、半導体基板と、半導体基板に供給される第１
の電源電位を電源として用いる出力回路とを有する半導
体チップと、半導体チップを封止するパッケージと、一
端が半導体基板の裏面において半導体基板に接続され、
他端がパッケージを貫通して最短距離でパッケージの外
部に突出する金属線とを有する半導体装置が装着され、
一端が出力回路の出力端子に接続された伝送線と、一端
が伝送線の他端に接続され、伝送線の特性インピーダン
スと一致する抵抗値を有する終端抵抗と、終端抵抗の他
端に接続された終端電源と、金属線の他端に接続され、
第１の電源電位を供給する電源線とを具備する。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１及び図２は、本発明の第１の
実施例を示す。図１に示した実施例において、半導体チ
ップ１の裏面に図示せぬパッドが設けられている。ここ
で、半導体チップ１の基板をバイアスする電源が接地電
源ＧＮＤであるとする。このパッドは、半導体基板の電
源端子であり、出力ドライバ１１の接地電源端子ともな
っている。
施の形態を説明する。図１及び図２は、本発明の第１の
実施例を示す。図１に示した実施例において、半導体チ
ップ１の裏面に図示せぬパッドが設けられている。ここ
で、半導体チップ１の基板をバイアスする電源が接地電
源ＧＮＤであるとする。このパッドは、半導体基板の電
源端子であり、出力ドライバ１１の接地電源端子ともな
っている。
【００１６】このパッドは、リード１３の一端に例えば
半田バンプを介して電気的に接続される。リード１３
は、パッケージ７を貫通し、パッケージ７の外部に突出
している。リード１３の他端は、半導体装置が装着され
るボード６のＧＮＤ平面５に接続される。リード１３
は、パッドとＧＮＤ平面５とが最短距離で接続されるよ
うに、パッケージ７に設置されている。例えば、リード
１３は、パッケージ７の基板の底面と垂直に設けられて
いる。
半田バンプを介して電気的に接続される。リード１３
は、パッケージ７を貫通し、パッケージ７の外部に突出
している。リード１３の他端は、半導体装置が装着され
るボード６のＧＮＤ平面５に接続される。リード１３
は、パッドとＧＮＤ平面５とが最短距離で接続されるよ
うに、パッケージ７に設置されている。例えば、リード
１３は、パッケージ７の基板の底面と垂直に設けられて
いる。
【００１７】なお、出力ドライバ１１の高圧電源端子
は、従来例と同様にボンディングワイヤ２及びリード３
を介してボード６のＶＤＤ平面５に接続されている。本
実施例において、出力ドライバ１１の接地電源端子は、
ＧＮＤ平面４にリード１３のみを介して最短距離で接続
されている。そのため、ＬＧＮＤ１０に対するＬｗｉｒ
ｅの寄与がなくなる。また、リード１３はリード３より
も短いため、リード１３のインダクタンスＬｌｅａｄ’
はリード３のインダクタンスＬｌｅａｄよりも小さくな
る。したがって、ＬＧＮＤ１０は大幅に小さくなる。
は、従来例と同様にボンディングワイヤ２及びリード３
を介してボード６のＶＤＤ平面５に接続されている。本
実施例において、出力ドライバ１１の接地電源端子は、
ＧＮＤ平面４にリード１３のみを介して最短距離で接続
されている。そのため、ＬＧＮＤ１０に対するＬｗｉｒ
ｅの寄与がなくなる。また、リード１３はリード３より
も短いため、リード１３のインダクタンスＬｌｅａｄ’
はリード３のインダクタンスＬｌｅａｄよりも小さくな
る。したがって、ＬＧＮＤ１０は大幅に小さくなる。
【００１８】その結果、図２に示すように、出力ドライ
バ１１に電源電位ＶＤＤ及び接地電位ＧＮＤが供給さ
れ、その出力信号がハイレベルからローレベルに変化す
る場合、スイッチングノイズΔＶの値を大幅に小さくす
ることが可能となる。
バ１１に電源電位ＶＤＤ及び接地電位ＧＮＤが供給さ
れ、その出力信号がハイレベルからローレベルに変化す
る場合、スイッチングノイズΔＶの値を大幅に小さくす
ることが可能となる。
【００１９】また、リード１３がパッケージ７と接触す
る長さはリード３のそれよりも短いので、電気抵抗を下
げるとともにパッケージの熱抵抗を小さくすることがで
きる。
る長さはリード３のそれよりも短いので、電気抵抗を下
げるとともにパッケージの熱抵抗を小さくすることがで
きる。
【００２０】なお、出力ドライバ１１の出力信号がロー
レベルからハイレベルに変化する場合は、Ｌｐｏｗｅｒ
８の値は従来のままであるため、スイッチングノイズΔ
Ｖは従来例と同じ大きさである。
レベルからハイレベルに変化する場合は、Ｌｐｏｗｅｒ
８の値は従来のままであるため、スイッチングノイズΔ
Ｖは従来例と同じ大きさである。
【００２１】しかし、本実施例では、従来例において半
導体チップ１の表面に設けられていた半導体基板用のパ
ッドが不要となる。そのため、そのパッドを電源電位Ｖ
ＤＤに接続することにより、同一の高圧電源端子に接続
される出力ドライバの数を減らすことができる。その結
果、同時にローレベルからハイレベルにスイッチングす
る出力ドライバの数を減らし、ΔＩノイズを低減するこ
とができる。この場合、新たに半導体チップ上にパッド
を設けることはないので、チップ面積は増大しない。
導体チップ１の表面に設けられていた半導体基板用のパ
ッドが不要となる。そのため、そのパッドを電源電位Ｖ
ＤＤに接続することにより、同一の高圧電源端子に接続
される出力ドライバの数を減らすことができる。その結
果、同時にローレベルからハイレベルにスイッチングす
る出力ドライバの数を減らし、ΔＩノイズを低減するこ
とができる。この場合、新たに半導体チップ上にパッド
を設けることはないので、チップ面積は増大しない。
【００２２】また、図３は図２において出力ドライバを
別なものにした実施例を示す。図３において、出力ドラ
イバ２１は、半導体基板をバイアスする電源のみ例えば
図１に示した実施例では接地電位ＧＮＤのみを出力す
る。出力ドライバ２１は、例えばｎチャネルのＭＯＳト
ランジスタであり、ゲートが入力端子となり、ドレイン
が出力端子となり、ソースに上述のリード１３を介して
接地電位ＧＮＤが供給される。
別なものにした実施例を示す。図３において、出力ドラ
イバ２１は、半導体基板をバイアスする電源のみ例えば
図１に示した実施例では接地電位ＧＮＤのみを出力す
る。出力ドライバ２１は、例えばｎチャネルのＭＯＳト
ランジスタであり、ゲートが入力端子となり、ドレイン
が出力端子となり、ソースに上述のリード１３を介して
接地電位ＧＮＤが供給される。
【００２３】また、出力ドライバ２１の出力端子は、半
導体装置のパッケージに設けられたボンディングワイヤ
２及びリード３に接続される。さらに、このリード３は
ボード６上の伝送線２２に接続される。伝送線２２の終
端には終端抵抗２３の一端が接続され、終端抵抗２３の
他端には終端電源Ｖｔｅｒｍが供給される。
導体装置のパッケージに設けられたボンディングワイヤ
２及びリード３に接続される。さらに、このリード３は
ボード６上の伝送線２２に接続される。伝送線２２の終
端には終端抵抗２３の一端が接続され、終端抵抗２３の
他端には終端電源Ｖｔｅｒｍが供給される。
【００２４】この場合、出力ドライバ２１は、出力ドラ
イバがオンして、出力信号がハイレベル例えばＶｔｅｒ
ｍからローレベルに変化する場合にのみ、ＧＮＤ電源を
使用する。そのため、出力ドライバ２１の出力信号上の
ΔＩノイズを低減することができる。
イバがオンして、出力信号がハイレベル例えばＶｔｅｒ
ｍからローレベルに変化する場合にのみ、ＧＮＤ電源を
使用する。そのため、出力ドライバ２１の出力信号上の
ΔＩノイズを低減することができる。
【００２５】なお、上述の実施例において、半導体基板
に電源電位ＶＤＤがバイアスされるものとし、リード１
３をＶＤＤ平面５に接続し、チップ１の裏面のパッドに
電源電位ＶＤＤが供給されるようにしてもよい。この場
合、図２に示した出力ドライバ１１の出力信号がローレ
ベルからハイレベルになるときのΔＩノイズを低減する
ことができる。
に電源電位ＶＤＤがバイアスされるものとし、リード１
３をＶＤＤ平面５に接続し、チップ１の裏面のパッドに
電源電位ＶＤＤが供給されるようにしてもよい。この場
合、図２に示した出力ドライバ１１の出力信号がローレ
ベルからハイレベルになるときのΔＩノイズを低減する
ことができる。
【００２６】また、この場合、半導体チップ１の表面上
に電源電位ＶＤＤ用のパッドが余るため、上述のよう
に、そのパッドを出力ドライバ１１の接地電源端子に用
いて、同一の接地電源端子に接続される出力ドライバの
数を減らすことができる。その結果、同時にハイレベル
からローレベルにスイッチングする出力ドライバの数を
減らし、チップ面積を増やさずにΔＩノイズを低減する
ことができる。
に電源電位ＶＤＤ用のパッドが余るため、上述のよう
に、そのパッドを出力ドライバ１１の接地電源端子に用
いて、同一の接地電源端子に接続される出力ドライバの
数を減らすことができる。その結果、同時にハイレベル
からローレベルにスイッチングする出力ドライバの数を
減らし、チップ面積を増やさずにΔＩノイズを低減する
ことができる。
【００２７】また、半導体基板が裏面のパッド及びリー
ド１３を介してＶＤＤ平面５に接続されている場合、図
４に示すように、出力ドライバ２５に電源電位ＶＤＤの
みを供給することにより、図３に示した実施例と同様に
出力ドライバ２５の出力信号上のΔＩノイズをほとんど
無くすことができる。図４において、出力ドライバ２５
は、例えばｐチャネルのＭＯＳトランジスタである。そ
のゲートは入力端子となり、ドレインは出力端子とな
り、ソースにリード１３を介して電源電位ＶＤＤが供給
される。
ド１３を介してＶＤＤ平面５に接続されている場合、図
４に示すように、出力ドライバ２５に電源電位ＶＤＤの
みを供給することにより、図３に示した実施例と同様に
出力ドライバ２５の出力信号上のΔＩノイズをほとんど
無くすことができる。図４において、出力ドライバ２５
は、例えばｐチャネルのＭＯＳトランジスタである。そ
のゲートは入力端子となり、ドレインは出力端子とな
り、ソースにリード１３を介して電源電位ＶＤＤが供給
される。
【００２８】図５及び図６は、本発明の第２の実施例を
示す。図５は半導体装置及びボードの断面図である。ま
た、図６は図５における半導体チップ１とリード１３と
の接続部を拡大したものである。
示す。図５は半導体装置及びボードの断面図である。ま
た、図６は図５における半導体チップ１とリード１３と
の接続部を拡大したものである。
【００２９】図６に示すように、半導体基板はＮ型領域
３１とＰ型領域３２、３３を有し、基板の裏面にＮ型領
域３１とＰ型領域３３が露出されている。Ｐ型ウェル領
域３２は、Ｎ型基板３１の表面に形成される。Ｐ型領域
３３は、例えば基板の裏面から不純物をイオン注入し、
熱拡散することにより形成され、Ｐ型ウェル領域３２と
電気的に接続されている。
３１とＰ型領域３２、３３を有し、基板の裏面にＮ型領
域３１とＰ型領域３３が露出されている。Ｐ型ウェル領
域３２は、Ｎ型基板３１の表面に形成される。Ｐ型領域
３３は、例えば基板の裏面から不純物をイオン注入し、
熱拡散することにより形成され、Ｐ型ウェル領域３２と
電気的に接続されている。
【００３０】半導体基板の裏面に露出されたＮ型領域３
１及びＰ型領域３３上にはパッド３４ａ、３４ｂがそれ
ぞれ形成される。パッド３４ａ、３４ｂは、それぞれリ
ード３５ａ、３５ｂの一端に例えば半田バンプを介して
電気的に接続される。リード３５ａ、３５ｂは、パッケ
ージ７を貫通し、パッケージ７の外部に突出している。
リード３５ａ、３５ｂの他端は、それぞれ半導体装置が
装着されるボード６のＧＮＤ平面５、ＶＤＤ平面６に接
続される。リード３５ａ、３５ｂは、パッド３４ａとＧ
ＮＤ平面５、パッド３４ｂとＶＤＤ平面６とが最短距離
で接続されるように、パッケージ７に設置されている。
例えば、リード１３は、パッケージ７の基板の底面と垂
直に設けられている。
１及びＰ型領域３３上にはパッド３４ａ、３４ｂがそれ
ぞれ形成される。パッド３４ａ、３４ｂは、それぞれリ
ード３５ａ、３５ｂの一端に例えば半田バンプを介して
電気的に接続される。リード３５ａ、３５ｂは、パッケ
ージ７を貫通し、パッケージ７の外部に突出している。
リード３５ａ、３５ｂの他端は、それぞれ半導体装置が
装着されるボード６のＧＮＤ平面５、ＶＤＤ平面６に接
続される。リード３５ａ、３５ｂは、パッド３４ａとＧ
ＮＤ平面５、パッド３４ｂとＶＤＤ平面６とが最短距離
で接続されるように、パッケージ７に設置されている。
例えば、リード１３は、パッケージ７の基板の底面と垂
直に設けられている。
【００３１】図７は、図５及び図６に示した実施例の等
価回路を模式的に示したものである。図７に示すよう
に、出力ドライバ１１の高圧電源端子と外部電源電位Ｖ
ＤＤとの間のインダクタンスＬｐｏｗｅｒ及び出力ドラ
イバ１１の接地電源端子と外部接地電位ＧＮＤとの間の
インダクタンスＬＧＮＤは、いずれもリード３５
（ａ），３５（ｂ）のインダクタンスＬｌｅａｄ’であ
り、従来よりもインダクタンスが減っている。
価回路を模式的に示したものである。図７に示すよう
に、出力ドライバ１１の高圧電源端子と外部電源電位Ｖ
ＤＤとの間のインダクタンスＬｐｏｗｅｒ及び出力ドラ
イバ１１の接地電源端子と外部接地電位ＧＮＤとの間の
インダクタンスＬＧＮＤは、いずれもリード３５
（ａ），３５（ｂ）のインダクタンスＬｌｅａｄ’であ
り、従来よりもインダクタンスが減っている。
【００３２】そのため、出力ドライバの出力信号をハイ
レベルからローレベルにするときも、ローレベルからハ
イレベルにするときも、チップ面積を増やさずにΔＩノ
イズを大幅に減らすことが可能となる。
レベルからローレベルにするときも、ローレベルからハ
イレベルにするときも、チップ面積を増やさずにΔＩノ
イズを大幅に減らすことが可能となる。
【００３３】また、リード３５ａ、３５ｂがパッケージ
７と接触する長さはリード３のそれよりも短いので、パ
ッケージの熱抵抗を従来よりも小さくすることができ
る。なお、図７に示した実施例において、半導体チップ
上の出力ドライバは、電源電位ＶＤＤと接地電位ＧＮＤ
の両方を出力するものに限られるものではなく、図３や
図４に示した出力ドライバのように電源電位ＶＤＤと接
地電位ＧＮＤの一方を出力するものでもよい。
７と接触する長さはリード３のそれよりも短いので、パ
ッケージの熱抵抗を従来よりも小さくすることができ
る。なお、図７に示した実施例において、半導体チップ
上の出力ドライバは、電源電位ＶＤＤと接地電位ＧＮＤ
の両方を出力するものに限られるものではなく、図３や
図４に示した出力ドライバのように電源電位ＶＤＤと接
地電位ＧＮＤの一方を出力するものでもよい。
【００３４】また、第１及び第２の実施例において、終
端抵抗２３の抵抗値を出力ドライバの出力端子に接続さ
れた伝送線２２の特性インピーダンスに一致させること
により、出力ドライバを高速に動作させることが可能と
なる。
端抵抗２３の抵抗値を出力ドライバの出力端子に接続さ
れた伝送線２２の特性インピーダンスに一致させること
により、出力ドライバを高速に動作させることが可能と
なる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
外部電源からチップへの電源供給経路のインダクタンス
が小さくなるため、スイッチングノイズを低減し、回路
動作マージンや回路性能を向上させることができる。
外部電源からチップへの電源供給経路のインダクタンス
が小さくなるため、スイッチングノイズを低減し、回路
動作マージンや回路性能を向上させることができる。
【００３６】また、高電位電源もしくは低電位電源の少
なくとも一方はチップ裏面から供給されるため、チップ
上面に設けられた電源用パッドを減らすことができ、チ
ップ面積の増加を抑制することが可能となる。さらに、
この電源供給経路によってパッケージの熱抵抗が下がる
ため、半導体チップの信頼性を向上させることができ
る。
なくとも一方はチップ裏面から供給されるため、チップ
上面に設けられた電源用パッドを減らすことができ、チ
ップ面積の増加を抑制することが可能となる。さらに、
この電源供給経路によってパッケージの熱抵抗が下がる
ため、半導体チップの信頼性を向上させることができ
る。
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第１の出力ドライバを示す図。
【図３】本発明の第２の出力ドライバを示す図。
【図４】本発明の第３の出力ドライバを示す図。
【図５】本発明の第２の実施例を示す図。
【図６】図５に示した実施例の一部を拡大した図。
【図７】本発明の第２の実施例における出力ドライバを
示す図。
示す図。
【図８】従来の半導体装置を示す図。
【図９】スイッチングノイズの発生機構を説明する図。
１…半導体チップ、 ２…ボンディングワイヤ、 ３…リード、 ４…ＧＮＤ平面、 ５…ＶＤＤ平面、 ６…ボード、 ７…パッケージ、 ８、９、１０…インダクタンス、 １１…出力ドライバ、 １２…キャパシタ、 １３…リード、 ２１…出力ドライバ、 ２２…伝送線、 ２３…終端抵抗、 ２４…終端電源、 ３１…Ｎ型基板、 ３２…Ｐ型ウェル、 ３３…Ｐ型領域、 ３４ａ、３４ｂ…パッド、 ３５ａ、３５ｂ…リード。
Claims (5)
- 【請求項１】 半導体基板と、前記半導体基板に供給さ
れる第１の電源電位のみを電源として用いる出力回路と
を有する半導体チップと、 前記半導体チップを封止するパッケージと、 一端が前記半導体基板の裏面において前記半導体基板に
接続され、他端が前記パッケージを貫通して最短距離で
前記パッケージの外部に突出する導電線とを具備するこ
とを特徴とする半導体装置。 - 【請求項２】 前記出力回路は、ゲートに入力信号が供
給され、ソースに前記第１の電源電位が供給され、ドレ
インが出力信号を出力するトランジスタを有することを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１導電型の半導体基板と、 前記半導体基板の表面に形成され、前記半導体基板の裏
面に露出されている第２導電型の領域と、 前記半導体基板に供給される第１の電源電位と前記第２
導電型の領域に供給される第２の電源電位の少なくとも
一方を電源として用いる出力回路とを有する半導体チッ
プと、 前記半導体チップを封止するパッケージと、 一端が前記半導体基板の裏面において前記半導体基板に
接続され、他端が前記パッケージを貫通して最短距離で
前記パッケージの外部に突出する第１の導電線と、 一端が前記半導体基板の裏面において前記第２導電型の
領域に接続され、他端が前記パッケージを貫通して最短
距離で前記パッケージの外部に突出する第２の導電線と
を具備することを特徴とする半導体装置。 - 【請求項４】 半導体基板と、前記半導体基板に供給さ
れる第１の電源電位のみを電源として用いる出力回路と
を有する半導体チップと、 前記半導体チップを封止するパッケージと、 一端が前記半導体基板の裏面において前記半導体基板に
接続され、他端が前記パッケージを貫通して最短距離で
前記パッケージの外部に突出する金属線とを有する半導
体装置が装着され、 一端が前記出力回路の出力端子に接続された伝送線と、 一端が前記伝送線の他端に接続され、前記伝送線の特性
インピーダンスと一致する抵抗値を有する終端抵抗と、 前記終端抵抗の他端に接続された終端電源と、 前記金属線の他端に接続され、前記第１の電源電位を供
給する電源線とを具備することを特徴とするボード。 - 【請求項５】 第１導電型の半導体基板と、 前記半導体基板の表面に形成され、前記半導体基板の裏
面に露出されている第２導電型の領域と、 前記半導体基板に供給される第１の電源電位と前記第２
導電型の領域に供給される第２の電源電位の少なくとも
一方を電源として用いる出力回路とを有する半導体チッ
プと、 前記半導体チップを封止するパッケージと、 一端が前記半導体基板の裏面において前記半導体基板に
接続され、他端が前記パッケージを貫通して最短距離で
前記パッケージの外部に突出する第１の導電線と、 一端が前記半導体基板の裏面において前記第２導電型の
領域に接続され、他端が前記パッケージを貫通して最短
距離で前記パッケージの外部に突出する第２の導電線と
を有する半導体装置が装着され、 一端が前記出力回路の出力端子に接続された伝送線と、 一端が前記伝送線の他端に接続され、前記伝送線の特性
インピーダンスと一致する抵抗値を有する終端抵抗と、 前記終端抵抗の他端に接続された終端電源と、 前記第１の金属線の他端に接続され、前記第１の電源電
位を供給する第１の電源線と、 前記第２の金属線の他端に接続され、前記第２の電源電
位を供給する第２の電源線とを具備することを特徴とす
るボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8322944A JPH10163360A (ja) | 1996-12-03 | 1996-12-03 | 半導体装置及びボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8322944A JPH10163360A (ja) | 1996-12-03 | 1996-12-03 | 半導体装置及びボード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163360A true JPH10163360A (ja) | 1998-06-19 |
Family
ID=18149387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8322944A Pending JPH10163360A (ja) | 1996-12-03 | 1996-12-03 | 半導体装置及びボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163360A (ja) |
-
1996
- 1996-12-03 JP JP8322944A patent/JPH10163360A/ja active Pending
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