JPS6038858A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6038858A JPS6038858A JP58146326A JP14632683A JPS6038858A JP S6038858 A JPS6038858 A JP S6038858A JP 58146326 A JP58146326 A JP 58146326A JP 14632683 A JP14632683 A JP 14632683A JP S6038858 A JPS6038858 A JP S6038858A
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- resistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ＣＭＯ８半導体装置の保護に関し、特に、エ
ージング時における静電破壊及び、貫通電流による破壊
等の防止に適したＣＭＯ８半導体装置に関する。
ージング時における静電破壊及び、貫通電流による破壊
等の防止に適したＣＭＯ８半導体装置に関する。
一般に、ＣＭ ＯＳ （Ｃｏｍｐ Ｉｅｍｅｎ ｔ ａ
ｒｙ ＭＱ Ｓ）論理ＶＬＳＩの信頼度試験においては
、所定の入力ピンに信号を印加した状態でエージングす
ることが望ましいと考えられる。この場合、入力信号と
してクロック・パルスを入力する以外のピンをフローテ
ィング状態とすれば、電位が不安定となる。このため、
ＶＬＳ Ｉ内部特に入カバッファ内部では貫通電流が流
れやすい状態になったり、また、それらのピンに接続さ
れるゲートは静電破壊されやすくなる。従って、このフ
ローティングの状態にあるピンにＶＬＳＩ外部のエージ
ング基板に設けた高抵抗を通して電源電圧、あるいは、
接地電位を接続することによりその電位をフラングし、
貫通電流や静電破壊を防止することが考えられる。
ｒｙ ＭＱ Ｓ）論理ＶＬＳＩの信頼度試験においては
、所定の入力ピンに信号を印加した状態でエージングす
ることが望ましいと考えられる。この場合、入力信号と
してクロック・パルスを入力する以外のピンをフローテ
ィング状態とすれば、電位が不安定となる。このため、
ＶＬＳ Ｉ内部特に入カバッファ内部では貫通電流が流
れやすい状態になったり、また、それらのピンに接続さ
れるゲートは静電破壊されやすくなる。従って、このフ
ローティングの状態にあるピンにＶＬＳＩ外部のエージ
ング基板に設けた高抵抗を通して電源電圧、あるいは、
接地電位を接続することによりその電位をフラングし、
貫通電流や静電破壊を防止することが考えられる。
しかしながら、近年、カスタム論理ＬＳＩにおいては、
少量多品種生産が主であるため、製品毎に上述のように
クロレフ・パルスを印加するピンや高抵抗を接続すべき
ピンの位置を考恵した特殊な基板を設計することは、コ
ストの面で問題が太きい。さらに又、ＬＳＩ自体のピン
数が多くなシ、素子破壊防止のエージング基板に抵抗を
挿入することは、基板のコストアンプに繋がる。このた
め、エージング方法をより容易に、よＨｉ’ｌｉ実にす
る技術が望まれてきた。
少量多品種生産が主であるため、製品毎に上述のように
クロレフ・パルスを印加するピンや高抵抗を接続すべき
ピンの位置を考恵した特殊な基板を設計することは、コ
ストの面で問題が太きい。さらに又、ＬＳＩ自体のピン
数が多くなシ、素子破壊防止のエージング基板に抵抗を
挿入することは、基板のコストアンプに繋がる。このた
め、エージング方法をより容易に、よＨｉ’ｌｉ実にす
る技術が望まれてきた。
本発明の目的は、ＣＭＯ８半導体装置の破壊を防止する
ことにある。
ことにある。
本発明の他の目的は、半導体装置のエージングの際、貫
通電流、静電エネルギー等の異常エネルギによる破壊を
防止することが出来る半導体装置を提供するととにある
、。
通電流、静電エネルギー等の異常エネルギによる破壊を
防止することが出来る半導体装置を提供するととにある
、。
本発明の前記ならびにそのほかの目的と新規な性徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
本発明によれば、フローティング防止用抵抗を半渚１体
装散のベレット内部、あるいは、パッケージ内に設け、
少量：多品種やビン数増加に伴って設定困難になるエー
ジング基板の製造を容易かつ単純にするものである。
装散のベレット内部、あるいは、パッケージ内に設け、
少量：多品種やビン数増加に伴って設定困難になるエー
ジング基板の製造を容易かつ単純にするものである。
〔実施例１〕
第１図、および第２図は、本発明をＣＭＯ８半導体集積
回路装置に適用した場合を示す。各図はＩＣの１つのピ
ンについてのみを示す。
回路装置に適用した場合を示す。各図はＩＣの１つのピ
ンについてのみを示す。
第１図は、７０−ティング防止用抵抗を半導体チップの
内部に持つ場合の等価回路であり、第２図は、フローテ
ィング防止用抵抗をパッケージ内に持つ場合の簡略図で
ある。Ａは、入力端子たとえばり一部を意味し、Ａ以外
はすべて半導体チップＩｃ内に形成される。Ｂは内部端
子／ことえはボンディングバンドである。Ｒ７は素子保
護抵抗、几２は、本発明によるフローティング防止用抵
抗で、Ｔ、はＮチャンネルＭＯ８から成る素子保護ダイ
オードである。Ｂは、ＰチャンネルトランジスタＴ３と
ＮチャンネルトランジスタＴ、とを含む論理回路を４１
り成する内部回路である。クロック信号などの人力信号
は、Ｒ，を介して内部回路Ｂに伝達させる。外部端子Ａ
にもし信号が印加されない時には、フローティング防止
用抵抗Ｒ７がＭＯ８ＦＩ！１ＴＴ２のゲートを接地する
。これによってＴ２とｌ１ｌｓ との直列回路に流れる
負通電流を防止すると同時に、静電破壊を防止する。
内部に持つ場合の等価回路であり、第２図は、フローテ
ィング防止用抵抗をパッケージ内に持つ場合の簡略図で
ある。Ａは、入力端子たとえばり一部を意味し、Ａ以外
はすべて半導体チップＩｃ内に形成される。Ｂは内部端
子／ことえはボンディングバンドである。Ｒ７は素子保
護抵抗、几２は、本発明によるフローティング防止用抵
抗で、Ｔ、はＮチャンネルＭＯ８から成る素子保護ダイ
オードである。Ｂは、ＰチャンネルトランジスタＴ３と
ＮチャンネルトランジスタＴ、とを含む論理回路を４１
り成する内部回路である。クロック信号などの人力信号
は、Ｒ，を介して内部回路Ｂに伝達させる。外部端子Ａ
にもし信号が印加されない時には、フローティング防止
用抵抗Ｒ７がＭＯ８ＦＩ！１ＴＴ２のゲートを接地する
。これによってＴ２とｌ１ｌｓ との直列回路に流れる
負通電流を防止すると同時に、静電破壊を防止する。
さらに、第２図のフローティング防止用抵抗Ｒ３をパッ
ケージＰＫＧ内にもうけた場合にも同様なことが言える
。第２図において、ＰＫＧは封止体、ＩＣは半導体チッ
プ（ペレッ））、Ｆはボンディングワイヤで、又、Ｇは
リードである。第１図で設けた本発明の貫通電流防止用
抵抗Ｒ、を、素子外部、つまり、パッケージＰＫＧ内に
抵抗Ｉ６として作り、その抵抗Ｒ３は接地しである。第
２図においては、第１図の抵抗■ｔ、、Ｔ、（素子保護
ダイオード）は、半導体チップＩＣ内部にあり、端子Ｃ
において加えられた電源電圧、接地電位は、入力端子の
場合には、そのまま、電源電圧、接地電位として加わり
、従って、素子内部には、貫通電流が流れない。又、端
子Ｃに正′帛な信号が加えられた場合には、抵抗Ｒ３は
高抵抗であるため、接地とのショートは生じない。以上
のような措造と、実際の半導体装置に応用した例を以下
に示す。
ケージＰＫＧ内にもうけた場合にも同様なことが言える
。第２図において、ＰＫＧは封止体、ＩＣは半導体チッ
プ（ペレッ））、Ｆはボンディングワイヤで、又、Ｇは
リードである。第１図で設けた本発明の貫通電流防止用
抵抗Ｒ、を、素子外部、つまり、パッケージＰＫＧ内に
抵抗Ｉ６として作り、その抵抗Ｒ３は接地しである。第
２図においては、第１図の抵抗■ｔ、、Ｔ、（素子保護
ダイオード）は、半導体チップＩＣ内部にあり、端子Ｃ
において加えられた電源電圧、接地電位は、入力端子の
場合には、そのまま、電源電圧、接地電位として加わり
、従って、素子内部には、貫通電流が流れない。又、端
子Ｃに正′帛な信号が加えられた場合には、抵抗Ｒ３は
高抵抗であるため、接地とのショートは生じない。以上
のような措造と、実際の半導体装置に応用した例を以下
に示す。
第３図は、上記第１図に示した第１１造をよシ具体的に
示すものである。７０−ティング防止用高抵抗を拡散層
内に設けた場合の平面図である１、第４図は第３図のＡ
、Ｂ線に沿う断面図である。
示すものである。７０−ティング防止用高抵抗を拡散層
内に設けた場合の平面図である１、第４図は第３図のＡ
、Ｂ線に沿う断面図である。
第３図、及び、第４図は、素子周辺に形成された本発明
による拡散層抵抗の周辺である。Ａ方向の延長上には素
子保護抵抗とポンディングパッドがあシ、Ｂ方向の延長
には素子が存在している。
による拡散層抵抗の周辺である。Ａ方向の延長上には素
子保護抵抗とポンディングパッドがあシ、Ｂ方向の延長
には素子が存在している。
１８は、ポリシリコンから成り、急峻な異状電圧に対す
る素子保護抵抗である。１８け、入力用のボンディング
バンドに繋がや、連続するアルミニウム配線１６は、本
発明の拡散層抵抗とコンタクト１２、及び、素子保護ダ
イオードとのコンタクト１５を得、素子領域に延びてい
る。又、一方のアルミニウム配線Ｊ７は、本発明の拡散
層抵抗と素子保護ダイオードのゲート９とコンタクトを
得、接地配線として延びている。
る素子保護抵抗である。１８け、入力用のボンディング
バンドに繋がや、連続するアルミニウム配線１６は、本
発明の拡散層抵抗とコンタクト１２、及び、素子保護ダ
イオードとのコンタクト１５を得、素子領域に延びてい
る。又、一方のアルミニウム配線Ｊ７は、本発明の拡散
層抵抗と素子保護ダイオードのゲート９とコンタクトを
得、接地配線として延びている。
本発明の貫通電流保は用の高抵抗は、人出カ用のアルミ
ニウム配線】６と接地用のアルミニウム配線エフの間に
Ｐ＋型拡散領域４．及び５を介してＰ−型拡散領域に出
来、入出力配置ｊ１６と接地用の配線１７は夫々のＰ−
型拡散領域４，５上でコンタクトホール１２，１３を形
成している。Ｐ−型拡散領域は、貝通電流保眼用の高抵
抗としても働くが、同時に素子保護ダイオードでおるＭ
Ｏ８素子のウェル層もかねている。Ｐ 型拡散領域５の
となりには、素子保護ダイオードのドレイン飴域６が存
在し、コンタクトホール６をｐ ｍ拡散領域５と共有し
ている。又、接地用のアルミニウム配線１７は、素子保
護ダイオードのケート９とコンタクトホール１４で繋が
っている。又、素子保護ダイオードのソース拡散領域７
は、入出力用の配線】６とコンタクトホール１５で接触
している。以下、構造の詳細について説明を行なえば以
下のとおりである。
ニウム配線】６と接地用のアルミニウム配線エフの間に
Ｐ＋型拡散領域４．及び５を介してＰ−型拡散領域に出
来、入出力配置ｊ１６と接地用の配線１７は夫々のＰ−
型拡散領域４，５上でコンタクトホール１２，１３を形
成している。Ｐ−型拡散領域は、貝通電流保眼用の高抵
抗としても働くが、同時に素子保護ダイオードでおるＭ
Ｏ８素子のウェル層もかねている。Ｐ 型拡散領域５の
となりには、素子保護ダイオードのドレイン飴域６が存
在し、コンタクトホール６をｐ ｍ拡散領域５と共有し
ている。又、接地用のアルミニウム配線１７は、素子保
護ダイオードのケート９とコンタクトホール１４で繋が
っている。又、素子保護ダイオードのソース拡散領域７
は、入出力用の配線】６とコンタクトホール１５で接触
している。以下、構造の詳細について説明を行なえば以
下のとおりである。
１は、Ｎ−型半導体基板、２は、不発ψ」の抵抗を得る
拡散領域であり、素子保護ダイオード形成領域でもおる
。３は酸化シリコン（Ｓ ｉ Ｏ，）から成るフィール
ド絶縁膜である。４、及び５は前述のように拡散層２か
ら高抵抗を得るためのＰ 型拡散領域であり、又、６，
７ＯＮ″−型拡散領域は、素子保護ダイオードのための
ソース・ドレインを形成している。本発明の貫通電流防
止のための高抵抗はＰ＋型拡散領域４，５の間のＰ−型
拡散領域内に形成さり、るが、この抵抗値は、約ＩＭΩ
程度に形成されであると良い。９は、素子保護ダイオー
ドのだめのゲート電極であり、Ｐ−型拡散領域２とゲー
ＨＲ極９の間には、酸化シリコン（Ｓ＋Ｏｔ）から成る
ゲート絶縁膜８が存在する。又、ゲート電極９０表面は
電界集中を防ぐために、薄いシリコン酸化膜ｌＯを形成
しである。１０はリンシリケートガラス（ＰＳＧ）から
成る層間絶縁膜であり、１２，１３．１４，１５．で夫
々コンタクトホールを形成している。この４つのコンタ
クトホールは前述の通り、１２．１３が高抵抗を得るた
めに、又、１３．１５は素子保護用ダイオードのソース
・ドレインコンタクト部であシ、さらに１４は接地を得
るために形成されている。１６．１７も、前述したよう
に入出力用、及び、接地に繋がるアルミニウム配線で、
１８は、異状電圧防止用の抵抗として働くポリシリコン
配線である。さらに１９は素子表面を保護するファイナ
ルパッシベーション膜でリンシリケートガラス（ＰＥＧ
）からなっている。
拡散領域であり、素子保護ダイオード形成領域でもおる
。３は酸化シリコン（Ｓ ｉ Ｏ，）から成るフィール
ド絶縁膜である。４、及び５は前述のように拡散層２か
ら高抵抗を得るためのＰ 型拡散領域であり、又、６，
７ＯＮ″−型拡散領域は、素子保護ダイオードのための
ソース・ドレインを形成している。本発明の貫通電流防
止のための高抵抗はＰ＋型拡散領域４，５の間のＰ−型
拡散領域内に形成さり、るが、この抵抗値は、約ＩＭΩ
程度に形成されであると良い。９は、素子保護ダイオー
ドのだめのゲート電極であり、Ｐ−型拡散領域２とゲー
ＨＲ極９の間には、酸化シリコン（Ｓ＋Ｏｔ）から成る
ゲート絶縁膜８が存在する。又、ゲート電極９０表面は
電界集中を防ぐために、薄いシリコン酸化膜ｌＯを形成
しである。１０はリンシリケートガラス（ＰＳＧ）から
成る層間絶縁膜であり、１２，１３．１４，１５．で夫
々コンタクトホールを形成している。この４つのコンタ
クトホールは前述の通り、１２．１３が高抵抗を得るた
めに、又、１３．１５は素子保護用ダイオードのソース
・ドレインコンタクト部であシ、さらに１４は接地を得
るために形成されている。１６．１７も、前述したよう
に入出力用、及び、接地に繋がるアルミニウム配線で、
１８は、異状電圧防止用の抵抗として働くポリシリコン
配線である。さらに１９は素子表面を保護するファイナ
ルパッシベーション膜でリンシリケートガラス（ＰＥＧ
）からなっている。
上に説明した本発明の構造においては、Ｐ−型拡散層が
高抵抗を得ているため、貫通電流、特に、エージング時
における貫通電流を防止することが出来る。
高抵抗を得ているため、貫通電流、特に、エージング時
における貫通電流を防止することが出来る。
〔実施例２〕
次に、本発明の第２の実施例であるフローティング防止
用高抵抗をパッケージ内に設けた場合の半導体装置の構
造について、第５図及び第６図を参照にして詳細に説明
する。
用高抵抗をパッケージ内に設けた場合の半導体装置の構
造について、第５図及び第６図を参照にして詳細に説明
する。
これは、前記素子内にもうけた貫通電流防止用の高抵抗
を半導体チップＩＣの外部、パッケージＰＫＧ内に設け
るものである。第５図、及び、第６図において、リード
２１は接地として用いるもので、このリード２１は、外
部ビン２５の途中で各リードの下を通るリング状の金属
層２２と導通している。リング状の金属層２２とリード
２１との間には、高抵抗物質２６が存在する。リード２
１０入出力ピン２５は、高抵抗物質２６を介して接地電
位を持つリング状の金属層２２と導通しているため、前
記素子内に設けた高抵抗と同じく、貫通電流を防ぐこと
ができる。エージング時に入力信号を印加しないビンは
、電源電圧、又は、接地電位が加わわるので、貫通電流
が防止される。筐た、入力信号が印加されるパッケージ
内の高抵抗により、その信号電圧がショートされること
がない。高抵抗物り↓としては、カーボン又は少おのり
に粉末を混入しＡ−ポリイミド系あるいはエポキシ系樹
脂等が用いらｉＬる。金Ｆｉ／Ｎ２２はセラミック基板
２０上に印刷等によって形成された高融点金旌（Ｍｏ、
Ｗ等）等からなる。＋） 、Ｚ−ド２１は樹脂層がその
下層く形成されているので、マスク蒸着法あるいは兵空
蒸妬後フォトリングラフィ技術を用いて微■に形成でき
る。その材料としでは銅おるいはアルミニウム・等がよ
い。
を半導体チップＩＣの外部、パッケージＰＫＧ内に設け
るものである。第５図、及び、第６図において、リード
２１は接地として用いるもので、このリード２１は、外
部ビン２５の途中で各リードの下を通るリング状の金属
層２２と導通している。リング状の金属層２２とリード
２１との間には、高抵抗物質２６が存在する。リード２
１０入出力ピン２５は、高抵抗物質２６を介して接地電
位を持つリング状の金属層２２と導通しているため、前
記素子内に設けた高抵抗と同じく、貫通電流を防ぐこと
ができる。エージング時に入力信号を印加しないビンは
、電源電圧、又は、接地電位が加わわるので、貫通電流
が防止される。筐た、入力信号が印加されるパッケージ
内の高抵抗により、その信号電圧がショートされること
がない。高抵抗物り↓としては、カーボン又は少おのり
に粉末を混入しＡ−ポリイミド系あるいはエポキシ系樹
脂等が用いらｉＬる。金Ｆｉ／Ｎ２２はセラミック基板
２０上に印刷等によって形成された高融点金旌（Ｍｏ、
Ｗ等）等からなる。＋） 、Ｚ−ド２１は樹脂層がその
下層く形成されているので、マスク蒸着法あるいは兵空
蒸妬後フォトリングラフィ技術を用いて微■に形成でき
る。その材料としでは銅おるいはアルミニウム・等がよ
い。
なお、第５図、及び、第６図において、セラミック２０
は、接着剤ガラス２７で素子を封止している。又、２４
はペレット、２３は金（Ａｕ）からなるボンディングワ
イヤである。なお、リード２１は、触手状に交互に延び
、数十本の外部リードビン２５を出している。
は、接着剤ガラス２７で素子を封止している。又、２４
はペレット、２３は金（Ａｕ）からなるボンディングワ
イヤである。なお、リード２１は、触手状に交互に延び
、数十本の外部リードビン２５を出している。
（１）入出力部に接地レベルと繋がる高抵抗を有するこ
とによって、ＣＭＯ８ＶＬＳＩの入力バッファの貫通電
流保護が得られる。特に、エージング等の際、フローテ
ィングビンを接地、あるいは、電源電圧にクランプする
ことにより、フローティングピンに繋がる素子において
貫通電流とショートが防止出来る。
とによって、ＣＭＯ８ＶＬＳＩの入力バッファの貫通電
流保護が得られる。特に、エージング等の際、フローテ
ィングビンを接地、あるいは、電源電圧にクランプする
ことにより、フローティングピンに繋がる素子において
貫通電流とショートが防止出来る。
（２１ＣＭ Ｏ８Ｖ Ｌ ８ Ｉ製品のエージングを製
品毎に特殊なボードを設計する必要がなく、安価なエー
ジング基板を得ることが出来、従って、製品コストを低
くおさえることが出来る。
品毎に特殊なボードを設計する必要がなく、安価なエー
ジング基板を得ることが出来、従って、製品コストを低
くおさえることが出来る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で腫々変更可能で
あることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で腫々変更可能で
あることはいうまでもない。
たとえば、ゲート電極９を形成するポリシリコンは、シ
リサイドでも良く、又、層間絶縁膜１１は酸化シリコン
で形成しても、本発明の効果を失なうものではない。又
、１のＮ−型半導体基板をＰ−型半導体とし、Ｉ゛−拡
散層２をＮ−拡散層、Ｐ＋型拡散層４，５をＮ＋型型数
散層Ｎ＋型型数散層６７をＰ 型拡散庖として形成して
も良い。
リサイドでも良く、又、層間絶縁膜１１は酸化シリコン
で形成しても、本発明の効果を失なうものではない。又
、１のＮ−型半導体基板をＰ−型半導体とし、Ｉ゛−拡
散層２をＮ−拡散層、Ｐ＋型拡散層４，５をＮ＋型型数
散層Ｎ＋型型数散層６７をＰ 型拡散庖として形成して
も良い。
さらに、接地用金属２１は、釦１以外に導電性の金属で
あればよい０、高抵抗物質も同様に高抵抗なその特徴と
する物質であればよい。
あればよい０、高抵抗物質も同様に高抵抗なその特徴と
する物質であればよい。
第１図は、フローティング防止用抵抗−ｉ Ｔ Ｃ内部
にもつ場合の、本発明による半うｎ体栽ｔ′ｉ′のζＴ
価回路図、 第２図は、ノロ−ティング防止用抵抗全パッケージ内に
もつ場合の、不発ψｊによる半導体装Ｕ′Ｌの概略図、 第３図は、高抵抗を拡散層内に設けた場イ］の、本発明
の半導体装置の平面図、 第４図は、第３図のＡＢに沿う断面図、第５図は、高抵
抗をパッケージ内に設けた場合の、本発明の半導体装置
の平面図、 第６図は、第５図のＡＢに沿う断面図。 Ａ・・・外部端子、Ｂ・・・内部素子、Ｃ・・・外部端
子、ＩＣ−１，ペレット（チップ）、ＰＫＧ・・・封止
体、Ｆ・・・ボンディングワイヤ、Ｇ・・リード、Ｒ＋
・・・素子採掘抵抗、几７．Ｒ３・・・本発明の貫通
電流防止のための抵抗、Ｔ、・・・素子保護ダイオード
、１・・・Ｎ−型半導体基板、２・・・Ｐ−型ウェル層
、３・・・フィールド絶縁膜（ｓｉＯ７）、４，５・・
Ｐ 型拡散領域、６．７・・・Ｎ＋＋拡散領域、８・・
・ゲート絶縁膜、９・・・ゲート（ポリシリコン）、１
０・・・ゲート保護膜（Ｓｉｎ２） 、 １１・・・層
間絶縁膜（ＰＳＧ）、１２・・・高抵抗のためのコンタ
クトホール、１３・・・接地配線のだめのコンタクトホ
ール、１４・・・ゲートコンタクトホール、１５・・・
８．Ｄコンタクトホール、１６・・・入出力に係わるア
ルミニウム（ＡＡ）配線、１７・・接地に係わるアルミ
ニウム（Ａｔ）配線、１８・・・素子保獲抵抗であるポ
リシリコン、１９・・・ファイナルパッシベーションｆ
ｆｊ （Ｐ Ｓ ＧＬ’０−２０・・セラミック封正体
、２１・・・リード（銅）、２１・・・入出力リード（
銅線）、２２・・・接地用金屑、２３・・・ボンディン
グワイヤー（金）、２４・・・ペレット、２５・・・外
部接続ビン、２５′・・・外部接続ビン、２６・・・高
抵抗物質、２７・・ガラス。 第 ３ 図 第 ４ 図 第 ５ 図 第６図
にもつ場合の、本発明による半うｎ体栽ｔ′ｉ′のζＴ
価回路図、 第２図は、ノロ−ティング防止用抵抗全パッケージ内に
もつ場合の、不発ψｊによる半導体装Ｕ′Ｌの概略図、 第３図は、高抵抗を拡散層内に設けた場イ］の、本発明
の半導体装置の平面図、 第４図は、第３図のＡＢに沿う断面図、第５図は、高抵
抗をパッケージ内に設けた場合の、本発明の半導体装置
の平面図、 第６図は、第５図のＡＢに沿う断面図。 Ａ・・・外部端子、Ｂ・・・内部素子、Ｃ・・・外部端
子、ＩＣ−１，ペレット（チップ）、ＰＫＧ・・・封止
体、Ｆ・・・ボンディングワイヤ、Ｇ・・リード、Ｒ＋
・・・素子採掘抵抗、几７．Ｒ３・・・本発明の貫通
電流防止のための抵抗、Ｔ、・・・素子保護ダイオード
、１・・・Ｎ−型半導体基板、２・・・Ｐ−型ウェル層
、３・・・フィールド絶縁膜（ｓｉＯ７）、４，５・・
Ｐ 型拡散領域、６．７・・・Ｎ＋＋拡散領域、８・・
・ゲート絶縁膜、９・・・ゲート（ポリシリコン）、１
０・・・ゲート保護膜（Ｓｉｎ２） 、 １１・・・層
間絶縁膜（ＰＳＧ）、１２・・・高抵抗のためのコンタ
クトホール、１３・・・接地配線のだめのコンタクトホ
ール、１４・・・ゲートコンタクトホール、１５・・・
８．Ｄコンタクトホール、１６・・・入出力に係わるア
ルミニウム（ＡＡ）配線、１７・・接地に係わるアルミ
ニウム（Ａｔ）配線、１８・・・素子保獲抵抗であるポ
リシリコン、１９・・・ファイナルパッシベーションｆ
ｆｊ （Ｐ Ｓ ＧＬ’０−２０・・セラミック封正体
、２１・・・リード（銅）、２１・・・入出力リード（
銅線）、２２・・・接地用金屑、２３・・・ボンディン
グワイヤー（金）、２４・・・ペレット、２５・・・外
部接続ビン、２５′・・・外部接続ビン、２６・・・高
抵抗物質、２７・・ガラス。 第 ３ 図 第 ４ 図 第 ５ 図 第６図
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳデバイスによ多構成された半導体装置にお
いて、入力信号を受信する配線が、入力部において高抵
抗を介して接地と導通していることを特徴とする半導体
集積回路装置。 ２、ＣＭＯＳデバイスによ多構成された半導体装置にお
いて、入力信号を受信する配線が、封止体中で、高抵抗
層を介して、接地に接続するための金属層に接続されて
いることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146326A JPS6038858A (ja) | 1983-08-12 | 1983-08-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146326A JPS6038858A (ja) | 1983-08-12 | 1983-08-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038858A true JPS6038858A (ja) | 1985-02-28 |
Family
ID=15405140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146326A Pending JPS6038858A (ja) | 1983-08-12 | 1983-08-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038858A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803536A (en) * | 1986-10-24 | 1989-02-07 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
| FR2627028A1 (fr) * | 1988-02-04 | 1989-08-11 | Sgs Thomson Microelectronics | Structure de protection des sorties d'un circuit integre de type mos |
| JPH01217649A (ja) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | マイクロコンピュータ |
| JPH04208562A (ja) * | 1990-08-22 | 1992-07-30 | Mitsubishi Electric Corp | 半導体装置 |
| GB2234503B (en) * | 1989-04-19 | 1992-11-18 | Nippon Sheet Glass Co Ltd | Method of preparing an alkali metal diffusion-prevention layer |
-
1983
- 1983-08-12 JP JP58146326A patent/JPS6038858A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803536A (en) * | 1986-10-24 | 1989-02-07 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
| FR2627028A1 (fr) * | 1988-02-04 | 1989-08-11 | Sgs Thomson Microelectronics | Structure de protection des sorties d'un circuit integre de type mos |
| JPH01217649A (ja) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | マイクロコンピュータ |
| GB2234503B (en) * | 1989-04-19 | 1992-11-18 | Nippon Sheet Glass Co Ltd | Method of preparing an alkali metal diffusion-prevention layer |
| JPH04208562A (ja) * | 1990-08-22 | 1992-07-30 | Mitsubishi Electric Corp | 半導体装置 |
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