JPH10163463A - Ｔｆｔアレイ基板とその製法 - Google Patents
Ｔｆｔアレイ基板とその製法Info
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- JPH10163463A JPH10163463A JP8321566A JP32156696A JPH10163463A JP H10163463 A JPH10163463 A JP H10163463A JP 8321566 A JP8321566 A JP 8321566A JP 32156696 A JP32156696 A JP 32156696A JP H10163463 A JPH10163463 A JP H10163463A
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Landscapes
- Thin Film Transistor (AREA)
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- Liquid Crystal (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 ホトリソグラフィ技術を用いたエッチング工
程数を縮減する。 【解決手段】 ガラス基板１上にソース電極Ｓ、ソース
バス、ドレイン電極Ｄ、蓄積容量電極ＣＳが共通の金属
材料で形成される。ソース電極Ｓとドレイン電極Ｄの近
傍にａ−Ｓｉより成る半導体層３及びｎ+ ａ−Ｓｉより
成るオーミックコンタクト層３′が形成される。絶縁膜
４上にゲート電極Ｇ、ゲートバス及び第１チャージコレ
クタ６が共通の金属材料により形成される。ゲート電極
Ｇ、ゲートバス及び第１チャージコレクタ６（第１チャ
ージコレクタの中央部を除く）上を覆うように、感光性
絶縁膜７が一面に形成され、その絶縁膜７及び第１チャ
ージコレクタ上に第２チャージコレクタ８がＩＴＯによ
り形成される。第１チャージコレクタ６は絶縁膜４に形
成されたコンタクトホール５を通じてドレイン電極Ｄに
接続される。
程数を縮減する。 【解決手段】 ガラス基板１上にソース電極Ｓ、ソース
バス、ドレイン電極Ｄ、蓄積容量電極ＣＳが共通の金属
材料で形成される。ソース電極Ｓとドレイン電極Ｄの近
傍にａ−Ｓｉより成る半導体層３及びｎ+ ａ−Ｓｉより
成るオーミックコンタクト層３′が形成される。絶縁膜
４上にゲート電極Ｇ、ゲートバス及び第１チャージコレ
クタ６が共通の金属材料により形成される。ゲート電極
Ｇ、ゲートバス及び第１チャージコレクタ６（第１チャ
ージコレクタの中央部を除く）上を覆うように、感光性
絶縁膜７が一面に形成され、その絶縁膜７及び第１チャ
ージコレクタ上に第２チャージコレクタ８がＩＴＯによ
り形成される。第１チャージコレクタ６は絶縁膜４に形
成されたコンタクトホール５を通じてドレイン電極Ｄに
接続される。
Description
【０００１】
【発明の属する技術分野】近年、レントゲン写真に代っ
て、Ｘ線を生体に照射してリアルタイムで生体内を診断
するＸ線イメージセンサが開発されている。この発明
は、このＸ線メイージセンサに用いられるＴＦＴ（薄膜
トランジスタ）アレイ基板に関し、特に製造工程数の縮
減に関する。
て、Ｘ線を生体に照射してリアルタイムで生体内を診断
するＸ線イメージセンサが開発されている。この発明
は、このＸ線メイージセンサに用いられるＴＦＴ（薄膜
トランジスタ）アレイ基板に関し、特に製造工程数の縮
減に関する。
【０００２】
【従来の技術】Ｘ線イメージセンサは、生体を透過又は
反射したＸ線を受光する表面膜状部と、その下に重ねて
配されるＴＦＴアレイ基板を有する。ＴＦＴアレイ基板
にはＴＦＴドットマトリクスＬＣＤの場合と同様に、Ｔ
ＦＴ及び各画素がマトリクス状に配列されている。従来
のＴＦＴアレイ基板を図４、図５に示し、その製造工程
を順に説明する。
反射したＸ線を受光する表面膜状部と、その下に重ねて
配されるＴＦＴアレイ基板を有する。ＴＦＴアレイ基板
にはＴＦＴドットマトリクスＬＣＤの場合と同様に、Ｔ
ＦＴ及び各画素がマトリクス状に配列されている。従来
のＴＦＴアレイ基板を図４、図５に示し、その製造工程
を順に説明する。
【０００３】（１）ガラス基板１の内面に必要に応じＳ
ｉＯ2 などの絶縁膜２をコートする。 （２）ＩＴＯを一面に着膜し、ホトリソグラフィ技術を
用いたエッチング処理（以下ホトリソ・エッチングと言
う）によりソース電極Ｓ、ソースバスＳＢ１、ドレイン
電極Ｄ、蓄積容量電極ＣＳ１を形成する。
ｉＯ2 などの絶縁膜２をコートする。 （２）ＩＴＯを一面に着膜し、ホトリソグラフィ技術を
用いたエッチング処理（以下ホトリソ・エッチングと言
う）によりソース電極Ｓ、ソースバスＳＢ１、ドレイン
電極Ｄ、蓄積容量電極ＣＳ１を形成する。
【０００４】（３）モリブデン（Ｍｏ）などのメタルを
一面に着膜した後、ホトリソ・エッチングにより、ソー
スバスＳＢ２、蓄積容量電極ＣＳ２を形成する。 （４）ソース電極Ｓ及びドレイン電極Ｄの表面にＰ
（燐）処理を施す。 （５）ａ−Ｓｉ（アモルファスシリコン）を一面に着膜
し、ホトリソ・エッチングにより半導体層３を形成する
と共にソース電極Ｓ及びドレイン電極Ｄとの界面にｎ+
ａ−Ｓｉより成るオーミックコンタクト層３′を形成す
る。
一面に着膜した後、ホトリソ・エッチングにより、ソー
スバスＳＢ２、蓄積容量電極ＣＳ２を形成する。 （４）ソース電極Ｓ及びドレイン電極Ｄの表面にＰ
（燐）処理を施す。 （５）ａ−Ｓｉ（アモルファスシリコン）を一面に着膜
し、ホトリソ・エッチングにより半導体層３を形成する
と共にソース電極Ｓ及びドレイン電極Ｄとの界面にｎ+
ａ−Ｓｉより成るオーミックコンタクト層３′を形成す
る。
【０００５】（６）ＳｉＮx などの絶縁膜４を一面に着
膜した後、ホトリソ・エッチングによりコンタクトホー
ル５を形成する。 （７）ＩＴＯを一面に着膜した後、ホトリソ・エッチン
グにより第１チャージコレクタ６を形成する。 （８）ＡｌとＭｏの２層膜（Ａｌが上）を一面に着膜し
た後、ホトリソ・エッチングによりゲート電極Ｇ、ゲー
トバスＧＢを形成する。
膜した後、ホトリソ・エッチングによりコンタクトホー
ル５を形成する。 （７）ＩＴＯを一面に着膜した後、ホトリソ・エッチン
グにより第１チャージコレクタ６を形成する。 （８）ＡｌとＭｏの２層膜（Ａｌが上）を一面に着膜し
た後、ホトリソ・エッチングによりゲート電極Ｇ、ゲー
トバスＧＢを形成する。
【０００６】（９）ＳｉＯ2 膜７ａとＳｉＮx 膜７ｂと
より成る２層膜を一面に着膜した後、ホトリソ・エッチ
ングにより第１チャージコレクタ６上の大部分の２層膜
７ａ，７ｂを除去する。 （１０）ＳｉＯ2 膜７ｃを一面に着膜した後、ホトリソ
・エッチングにより第１チャージコレクタ６の中央部上
のＳｉＯ2 膜７ｃを除去する。
より成る２層膜を一面に着膜した後、ホトリソ・エッチ
ングにより第１チャージコレクタ６上の大部分の２層膜
７ａ，７ｂを除去する。 （１０）ＳｉＯ2 膜７ｃを一面に着膜した後、ホトリソ
・エッチングにより第１チャージコレクタ６の中央部上
のＳｉＯ2 膜７ｃを除去する。
【０００７】（１１）ＩＴＯを一面に着膜し、ホトリソ
・エッチングにより第２チャージコレクタ８を形成す
る。 （１２）ＴＦＴアレイ基板の周辺に延長されたゲートバ
スＧＢ、ソースバスＳＢ（ＳＢ１，ＳＢ２より成る）及
び蓄積容量電極ＣＳ（ＣＳ１，ＣＳ２より成る）の各端
末上の絶縁膜７ａ，７ｂ，７ｃを２回のホトリソ・エッ
チングにより除去して、各端末（接続端子となるもので
あるが図示していない）を露出させる。
・エッチングにより第２チャージコレクタ８を形成す
る。 （１２）ＴＦＴアレイ基板の周辺に延長されたゲートバ
スＧＢ、ソースバスＳＢ（ＳＢ１，ＳＢ２より成る）及
び蓄積容量電極ＣＳ（ＣＳ１，ＣＳ２より成る）の各端
末上の絶縁膜７ａ，７ｂ，７ｃを２回のホトリソ・エッ
チングにより除去して、各端末（接続端子となるもので
あるが図示していない）を露出させる。
【０００８】その後、セレン等のＸ線照射により電荷を
発生させる層がチャージコレクタ上に形成される。Ｘ線
イメージセンサにＸ線が照射されると、ＴＦＴアレイ基
板の各画素に対応する第２チャージコレクタ８上に電荷
が蓄積される。各行のゲートバスＧＢを順に走査してＴ
ＦＴをオンに制御することにより、各列のソースバスＳ
Ｂの端末に接続された検出手段により各画素の信号電荷
を検出し、その検出値に対応するデータを表示器に表示
させることにより、リアルタイムで、Ｘ線を照射された
生体内の映像を診断することができる。
発生させる層がチャージコレクタ上に形成される。Ｘ線
イメージセンサにＸ線が照射されると、ＴＦＴアレイ基
板の各画素に対応する第２チャージコレクタ８上に電荷
が蓄積される。各行のゲートバスＧＢを順に走査してＴ
ＦＴをオンに制御することにより、各列のソースバスＳ
Ｂの端末に接続された検出手段により各画素の信号電荷
を検出し、その検出値に対応するデータを表示器に表示
させることにより、リアルタイムで、Ｘ線を照射された
生体内の映像を診断することができる。
【０００９】Ｘ線イメージセンサに用いるＴＦＴアレイ
基板は、各画素のほぼ全面が第２チャージコレクタ８で
シールドされた構造であるところから、ＦＳＰ（Ｆｉｅ
ｌｄＳｈｉｌｄｅｄ Ｐｉｘｅｌ）構造と呼ばれる。ま
た第２チャージコレクタ８はゲート電極Ｇ上できのこの
頭に似た形状をしていることからＭＨ（Ｍｕｓｈｒｏｏ
ｍ Ｈｅａｄ）ＩＴＯと呼ぶことがある。
基板は、各画素のほぼ全面が第２チャージコレクタ８で
シールドされた構造であるところから、ＦＳＰ（Ｆｉｅ
ｌｄＳｈｉｌｄｅｄ Ｐｉｘｅｌ）構造と呼ばれる。ま
た第２チャージコレクタ８はゲート電極Ｇ上できのこの
頭に似た形状をしていることからＭＨ（Ｍｕｓｈｒｏｏ
ｍ Ｈｅａｄ）ＩＴＯと呼ぶことがある。
【００１０】
【発明が解決しようとする課題】ＴＦＴアレイ基板を製
造する上で、時間の掛かる工程はホトリソ・エッチング
工程（ホト工程とも言う）である。従来の技術では図３
に示すように１１工程にもなる多くのホト工程を必要と
していたために、生産性が低く、製造コストが大きくな
る問題があった。この発明は、ホトリソ・エッチング工
程数を減らして生産性を向上させることを目的としてい
る。
造する上で、時間の掛かる工程はホトリソ・エッチング
工程（ホト工程とも言う）である。従来の技術では図３
に示すように１１工程にもなる多くのホト工程を必要と
していたために、生産性が低く、製造コストが大きくな
る問題があった。この発明は、ホトリソ・エッチング工
程数を減らして生産性を向上させることを目的としてい
る。
【００１１】
（１）請求項１のＴＦＴアレイ基板は、ガラス基板上に
ソース電極、ソースバス、ドレイン電極及び蓄積容量電
極が共通の金属材料により形成され、ソース電極とドレ
イン電極の間の領域及びその領域の近傍にａ−Ｓｉより
成る半導体層が形成され、その半導体層のソース電極及
びドレイン電極との界面に、ｎ+ ａ−Ｓｉより成るオー
ミックコンタクト層が形成される。半導体層、ソース電
極、ソースバス、ドレイン電極及び蓄積容量電極を覆う
ように一面に絶縁膜４が形成され、その絶縁膜上にゲー
ト電極、ゲートバス及び第１チャージコレクタが共通の
金属材料により形成される。
ソース電極、ソースバス、ドレイン電極及び蓄積容量電
極が共通の金属材料により形成され、ソース電極とドレ
イン電極の間の領域及びその領域の近傍にａ−Ｓｉより
成る半導体層が形成され、その半導体層のソース電極及
びドレイン電極との界面に、ｎ+ ａ−Ｓｉより成るオー
ミックコンタクト層が形成される。半導体層、ソース電
極、ソースバス、ドレイン電極及び蓄積容量電極を覆う
ように一面に絶縁膜４が形成され、その絶縁膜上にゲー
ト電極、ゲートバス及び第１チャージコレクタが共通の
金属材料により形成される。
【００１２】ゲート電極、ゲートバス及び第１チャージ
コレクタ（しかし第１チャージコレクタの中央部を除
く）上を覆うように、絶縁膜が一面に形成され、その絶
縁膜及び第１チャージコレクタ上に第２チャージコレク
タがＩＴＯにより形成される。第１チャージコレクタは
絶縁膜４に形成されたコンタクトホールを通じてドレイ
ン電極に接続される。
コレクタ（しかし第１チャージコレクタの中央部を除
く）上を覆うように、絶縁膜が一面に形成され、その絶
縁膜及び第１チャージコレクタ上に第２チャージコレク
タがＩＴＯにより形成される。第１チャージコレクタは
絶縁膜４に形成されたコンタクトホールを通じてドレイ
ン電極に接続される。
【００１３】（２）請求項２の発明は、前記（１）にお
いて、ゲート電極、ゲートバス及び第１チャージコレク
タが、Ａｌ層の上下に他のメタル層を配した３層膜か、
またはＡｌ層の上に他のメタル層を配した２層膜で形成
される。 （３）請求項３の発明は前記（１）において、ゲート電
極、ゲートバス及び第１チャージコレクタ上に形成され
た絶縁膜が感光性絶縁膜とされる。
いて、ゲート電極、ゲートバス及び第１チャージコレク
タが、Ａｌ層の上下に他のメタル層を配した３層膜か、
またはＡｌ層の上に他のメタル層を配した２層膜で形成
される。 （３）請求項３の発明は前記（１）において、ゲート電
極、ゲートバス及び第１チャージコレクタ上に形成され
た絶縁膜が感光性絶縁膜とされる。
【００１４】（４）請求項４の発明は、請求項１のＴＦ
Ｔアレイ基板を製法としてクレイムしたものである。 （５）請求項５の発明は、請求項２のＴＦＴアレイ基板
を製法としてクレイムしたものである。
Ｔアレイ基板を製法としてクレイムしたものである。 （５）請求項５の発明は、請求項２のＴＦＴアレイ基板
を製法としてクレイムしたものである。
【００１５】
【発明の実施の形態】この発明の実施例を図１、図２
に、図４、図５と対応する部分に同じ符号を付けて示
し、工程順に説明する。 （１）ガラス基板１上に必要に応じＳｉＯ2 などの絶縁
膜２を一面に着膜する。
に、図４、図５と対応する部分に同じ符号を付けて示
し、工程順に説明する。 （１）ガラス基板１上に必要に応じＳｉＯ2 などの絶縁
膜２を一面に着膜する。
【００１６】（２）例えばモリブデンなどのメタルを一
面に着膜して、ホトリソ・エッチングにより、ソース電
極Ｓ、ソースバスＳＢ、ドレイン電極Ｄ、蓄積容量電極
ＣＳを形成する。 （３）ソース電極Ｓ及びドレイン電極Ｄとの界面に対す
るＰ処理を行いながら、ａ−Ｓｉを一面に着膜した後、
ホトリソ・エッチングにより半導体層３を形成する。半
導体層３のソース電極Ｓとドレイン電極Ｄとの界面には
ｎ+ ａ−Ｓｉより成るオーミックコンタクト層３′が形
成される。
面に着膜して、ホトリソ・エッチングにより、ソース電
極Ｓ、ソースバスＳＢ、ドレイン電極Ｄ、蓄積容量電極
ＣＳを形成する。 （３）ソース電極Ｓ及びドレイン電極Ｄとの界面に対す
るＰ処理を行いながら、ａ−Ｓｉを一面に着膜した後、
ホトリソ・エッチングにより半導体層３を形成する。半
導体層３のソース電極Ｓとドレイン電極Ｄとの界面には
ｎ+ ａ−Ｓｉより成るオーミックコンタクト層３′が形
成される。
【００１７】（４）ＳｉＮx などの絶縁膜４を一面に着
膜した後、ホトリソ・エッチングによりコンタクトホー
ル５を形成する。 （５）例えばＭｏ／Ａｌ／ＭｏまたはＭｏ／Ａｌ（Ｍｏ
が上）より成る多層金属膜を一面に着膜した後、ホトリ
ソ・エッチングによりゲート電極Ｇ、ゲートバスＧＢ及
び第１チャージコレクタ６を形成する。第１チャージコ
レクタ６はコンタクトホール５を通じてドレイン電極Ｄ
に接続される。
膜した後、ホトリソ・エッチングによりコンタクトホー
ル５を形成する。 （５）例えばＭｏ／Ａｌ／ＭｏまたはＭｏ／Ａｌ（Ｍｏ
が上）より成る多層金属膜を一面に着膜した後、ホトリ
ソ・エッチングによりゲート電極Ｇ、ゲートバスＧＢ及
び第１チャージコレクタ６を形成する。第１チャージコ
レクタ６はコンタクトホール５を通じてドレイン電極Ｄ
に接続される。
【００１８】（６）感光性アクリル樹脂などの感光性絶
縁膜７を一面に着膜した後、ホトリソにより第１チャー
ジコレクタ６の中央部上の絶縁膜７を除去する。 （７）ＩＴＯを一面に着膜した後、ホトリソ・エッチン
グにより第２チャージコレクタ８を形成する。 （８）ＴＦＴアレイ基板の周辺に延長されたゲートバス
ＧＢ、ソースバスＳＢ及び蓄積容量電極ＣＳの各端末
（端子として使用される）上の感光性絶縁膜７、絶縁膜
４をホトリソ・エッチングにより除去して、各端末を露
出させる。
縁膜７を一面に着膜した後、ホトリソにより第１チャー
ジコレクタ６の中央部上の絶縁膜７を除去する。 （７）ＩＴＯを一面に着膜した後、ホトリソ・エッチン
グにより第２チャージコレクタ８を形成する。 （８）ＴＦＴアレイ基板の周辺に延長されたゲートバス
ＧＢ、ソースバスＳＢ及び蓄積容量電極ＣＳの各端末
（端子として使用される）上の感光性絶縁膜７、絶縁膜
４をホトリソ・エッチングにより除去して、各端末を露
出させる。
【００１９】上述したこの発明の製法では必要なホトリ
ソ・エッチング工程（ホト工程）は図３に示すように７
工程となり、従来より４工程少くなる。以下、この工程
の縮減について詳細に説明する。 従来はａ−ＳｉのＩＴＯとの界面にオーミックコンタ
クト層３′を形成する技術しか持たなかったので、ソー
ス電極Ｓ及びドレイン電極Ｄの少くともその表面側はＩ
ＴＯで形成する必要があった。そのため、ソース電極
Ｓ、ソースバスＳＢ１、ドレイン電極Ｄ、蓄積容量電極
ＣＳ１をＩＴＯで形成し、導電性を更によくする必要の
あるソースバスＳＢや蓄積容量電極ＣＳは、ＩＴＯの上
にメタル製のＳＢ２やＣＳ２を形成する必要があり、こ
のため２つのホト工程を必要としていた。しかしａ−Ｓ
ｉのメタルとの界面にオーミックコンタクト層を形成す
る技術がこの発明者の一人によって既に提案され、適用
可能となっているので、この発明ではこの新しい技術を
用いることにより、これらの電極を全てＭｏなどのメタ
ルで形成することによってホト工程を１工程縮減してい
る。
ソ・エッチング工程（ホト工程）は図３に示すように７
工程となり、従来より４工程少くなる。以下、この工程
の縮減について詳細に説明する。 従来はａ−ＳｉのＩＴＯとの界面にオーミックコンタ
クト層３′を形成する技術しか持たなかったので、ソー
ス電極Ｓ及びドレイン電極Ｄの少くともその表面側はＩ
ＴＯで形成する必要があった。そのため、ソース電極
Ｓ、ソースバスＳＢ１、ドレイン電極Ｄ、蓄積容量電極
ＣＳ１をＩＴＯで形成し、導電性を更によくする必要の
あるソースバスＳＢや蓄積容量電極ＣＳは、ＩＴＯの上
にメタル製のＳＢ２やＣＳ２を形成する必要があり、こ
のため２つのホト工程を必要としていた。しかしａ−Ｓ
ｉのメタルとの界面にオーミックコンタクト層を形成す
る技術がこの発明者の一人によって既に提案され、適用
可能となっているので、この発明ではこの新しい技術を
用いることにより、これらの電極を全てＭｏなどのメタ
ルで形成することによってホト工程を１工程縮減してい
る。
【００２０】従来では、第１チャージコレクタ６は、
ＩＴＯより成る第２チャージコレクタ８と接触させるこ
とから、ゲート電極の材料となっているＡｌを用いるこ
とができなかった。その理由は、ＡｌとＩＴＯがある現
像液にさらされるとＡｌが腐食される恐れがあること、
ＡｌとＩＴＯが接触しているとＩＴＯ中の酸素（Ｏ）に
よってＡｌが酸化される恐れがあることからである。そ
のため、第１チャージコレクタ６はゲート電極６と同じ
Ａｌを用いることができず、ＩＴＯを用いてゲート電極
Ｇとは別工程をとっていた。
ＩＴＯより成る第２チャージコレクタ８と接触させるこ
とから、ゲート電極の材料となっているＡｌを用いるこ
とができなかった。その理由は、ＡｌとＩＴＯがある現
像液にさらされるとＡｌが腐食される恐れがあること、
ＡｌとＩＴＯが接触しているとＩＴＯ中の酸素（Ｏ）に
よってＡｌが酸化される恐れがあることからである。そ
のため、第１チャージコレクタ６はゲート電極６と同じ
Ａｌを用いることができず、ＩＴＯを用いてゲート電極
Ｇとは別工程をとっていた。
【００２１】しかし、この発明では第１チャージコレク
タ６を例えばＭｏ／Ａｌ／ＭｏまたはＭｏ／Ａｌ（Ｍｏ
が上）の多層金属膜で形成することによってＩＴＯより
成る第２チャージコレクタ８とＡｌが接触しないように
すると共に、ゲート電極Ｇ及びゲートバスＧＢも第１チ
ャージコレクタ６と同じ多層金属膜を用いることによっ
て、同一ホト工程で形成し、１工程を縮減している。
タ６を例えばＭｏ／Ａｌ／ＭｏまたはＭｏ／Ａｌ（Ｍｏ
が上）の多層金属膜で形成することによってＩＴＯより
成る第２チャージコレクタ８とＡｌが接触しないように
すると共に、ゲート電極Ｇ及びゲートバスＧＢも第１チ
ャージコレクタ６と同じ多層金属膜を用いることによっ
て、同一ホト工程で形成し、１工程を縮減している。
【００２２】従来はゲート電極Ｇ、ゲートバスＧＢと
第２チャージコレクタ８との間のピンホール等による絶
縁不良を減らすために、絶縁膜７はＳｉＯ2 ／ＳｉＮX
／ＳｉＯ2 の３層で形成していた。そのため絶縁膜４上
の絶縁膜７ａ，７ｂを除去する工程と、第１チャージコ
レクタ６上の絶縁膜７ｃを除去する工程とが必要であっ
た。この発明では一層で充分絶縁できる感光性絶縁膜７
を用いることによって感光性絶縁膜除去工程を、第１チ
ャージコレクタ６上のものを除去する１工程のみとし、
１工程を縮減している。
第２チャージコレクタ８との間のピンホール等による絶
縁不良を減らすために、絶縁膜７はＳｉＯ2 ／ＳｉＮX
／ＳｉＯ2 の３層で形成していた。そのため絶縁膜４上
の絶縁膜７ａ，７ｂを除去する工程と、第１チャージコ
レクタ６上の絶縁膜７ｃを除去する工程とが必要であっ
た。この発明では一層で充分絶縁できる感光性絶縁膜７
を用いることによって感光性絶縁膜除去工程を、第１チ
ャージコレクタ６上のものを除去する１工程のみとし、
１工程を縮減している。
【００２３】ＴＦＴアレイ基板の周辺のソースバス、
ゲートバス及び蓄積容量電極の各端末にそれぞれ電極端
子を形成するために、これら端末上の絶縁物を除去する
必要がある。従来は各端末上の絶縁膜７は３層構造であ
り、１つのホト工程で除去するのは困難であるので、２
工程に分けて行っていた。この発明では、各端末上の絶
縁膜７は感光性アクリル樹脂などの１層で充分耐えるよ
うにしたので、１つの工程で除去することができ、１ホ
ト工程を縮減している。
ゲートバス及び蓄積容量電極の各端末にそれぞれ電極端
子を形成するために、これら端末上の絶縁物を除去する
必要がある。従来は各端末上の絶縁膜７は３層構造であ
り、１つのホト工程で除去するのは困難であるので、２
工程に分けて行っていた。この発明では、各端末上の絶
縁膜７は感光性アクリル樹脂などの１層で充分耐えるよ
うにしたので、１つの工程で除去することができ、１ホ
ト工程を縮減している。
【００２４】
【発明の効果】 以上述べたように、この発明では、メタル製のソース
電極Ｓ及びドレイン電極Ｄと接する半導体層３の界面に
オーミックコンタクト層３′を形成する技術を用いるこ
とによって、これらの電極及びソースバスＳＢ、蓄積容
量電極ＣＳを共通の金属材料を用いて同じホト工程で形
成できる。
電極Ｓ及びドレイン電極Ｄと接する半導体層３の界面に
オーミックコンタクト層３′を形成する技術を用いるこ
とによって、これらの電極及びソースバスＳＢ、蓄積容
量電極ＣＳを共通の金属材料を用いて同じホト工程で形
成できる。
【００２５】この発明では、第１チャージコレクタ６
を、第２チャージコレクタ（ＩＴＯ）６とＡｌが直接接
触しないような多層金属膜（例えばＡｌをＭｏでサンド
イッチする）を用いると共に、ゲート電極Ｇ、ゲートバ
スＧＢも同じ多層膜を用いることによって同一ホト工程
で形成できる。 ゲート電極Ｇ、ゲートバスＧＢ上に一層の感光性絶縁
膜７を用いることによって、絶縁膜７を除去するホト工
程を１工程のみにすることができる。
を、第２チャージコレクタ（ＩＴＯ）６とＡｌが直接接
触しないような多層金属膜（例えばＡｌをＭｏでサンド
イッチする）を用いると共に、ゲート電極Ｇ、ゲートバ
スＧＢも同じ多層膜を用いることによって同一ホト工程
で形成できる。 ゲート電極Ｇ、ゲートバスＧＢ上に一層の感光性絶縁
膜７を用いることによって、絶縁膜７を除去するホト工
程を１工程のみにすることができる。
【００２６】絶縁膜７を一層とすることによって、絶
縁膜４と合せて同じホト工程で、端子として使用するソ
ースバス端末、ゲートバス端末及び蓄積容量電極端末を
露出させることができる。以上により、この発明ではホ
ト工程を従来より４工程縮減することが可能となり、生
産性を大幅に向上できる。
縁膜４と合せて同じホト工程で、端子として使用するソ
ースバス端末、ゲートバス端末及び蓄積容量電極端末を
露出させることができる。以上により、この発明ではホ
ト工程を従来より４工程縮減することが可能となり、生
産性を大幅に向上できる。
【００２７】感光性絶縁膜７を使用することによっ
て、ソース入力容量（ソースバスＳＢと第２チャージコ
レクタ８との間の容量）を低減することが可能となり、
ソース入力容量を通じてのるソースバスＳＢのノイズレ
ベルが下がり、Ｘ線照射量を減らして、生体に与える影
響をより少なくすることができる。
て、ソース入力容量（ソースバスＳＢと第２チャージコ
レクタ８との間の容量）を低減することが可能となり、
ソース入力容量を通じてのるソースバスＳＢのノイズレ
ベルが下がり、Ｘ線照射量を減らして、生体に与える影
響をより少なくすることができる。
【図１】この発明の実施例を示す図で、図２のＡ−Ａ′
断面図。
断面図。
【図２】この発明の実施例を示す平面図。
【図３】この発明のＴＦＴアレイ基板に必要なホト工程
を従来と比較して示した図。
を従来と比較して示した図。
【図４】従来のＴＦＴアレイ基板を示す図で、図５のＡ
−Ａ′断面図。
−Ａ′断面図。
【図５】従来のＴＦＴアレイ基板の平面図。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】（６）ＳｉＮx などの絶縁膜４を一面に着
膜した後、ホトリソ・エッチングによりコンタクトホー
ル５を形成すると共に、ガラス基板の周辺のゲートバス
ＧＢ、ソースバスＳＢ及び蓄積容量電極ＣＳの各端末
（端子を形成する部分）上の絶縁膜４を除去する。 （７）ＩＴＯを一面に着膜した後、ホトリソ・エッチン
グにより第１チャージコレクタ６を形成する。 （８）ＡｌとＭｏの２層膜（Ａｌが上）を一面に着膜し
た後、ホトリソ・エッチングによりゲート電極Ｇ、ゲー
トバスＧＢを形成する。
膜した後、ホトリソ・エッチングによりコンタクトホー
ル５を形成すると共に、ガラス基板の周辺のゲートバス
ＧＢ、ソースバスＳＢ及び蓄積容量電極ＣＳの各端末
（端子を形成する部分）上の絶縁膜４を除去する。 （７）ＩＴＯを一面に着膜した後、ホトリソ・エッチン
グにより第１チャージコレクタ６を形成する。 （８）ＡｌとＭｏの２層膜（Ａｌが上）を一面に着膜し
た後、ホトリソ・エッチングによりゲート電極Ｇ、ゲー
トバスＧＢを形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】（６）感光性アクリル樹脂などの感光性絶
縁膜７を一面に着膜した後、ホトリソにより第１チャー
ジコレクタ６の中央部上の絶縁膜７を除去する。 （７）ＩＴＯを一面に着膜した後、ホトリソ・エッチン
グにより第２チャージコレクタ８を形成する。 （８）ＴＦＴアレイ基板の周辺に延長されたゲートバス
ＧＢ、ソースバスＳＢ及び蓄積容量電極ＣＳの各端末
（端子として使用される）上の感光性絶縁膜７をホトリ
ソ・エッチングにより除去して、各端末を露出させる。
縁膜７を一面に着膜した後、ホトリソにより第１チャー
ジコレクタ６の中央部上の絶縁膜７を除去する。 （７）ＩＴＯを一面に着膜した後、ホトリソ・エッチン
グにより第２チャージコレクタ８を形成する。 （８）ＴＦＴアレイ基板の周辺に延長されたゲートバス
ＧＢ、ソースバスＳＢ及び蓄積容量電極ＣＳの各端末
（端子として使用される）上の感光性絶縁膜７をホトリ
ソ・エッチングにより除去して、各端末を露出させる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】ＴＦＴアレイ基板の周辺のソースバス、
ゲートバス及び蓄積容量電極の各端末にそれぞれ電極端
子を形成するために、これら端末上の絶縁物を除去する
必要がある。従来は各端末上の絶縁膜７は３層構造であ
り、１つのホト工程で除去するのは困難であるので、同
じホトマスクを用いたホト工程を２回繰返していた。こ
の発明では、各端末上の絶縁膜７は感光性アクリル樹脂
などの１層で充分耐えるようにしたので、１つの工程で
除去することができ、１ホト工程を縮減している。
ゲートバス及び蓄積容量電極の各端末にそれぞれ電極端
子を形成するために、これら端末上の絶縁物を除去する
必要がある。従来は各端末上の絶縁膜７は３層構造であ
り、１つのホト工程で除去するのは困難であるので、同
じホトマスクを用いたホト工程を２回繰返していた。こ
の発明では、各端末上の絶縁膜７は感光性アクリル樹脂
などの１層で充分耐えるようにしたので、１つの工程で
除去することができ、１ホト工程を縮減している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】絶縁膜７を一層とすることによって、１
回のホト工程で、端子として使用するソースバス端末、
ゲートバス端末及び蓄積容量電極端末を露出させること
ができる。以上により、この発明ではホト工程を従来よ
り４工程縮減することが可能となり、生産性を大幅に向
上できる。
回のホト工程で、端子として使用するソースバス端末、
ゲートバス端末及び蓄積容量電極端末を露出させること
ができる。以上により、この発明ではホト工程を従来よ
り４工程縮減することが可能となり、生産性を大幅に向
上できる。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｚ 21/336 31/00 Ａ 31/09
Claims (5)
- 【請求項１】 ガラス基板上にソース電極、ソースバ
ス、ドレイン電極及び蓄積容量電極が共通の金属材料に
より形成され、 前記ソース電極とドレイン電極の間の領域及びその領域
の近傍にａ−Ｓｉより成る半導体層が形成され、 その半導体層のソース電極及びドレイン電極との界面
に、ｎ+ ａ−Ｓｉより成るオーミックコンタクト層が形
成され、 前記半導体層、ソース電極、ソースバス、ドレイン電極
及び蓄積容量電極を覆うように一面に絶縁膜（４）が形
成され、 その絶縁膜上にゲート電極、ゲートバス及び第１チャー
ジコレクタが共通の金属材料により形成され、 前記ゲート電極、ゲートバス及び第１チャージコレクタ
（しかし第１チャージコレクタの中央部を除く）上を覆
うように、絶縁膜が一面に形成され、 その絶縁膜及び第１チャージコレクタ上に第２チャージ
コレクタがＩＴＯにより形成され、 前記第１チャージコレクタは前記絶縁膜（４）に形成さ
れたコンタクトホールを通じて前記ドレイン電極に接続
されていることを特徴とするＴＦＴアレイ基板。 - 【請求項２】 請求項１において、前記ゲート電極、ゲ
ートバス及び第１チャージコレクタが、Ａｌ層の上下に
他のメタル層を配した３層膜か、またはＡｌ層の上に他
のメタル層を配した２層膜で形成されていることを特徴
とするＴＦＴアレイ基板。 - 【請求項３】 請求項１において、前記ゲート電極、ゲ
ートバス及び第１チャージコレクタ上に形成された絶縁
膜が感光性絶縁膜であることを特徴とするＴＦＴアレイ
基板。 - 【請求項４】 ガラス基板上にソース電極、ソースバ
ス、ドレイン電極及び蓄積容量電極を共通の金属材料に
より同時に形成し、 前記ソース電極とドレイン電極の間の領域及びその領域
の近傍にａ−Ｓｉより成る半導体層を形成すると共に、
その半導体層のソース電極及びドレイン電極との界面
に、ｎ+ ａ−Ｓｉより成るオーミックコンタクト層を形
成し、 前記半導体層、ソース電極、ソースバス、ドレイン電極
及び蓄積容量電極を覆うように一面に絶縁膜（４）を形
成した後、ドレイン電極上にコンタクトホール（５）を
形成し、 前記絶縁膜上にゲート電極、ゲートバス及び第１チャー
ジコレクタを共通の金属材料により同時に形成すると共
に、第１チャージコレクタを前記コンタクトホールを通
じて前記ドレイン電極に接続し、 前記ゲート電極、ゲートバス及び第１チャージコレクタ
（しかし第１チャージコレクタの中央部を除く）を覆う
ように感光性絶縁膜を一面に形成し、 前記感光性絶縁膜及び第１チャージコレクタ上に第２チ
ャージコレクタをＩＴＯにより形成することを特徴とす
るＴＦＴアレイ基板の製法。 - 【請求項５】 請求項４において、前記ゲート電極、ゲ
ートバス及び第１チャージコレクタを、Ａｌ層の上下に
他のメタル層を配した３層膜か、またはＡｌ層の上に他
のメタル層を配した２層膜で形成することを特徴とする
ＴＦＴアレイ基板の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32156696A JP3729953B2 (ja) | 1996-12-02 | 1996-12-02 | Ｔｆｔアレイ基板とその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32156696A JP3729953B2 (ja) | 1996-12-02 | 1996-12-02 | Ｔｆｔアレイ基板とその製法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10163463A true JPH10163463A (ja) | 1998-06-19 |
| JPH10163463A5 JPH10163463A5 (ja) | 2004-11-18 |
| JP3729953B2 JP3729953B2 (ja) | 2005-12-21 |
Family
ID=18134006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32156696A Expired - Fee Related JP3729953B2 (ja) | 1996-12-02 | 1996-12-02 | Ｔｆｔアレイ基板とその製法 |
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|---|---|
| JP (1) | JP3729953B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399962B1 (en) * | 1999-11-30 | 2002-06-04 | Lg.Philips Lcd Co., Ltd. | X-ray image sensor and method for fabricating the same |
| FR2838240A1 (fr) * | 2002-04-03 | 2003-10-10 | Gen Electric | Detecteur de rayonnement |
| EP1353382A3 (en) * | 2002-04-03 | 2003-11-26 | General Electric Company | Imaging array and methods for fabricating same |
| JP2007221092A (ja) * | 2006-02-15 | 2007-08-30 | Au Optronics Corp | ピクセル構造の製造方法 |
| US7956362B2 (en) | 1998-11-25 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and wiring structure of triple-layer |
| JP2015073092A (ja) * | 2013-09-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| KR20170132130A (ko) * | 2016-04-15 | 2017-12-01 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 센서, 그 제조 방법 및 전자 디바이스 |
| JP2020031225A (ja) * | 2004-09-15 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022003702A (ja) * | 2009-12-25 | 2022-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1996
- 1996-12-02 JP JP32156696A patent/JP3729953B2/ja not_active Expired - Fee Related
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| EP1353382A3 (en) * | 2002-04-03 | 2003-11-26 | General Electric Company | Imaging array and methods for fabricating same |
| US11482624B2 (en) | 2004-09-15 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2020031225A (ja) * | 2004-09-15 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10903367B2 (en) | 2004-09-15 | 2021-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2007221092A (ja) * | 2006-02-15 | 2007-08-30 | Au Optronics Corp | ピクセル構造の製造方法 |
| JP2022003702A (ja) * | 2009-12-25 | 2022-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11676975B2 (en) | 2009-12-25 | 2023-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12426374B2 (en) | 2009-12-25 | 2025-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12426373B2 (en) | 2009-12-25 | 2025-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2015073092A (ja) * | 2013-09-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| KR20170132130A (ko) * | 2016-04-15 | 2017-12-01 | 보에 테크놀로지 그룹 컴퍼니 리미티드 | 센서, 그 제조 방법 및 전자 디바이스 |
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|---|---|
| JP3729953B2 (ja) | 2005-12-21 |
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