JPH10163489A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 素子分離領域を跨いで高電位のドレイン電極
を配線する場合においてドレイン−ソース間の耐圧が低
下しないようにする。 【解決手段】 素子形成領域４内にｎ＋型ドレイン領域
５が形成され、ドレイン電極１２の下部及びその近傍を
除いて、ｐ型チャネル領域６を形成し、ｐ型チャネル領
域及びｐ＋型素子分離領域内に内包されるようにｎ＋型
ソース領域７が形成されている。チャネル領域とｎ＋型
ドレイン領域との間と、ドレイン電極の下部及びその近
傍との素子形成領域内にはｐ−型不純物領域８が形成さ
れ、不純物領域上の絶縁層１１内には、容量結合するよ
うに導体層１４が形成されている。ドレイン電極下部及
び近傍の導体層は、他の箇所の導体層より素子形成領域
の表面に近づき、ドレイン電極より遠ざかるように配置
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、高耐圧ＬＤＭＯＳＦＥＴに関す
る。

【０００２】

【従来の技術】近年、パワーＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるＳＯＩ（Silico
n On Insulator）技術を利用したＳＯＩパワー半導体
装置が注目されている。

【０００３】この種のパワー半導体装置の一つとして、
横型２重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬ
ＤＭＯＳＦＥＴ（Lateral Double Diffused MOSFE
T）がある。図６は、従来例に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）は上面から見た状態を示す略
平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’での略
断面図である。このＬＤＭＯＳＦＥＴは、ｐ型半導体基
板１上にｎ型エピタキシャル層２が形成され、ｎ型エピ
タキシャル層２の表面からｐ型半導体基板１に到達する
ようにｐ＋型素子分離領域３が形成されている。そし
て、ｐ型半導体基板１及びｐ＋型素子分離領域３により
互いに絶縁分離されたｎ型エピタキシャル層２から成る
複数の素子形成領域４が形成されている。

【０００４】なお、ｐ＋型素子分離領域３の形成方法の
一例としては、ボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程により形成する方法がある。

【０００５】また、素子形成領域４の表面に露出するよ
うに素子形成領域４内の略中心にリン（Ｐ）等のｎ型不
純物をイオン注入することによりｎ＋型ドレイン領域５
が形成され、ｎ＋型ドレイン領域５に電気的に接続さ
れ、かつ、ｐ＋型素子分離領域３を跨いで他の素子形成
領域４まで延設されるようにアルミニウム（Ａｌ）等か
ら成るドレイン電極１２が形成されている。

【０００６】また、ドレイン電極１２の下部及びその近
傍を除いてｎ＋型ドレイン領域５を囲み、かつ、ｐ＋型
素子分離領域３に隣接して素子形成領域４の表面に露出
するように素子形成領域４内にｐ＋型素子分離領域３よ
りも低濃度のｐ型チャネル領域６が形成され、素子形成
領域４の表面に露出し、かつ、ｐ型チャネル領域６及び
ｐ＋型素子分離領域３に内包されるように、ボロン
（Ｂ）等のｎ型不純物をイオン注入することによりｎ＋
型ソース領域７が形成されている。そして、ｎ＋型ドレ
イン領域５とｐ型チャネル領域６との間のドリフト領域
と、ドレイン電極１２の下部及びその近傍とには、ドリ
フト領域の表面近傍の電界強度を最適化するために、素
子形成領域の表面に露出するようにボロン（Ｂ）等のｐ
型不純物をイオン注入することによりｐ−型不純物領域
８が形成されている。

【０００７】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型チャネル領域６上には、
ゲート酸化膜９を介して、ポリシリコン等から成る絶縁
ゲート１０が形成されている。

【０００８】また、ｎ型エピタキシャル層２上には、絶
縁層１１が形成され、絶縁ゲート１０と電気的に接続さ
れるようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）が形成され、ｎ＋型ソース領域７及びｐ＋
型素子分離領域３と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１３が形成されてい
る。

【０００９】更に、ドリフト領域上の絶縁層１１内に
は、ポリシリコン等から成る導体層１４がｎ＋型ドレイ
ン領域５を囲んで容量結合するように、少なくとも一部
が対向配置して形成されている。この導体層１４によ
り、ドリフト領域の表面電位がさらに均一化され、電界
を安定化させることができる。

【００１０】このようなＬＤＭＯＳＦＥＴは、ドレイン
電極１２に高電位、ソース電極１３に低電位を印加し
て、素子形成領域４全体を空乏化させ、素子形成領域４
の表面の電界強度を緩和してドレイン−ソース間の耐圧
を高い電圧まで維持している。これは、所謂ＲＥＳＵＲ
Ｆ（REduced SURface Field）原理を用いており、”I
nternational Electoronic Device Meeting Techni
cal Digest”，Dec.，p.238〜240（1979）に詳しく記
載されている。

【００１１】上述のＬＤＭＯＳＦＥＴは、他の信号処理
回路と同一チップに集積化することにより、ハイサイド
ドライバ回路のレベルシフタ等が実現でき、有用であ
る。このＬＤＭＯＳＦＥＴをＩＣとして集積化する場
合、図６（ａ）に示すように、素子形成領域４の略中心
にｎ＋型ドレイン領域５が形成され、その周囲をｎ＋型
ソース領域７で囲んだような形状が用いられることが多
く、ｎ＋型ドレイン領域５に高電圧を印加する場合、ｐ
＋型素子分離領域３の外部からｐ＋型素子分離領域３を
跨いでｎ＋型ドレイン領域５までドレイン電極１２を配
置する必要がある。

【００１２】

【発明が解決しようとする課題】ところが、上述のよう
な構成のＬＤＭＯＳＦＥＴにおいては、ドレイン電極１
２の電位が直下の絶縁層１１を介して、その下の素子形
成領域４の表面の電位分布に影響を及ぼすという問題が
あった。

【００１３】図７は、従来例に係るＬＤＭＯＳＦＥＴの
素子形成領域４の電位分布を示す模式図であり、（ａ）
はドレイン電極１２をｐ＋型素子形成領域３を跨いで外
部に引き出さない場合の電位分布を示す模式図であり、
（ｂ）はドレイン電極１２をｐ＋型素子形成領域３を跨
いで外部に引き出す場合の電位分布を示す模式図であ
る。図７より、ドレイン電極１２をｐ＋型素子形成領域
３を跨いで外部に引き出す場合には、高電位を印加され
たドレイン電極１２によりｐ＋型素子分離領域３の近傍
に素子形成領域４表面の電位分布が集中し、この部分で
臨界電界を越えてドレイン−ソース間耐圧が低下すると
いう問題があった。

【００１４】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、素子分離領域を跨い
で高電位のドレイン電極を配線する場合においてもドレ
イン−ソース間の耐圧が低下することのない半導体装置
及びその製造方法を提供することにある。

【００１５】

【課題を解決するための手段】請求項１記載の発明は、
第一導電型半導体基板と、該第一導電型半導体基板の一
主表面上に形成され、表面から前記第一導電型半導体基
板に到達するように形成された高濃度第一導電型素子分
離領域及び前記第一導電型半導体基板により絶縁分離さ
れた第二導電型エピタキシャル層から成る素子形成領域
と、該素子形成領域の表面に露出するように前記素子形
成領域内の略中心に形成された高濃度第二導電型ドレイ
ン領域と、該高濃度第二導電型ドレイン領域に電気的に
接続され、前記高濃度第一導電型素子分離領域を跨いで
他の前記素子形成領域に引き出されて成るドレイン電極
と、該ドレイン電極の下部及びその近傍を除いて前記高
濃度第二導電型ドレイン領域を囲むとともに前記高濃度
第一導電型素子分離領域に隣接し、前記素子形成領域の
表面に露出するように前記素子形成領域内に形成された
第一導電型チャネル領域と、前記高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された高濃度第二導電型ソース領域と、該高濃
度第二導電型ソース領域と前記高濃度第二導電型ドレイ
ン領域との間に介在する前記第一導電型チャネル領域上
にゲート酸化膜を介して形成された絶縁ゲートと、該絶
縁ゲートと電気的に接続されるように形成されたゲート
電極と、前記素子形成領域の表面に露出するように前記
第一導電型チャネル領域と前記高濃度第二導電型ドレイ
ン領域との間と、前記ドレイン電極の下部及びその近傍
との前記素子形成領域内に形成された前記第一導電型チ
ャネル領域よりも低濃度の低濃度第一導電型不純物領域
と、前記高濃度第二導電型ソース領域及び高濃度第一導
電型素子分離領域と電気的に接続されるように形成され
たソース電極と、前記素子形成領域上に形成された絶縁
層と、前記低濃度第一導電型不純物領域上の前記絶縁層
内に、容量結合するように形成された導体層とを有して
成る半導体装置において、前記ドレイン電極の下部及び
その近傍の前記導体層を、他の箇所に形成された前記導
体層よりも前記素子形成領域の表面に近づけるととも
に、前記ドレイン電極から遠ざけるように配置したこと
を特徴とするものである。

【００１６】請求項２記載の発明は、請求項１記載の半
導体装置において、前記ドレイン電極の下部及びその近
傍の前記導体層を、前記高濃度第二導電型ドレイン領域
から遠ざかるにしたがって前記素子形成領域の表面に近
づけるとともに、前記ドレイン電極から遠ざけるように
配置したことを特徴とするものである。

【００１７】請求項３記載の発明は、第一導電型半導体
基板一主表面上に、表面から前記第一導電型半導体基板
に到達するように形成された高濃度第一導電型素子分離
領域及び前記第一導電型半導体基板により絶縁分離され
た第二導電型エピタキシャル層から成る素子形成領域を
形成し、該素子形成領域の表面に露出するように前記素
子形成領域内の略中心に高濃度第二導電型ドレイン領域
を形成し、該高濃度第二導電型ドレイン領域に電気的に
接続され、前記高濃度第一導電型素子分離領域を跨いで
他の前記素子形成領域に引き出されるようにドレイン電
極を形成し、該ドレイン電極の下部及びその近傍を除い
て前記高濃度第二導電型ドレイン領域を囲むとともに前
記高濃度第一導電型素子分離領域に接し、前記素子形成
領域の表面に露出するように前記素子形成領域内に第一
導電型チャネル領域を形成し、前記高濃度第一導電型素
子分離領域及び第一導電型チャネル領域に内包され、前
記素子形成領域の表面に露出するように前記素子形成領
域内に高濃度第二導電型ソース領域を形成し、該高濃度
第二導電型ソース領域と前記高濃度第二導電型ドレイン
領域との間に介在する前記第一導電型チャネル領域上に
ゲート酸化膜を介して絶縁ゲートを形成し、該絶縁ゲー
トと電気的に接続されるようにゲート電極を形成し、前
記第一導電型チャネル領域と前記高濃度第二導電型ドレ
イン領域との間と、前記ドレイン電極の下部及びその近
傍との前記素子形成領域の表面に露出するように前記素
子形成領域内に、前記第一導電型チャネル領域よりも低
濃度の低濃度第一導電型不純物領域を形成し、前記高濃
度第二導電型ソース領域及び高濃度第一導電型素子分離
領域と電気的に接続されるようにソース電極を形成し、
前記素子形成領域上に絶縁層を形成し、前記低濃度第一
導電型不純物領域上の前記絶縁層内に、容量結合するよ
うに導体層を形成した半導体装置の製造方法において、
前記ドレイン電極の下部及びその近傍の前記導体層を、
他の箇所に形成された前記導体層よりも前記素子形成領
域の表面に近づけるとともに、前記ドレイン電極から遠
ざけるようにしたことを特徴とするものである。

【００１８】請求項４記載の発明は、請求項３記載の半
導体装置の製造方法において、前記ドレイン電極の下部
及びその近傍の前記絶縁層をエッチングすることにより
凹部を形成し、該凹部が形成された絶縁層上に容量結合
するように前記導体層を形成し、該導体層上に絶縁層を
形成して表面を平坦化し、平坦化された前記絶縁層上に
前記ドレイン電極を形成することにより、前記ドレイン
電極の下部及びその近傍の前記導体層を、他の箇所に形
成された前記導体層よりも前記素子形成領域の表面に近
づけるとともに、前記ドレイン電極から遠ざけるように
したことを特徴とするものである。

【００１９】請求項５記載の発明は、請求項３記載の半
導体装置の製造方法において、前記ドレイン電極の下部
及びその近傍の絶縁層の内、前記高濃度第二導電型ドレ
イン領域上及びその近傍のみを残して除去した後、前記
素子形成領域上の前記絶縁層が形成された面側に絶縁層
を形成し、前記ドレイン電極の下部及びその近傍の絶縁
層の内、前記高濃度第二導電型ドレイン領域から遠い箇
所の前記絶縁層を除去して、前記素子形成領域上の前記
絶縁層が形成された面側に絶縁層を形成する工程を繰り
返すことにより、前記ドレイン電極の下部及びその近傍
の絶縁層を階段状に形成し、階段状に形成された前記絶
縁層上に容量結合するように前記導体層を形成すること
により、前記導体層を前記高濃度第二導電型ドレイン領
域から遠ざかるにしたがって前記素子形成領域の表面に
近づけるとともに、前記ドレイン電極から遠ざけるよう
にしたことを特徴とするものである。

【００２０】

【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。なお、本実施形態においては、
説明の便宜上、第一導電型をｐ型，第二導電型をｎ型と
して説明するが、ｐ型とｎ型が逆の場合にも適用され
る。

【００２１】＝実施形態１＝ 図１は、本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）は上面から見た状態を示す略
平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’での略
断面図であり、図２は、図１（ａ）におけるＢ−Ｂ’で
の略断面図である。本実施形態に係るＬＤＭＯＳＦＥＴ
は、従来例として図６に示したＬＤＭＯＳＦＥＴにおい
て、ドレイン電極１２の下部及びその近傍の導体層１４
を、他の箇所の導体層１４よりも素子形成領域４の表面
に近づけて、ドレイン電極１２の下部及びその近傍の導
体層１４とドレイン電極１２との距離を遠ざけた構成で
ある。

【００２２】なお、ｎ型エピタキシャル層２の不純物濃
度及び厚みは、所望の耐圧によって最適設定され、一般
的にはｎ型エピタキシャル層２の不純物濃度と厚みとの
積を、約１×１０¹²／ｃｍ²に設定することが望まし
い。

【００２３】以下、本実施形態に係るＬＤＭＯＳＦＥＴ
の製造工程について図面に基づき説明する。図３は、本
実施形態に係るＬＤＭＯＳＦＥＴのドレイン電極１２の
下部及びその近傍における導体層１４の形成工程を示す
略断面図である。先ず、素子形成領域４上に厚さが約１
μｍのシリコン酸化膜等の絶縁層１１ａを形成し（図３
（ａ））、ドレイン電極１２が形成される箇所の下部及
びその近傍の絶縁層１１ａをエッチングして、絶縁層１
１ａに凹部１５を形成する（図３（ｂ））。

【００２４】なお、本実施形態においては、絶縁層１１
ａに凹部１５を形成するようにしたが、これに限定され
る必要はなく、例えば、ドレイン１２が形成される箇所
の下部及びその近傍の絶縁層１１ａをエッチングして除
去し、薄い絶縁層を形成するようにしても良い。

【００２５】その後、素子形成領域４内に必要な不純物
拡散層等（図示せず）を形成した後、導電性ポリシリコ
ン膜等の導体層１４を形成する（図３（ｃ））。なお、
図３（ｃ）においては、導体層１４が１層しか描かれて
いないが、実際には容量結合させるために絶縁層を介し
てもう１層の導電性ポリシリコン膜等の導体層１４が形
成されている。

【００２６】次に、導体層１４上にＣＶＤ法等を用いて
厚さが約２μｍのシリコン酸化膜等の絶縁層１１ｂを形
成する（図３（ｄ））。この時点においては、ドレイン
電極１２の下部及びその近傍の絶縁層１１ｂの膜厚と、
それ以外の箇所の絶縁層１１ｂの膜厚とは同じ厚さであ
る。

【００２７】次に、絶縁層１１ｂの表面を平坦化するた
めに、絶縁層１１ｂとエッチングレートが略等しいレジ
スト１６等を厚く塗布し（図３（ｅ））、ドライエッチ
ングによりレジスト１６の表面から一様にエッチングす
ることによって絶縁層１１ｂの表面を平坦化し（図３
（ｆ））、最後に、レジスト１６上にドレイン電極１２
を形成する（図３（ｇ））。

【００２８】なお、本実施形態においては、ドライエッ
チングにより絶縁層１１ｂの表面の平坦化を行ったが、
これに限定される必要はなく、例えば、化学的、機械的
研磨により絶縁層１１ｂの表面の平坦化を行うようにし
ても良い。

【００２９】従って、本実施形態においては、ドレイン
電極１２の下部及びその近傍の導体層１４と素子形成領
域４との距離が、他の箇所の導体層１４に比べて近く、
導体層１４とドレイン電極１２との距離が、他の箇所の
導体層１４に比べて遠いので、素子形成領域４の表面で
の電位分布が、容量結合するように形成された導体層１
４により、より強く電位が固定されようとする。また、
ドレイン電極１２から導体層１４により形成された容量
への影響が小さくなり、ドレイン電極１２の下部及びそ
の近傍における素子形成領域４の表面の電位分布は、ド
レイン電極１２の影響を受けにくく、耐圧の低下を防止
することができる。

【００３０】＝実施形態２＝ 図４は、本発明の他の実施形態に係るＬＤＭＯＳＦＥＴ
を示す略断面図である。本実施形態に係るＬＤＭＯＳＦ
ＥＴは、実施形態１として図１に示したＬＤＭＯＳＦＥ
Ｔにおいて、ドレイン電極１２の下部及びその近傍の導
体層１４を、ｎ＋型ドレイン領域５に近づくにしたがっ
て素子形成領域４の表面から遠ざかるように配置した構
成である。

【００３１】以下、本実施形態に係るＬＤＭＯＳＦＥＴ
の製造工程について図面に基づき説明する。図５は、本
実施形態に係るＬＤＭＯＳＦＥＴのドレイン電極１２の
下部及びその近傍における導体層１４の形成工程を示す
略断面図である。先ず、素子形成領域４上に絶縁層１１
ｃを形成し（図５（ａ））、ドレイン電極１２の下部及
びその近傍における絶縁層１１ｃの内、ｎ＋型ドレイン
領域５形成箇所上及びその近傍の絶縁層１１ｃのみを残
して、エッチングにより絶縁層１１ｃを除去する（図５
（ｂ））。

【００３２】続いて、熱酸化等を行うことにより、絶縁
層１１ｃを除去した箇所及び絶縁層１１ｃ上に絶縁層１
１ｄを形成し、ドレイン電極１２の下部及びその近傍に
おける絶縁層１１ｄの内、図５（ｂ）により絶縁層１１
ｃを除去した箇所よりもさらにｎ＋型ドレイン領域５か
ら遠い箇所の絶縁層１１ｄをエッチングにより除去する
（図５（ｃ））。

【００３３】次に、熱酸化等を行うことにより、絶縁層
１１ｄを除去した箇所及び絶縁層１１ｃ上に絶縁層１１
ｅを形成することにより素子形成領域４上に階段状の絶
縁層を形成する（図５（ｄ））。

【００３４】次に、絶縁層１１ｃ，１１ｄ，１１ｅによ
り階段状に形成された絶縁層上にポリシリコン等から成
る導体層１４ａを形成し、エッチングにより所定形状に
パターニングし（図５（ｅ））、素子形成領域４におけ
る導体層１４ａが形成された面側に絶縁層１１ｆを形成
する（図５（ｆ））。

【００３５】次に、絶縁層１１ｆ上にポリシリコン等か
ら成る導体層１４ｂを形成し、エッチングにより所定形
状にパターニングする。

【００３６】最後に、素子形成領域４における導体層１
４ｂが形成された面側に絶縁層やレジスト等を形成し、
表面を平坦化して、ドレイン電極１２を形成する。

【００３７】従って、本実施形態においては、ドレイン
電極１２の下部及びその近傍において、ｎ＋型ドレイン
領域５から遠ざかるにしたがって、容量結合するように
形成された導体層１４ａ，１４ｂを素子形成領域４の表
面に近づけるとともに、ドレイン電極１２から遠ざける
ようにしたので、ｎ＋型ドレイン領域５から遠い方向へ
電位分布が偏ろうとする箇所に、より強く導体層１４に
よって形成される容量からの電位が影響し、素子形成領
域４の表面の電位分布を正常な形に是正することがで
き、耐圧の低下を防止することができる。

【００３８】なお、本実施形態においては、導体層１４
ａ，１４ｂと素子形成領域４の表面との距離を３段階の
高さのものを形成したが、これに限定される必要はな
い。

【００３９】

【発明の効果】請求項１記載の発明は、第一導電型半導
体基板と、第一導電型半導体基板の一主表面上に形成さ
れ、表面から第一導電型半導体基板に到達するように形
成された高濃度第一導電型素子分離領域及び第一導電型
半導体基板により絶縁分離された第二導電型エピタキシ
ャル層から成る素子形成領域と、素子形成領域の表面に
露出するように素子形成領域内の略中心に形成された高
濃度第二導電型ドレイン領域と、高濃度第二導電型ドレ
イン領域に電気的に接続され、高濃度第一導電型素子分
離領域を跨いで他の素子形成領域に引き出されて成るド
レイン電極と、ドレイン電極の下部及びその近傍を除い
て高濃度第二導電型ドレイン領域を囲むとともに高濃度
第一導電型素子分離領域に隣接し、素子形成領域の表面
に露出するように素子形成領域内に形成された第一導電
型チャネル領域と、高濃度第一導電型素子分離領域及び
第一導電型チャネル領域に内包され、素子形成領域の表
面に露出するように素子形成領域内に形成された高濃度
第二導電型ソース領域と、高濃度第二導電型ソース領域
と高濃度第二導電型ドレイン領域との間に介在する第一
導電型チャネル領域上にゲート酸化膜を介して形成され
た絶縁ゲートと、絶縁ゲートと電気的に接続されるよう
に形成されたゲート電極と、素子形成領域の表面に露出
するように第一導電型チャネル領域と高濃度第二導電型
ドレイン領域との間と、ドレイン電極の下部及びその近
傍との素子形成領域内に形成された第一導電型チャネル
領域よりも低濃度の低濃度第一導電型不純物領域と、高
濃度第二導電型ソース領域及び高濃度第一導電型素子分
離領域と電気的に接続されるように形成されたソース電
極と、素子形成領域上に形成された絶縁層と、低濃度第
一導電型不純物領域上の絶縁層内に、容量結合するよう
に形成された導体層とを有して成る半導体装置におい
て、ドレイン電極の下部及びその近傍の導体層を、他の
箇所に形成された導体層よりも素子形成領域の表面に近
づけるとともに、ドレイン電極から遠ざけるように配置
したので、素子形成領域の表面での電位分布が、容量結
合するように形成された導体層により、より強く電位が
固定されようとし、また、ドレイン電極から導体層によ
り形成された容量への影響が小さくなり、ドレイン電極
の下部及びその近傍における素子形成領域の表面の電位
分布は、ドレイン電極の影響を受けにくくなり、素子分
離領域を跨いで高電位のドレイン電極を配線する場合に
おいてもドレイン−ソース間の耐圧が低下することのな
い半導体装置を提供することができた。

【００４０】請求項２記載の発明は、請求項１記載の半
導体装置において、ドレイン電極の下部及びその近傍の
導体層を、高濃度第二導電型ドレイン領域から遠ざかる
にしたがって素子形成領域の表面に近づけるとともに、
ドレイン電極から遠ざけるように配置したので、高濃度
第二導電型ドレイン領域から遠い方向へ電位分布が偏ろ
うとする箇所に、より強く導体層によって形成される容
量からの電位が影響し、素子形成領域の表面の電位分布
を正常な形に是正することができ、耐圧の低下を防止す
ることができる。

【００４１】請求項３記載の発明は、第一導電型半導体
基板一主表面上に、表面から第一導電型半導体基板に到
達するように形成された高濃度第一導電型素子分離領域
及び第一導電型半導体基板により絶縁分離された第二導
電型エピタキシャル層から成る素子形成領域を形成し、
素子形成領域の表面に露出するように素子形成領域内の
略中心に高濃度第二導電型ドレイン領域を形成し、高濃
度第二導電型ドレイン領域に電気的に接続され、高濃度
第一導電型素子分離領域を跨いで他の素子形成領域に引
き出されるようにドレイン電極を形成し、ドレイン電極
の下部及びその近傍を除いて高濃度第二導電型ドレイン
領域を囲むとともに高濃度第一導電型素子分離領域に接
し、素子形成領域の表面に露出するように素子形成領域
内に第一導電型チャネル領域を形成し、高濃度第一導電
型素子分離領域及び第一導電型チャネル領域に内包さ
れ、素子形成領域の表面に露出するように素子形成領域
内に高濃度第二導電型ソース領域を形成し、高濃度第二
導電型ソース領域と高濃度第二導電型ドレイン領域との
間に介在する第一導電型チャネル領域上にゲート酸化膜
を介して絶縁ゲートを形成し、絶縁ゲートと電気的に接
続されるようにゲート電極を形成し、第一導電型チャネ
ル領域と高濃度第二導電型ドレイン領域との間と、ドレ
イン電極の下部及びその近傍との素子形成領域の表面に
露出するように素子形成領域内に、第一導電型チャネル
領域よりも低濃度の低濃度第一導電型不純物領域を形成
し、高濃度第二導電型ソース領域及び高濃度第一導電型
素子分離領域と電気的に接続されるようにソース電極を
形成し、素子形成領域上に絶縁層を形成し、低濃度第一
導電型不純物領域上の絶縁層内に、容量結合するように
導体層を形成した半導体装置の製造方法において、ドレ
イン電極の下部及びその近傍の導体層を、他の箇所に形
成された導体層よりも素子形成領域の表面に近づけると
ともに、ドレイン電極から遠ざけるようにしたので、素
子形成領域の表面での電位分布が、容量結合するように
形成された導体層により、より強く電位が固定されよう
とし、また、ドレイン電極から導体層により形成された
容量への影響が小さくなり、ドレイン電極の下部及びそ
の近傍における素子形成領域の表面の電位分布は、ドレ
イン電極の影響を受けにくくなり、素子分離領域を跨い
で高電位のドレイン電極を配線する場合においてもドレ
イン−ソース間の耐圧が低下することのない半導体装置
の製造方法を提供することができた。

【００４２】請求項４記載の発明は、請求項３記載の半
導体装置の製造方法において、ドレイン電極の下部及び
その近傍の絶縁層をエッチングすることにより凹部を形
成し、凹部が形成された絶縁層上に容量結合するように
導体層を形成し、導体層上に絶縁層を形成して表面を平
坦化し、平坦化された絶縁層上にドレイン電極を形成す
ることにより、ドレイン電極の下部及びその近傍の導体
層を、他の箇所に形成された導体層よりも素子形成領域
の表面に近づけるとともに、ドレイン電極から遠ざける
ようにしたので、素子形成領域の表面での電位分布が、
容量結合するように形成された導体層により、より強く
電位が固定されようとし、また、ドレイン電極から導体
層により形成された容量への影響が小さくなり、ドレイ
ン電極の下部及びその近傍における素子形成領域の表面
の電位分布は、ドレイン電極の影響を受けにくくなり、
耐圧の低下を防止することができる。

【００４３】請求項５記載の発明は、請求項３記載の半
導体装置の製造方法において、ドレイン電極の下部及び
その近傍の絶縁層の内、高濃度第二導電型ドレイン領域
上及びその近傍のみを残して除去した後、素子形成領域
上の絶縁層が形成された面側に絶縁層を形成し、ドレイ
ン電極の下部及びその近傍の絶縁層の内、高濃度第二導
電型ドレイン領域から遠い箇所の前記絶縁層を除去し
て、素子形成領域上の絶縁層が形成された面側に絶縁層
を形成する工程を繰り返すことにより、ドレイン電極の
下部及びその近傍の絶縁層を階段状に形成し、階段状に
形成された絶縁層上に容量結合するように導体層を形成
することにより、導体層を高濃度第二導電型ドレイン領
域から遠ざかるにしたがって素子形成領域の表面に近づ
けるとともに、ドレイン電極から遠ざけるようにしたの
で、高濃度第二導電型ドレイン領域から遠い方向へ電位
分布が偏ろうとする箇所に、より強く導体層によって形
成される容量からの電位が影響し、素子形成領域の表面
の電位分布を正常な形に是正することができ、耐圧の低
下を防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）は上面から見た状態を示す略
平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’での略
断面図である。

【図２】図１（ａ）におけるＢ−Ｂ’での略断面図であ
る。

【図３】本実施形態に係るＬＤＭＯＳＦＥＴのドレイン
電極の下部及びその近傍における導体層の形成工程を示
す略断面図である。

【図４】本発明の他の実施形態に係るＬＤＭＯＳＦＥＴ
を示す略断面図である。

【図５】本実施形態に係るＬＤＭＯＳＦＥＴのドレイン
電極の下部及びその近傍における導体層の形成工程を示
す略断面図である。

【図６】従来例に係るＬＤＭＯＳＦＥＴを示す模式図で
あり、（ａ）は上面から見た状態を示す略平面図であ
り、（ｂ）は（ａ）におけるＡ−Ａ’での略断面図であ
る。

【図７】従来例に係るＬＤＭＯＳＦＥＴの素子形成領域
の電位分布を示す模式図であり、（ａ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出さない場合
の電位分布を示す模式図であり、（ｂ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出す場合の電
位分布を示す模式図である。

【符号の説明】

１ ｐ型半導体基板 ２ ｎ型エピタキシャル層 ３ ｐ＋型素子分離領域 ４ 素子形成領域 ５ ｎ＋型ドレイン領域 ６ ｐ型チャネル領域 ７ ｎ＋型ソース領域 ８ ｐ−型不純物領域 ９ ゲート酸化膜 １０ 絶縁ゲート １１，１１ａ〜１１ｆ 絶縁層 １２ ドレイン電極 １３ ソース電極 １４，１４ａ，１４ｂ 導体層 １５ 凹部 １６ レジスト

【手続補正書】

【提出日】平成９年６月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】削除 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年６月９日

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】

【従来の技術】高耐圧 半導体装置の一つとして、横型２
重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬＤＭＯ
ＳＦＥＴ（Lateral Double Diffused MOSFET）があ
る。図６は、従来例に係るＬＤＭＯＳＦＥＴを示す模式
図であり、（ａ）は上面から見た状態を示す略平面図で
あり、（ｂ）は（ａ）におけるＡ−Ａ’での略断面図で
ある。このＬＤＭＯＳＦＥＴは、ｐ型半導体基板１上に
ｎ型エピタキシャル層２が形成され、ｎ型エピタキシャ
ル層２の表面からｐ型半導体基板１に到達するようにｐ
＋型素子分離領域３が形成されている。そして、ｐ型半
導体基板１及びｐ＋型素子分離領域３により互いに絶縁
分離されたｎ型エピタキシャル層２から成る複数の素子
形成領域４が形成されている。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 萩原 洋右 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 鎌倉 將有 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第一導電型半導体基板と、該第一導電型
   半導体基板の一主表面上に形成され、表面から前記第一
   導電型半導体基板に到達するように形成された高濃度第
   一導電型素子分離領域及び前記第一導電型半導体基板に
   より絶縁分離された第二導電型エピタキシャル層から成
   る素子形成領域と、該素子形成領域の表面に露出するよ
   うに前記素子形成領域内の略中心に形成された高濃度第
   二導電型ドレイン領域と、該高濃度第二導電型ドレイン
   領域に電気的に接続され、前記高濃度第一導電型素子分
   離領域を跨いで他の前記素子形成領域に引き出されて成
   るドレイン電極と、該ドレイン電極の下部及びその近傍
   を除いて前記高濃度第二導電型ドレイン領域を囲むとと
   もに前記高濃度第一導電型素子分離領域に隣接し、前記
   素子形成領域の表面に露出するように前記素子形成領域
   内に形成された第一導電型チャネル領域と、前記高濃度
   第一導電型素子分離領域及び第一導電型チャネル領域に
   内包され、前記素子形成領域の表面に露出するように前
   記素子形成領域内に形成された高濃度第二導電型ソース
   領域と、該高濃度第二導電型ソース領域と前記高濃度第
   二導電型ドレイン領域との間に介在する前記第一導電型
   チャネル領域上にゲート酸化膜を介して形成された絶縁
   ゲートと、該絶縁ゲートと電気的に接続されるように形
   成されたゲート電極と、前記素子形成領域の表面に露出
   するように前記第一導電型チャネル領域と前記高濃度第
   二導電型ドレイン領域との間と、前記ドレイン電極の下
   部及びその近傍との前記素子形成領域内に形成された前
   記第一導電型チャネル領域よりも低濃度の低濃度第一導
   電型不純物領域と、前記高濃度第二導電型ソース領域及
   び高濃度第一導電型素子分離領域と電気的に接続される
   ように形成されたソース電極と、前記素子形成領域上に
   形成された絶縁層と、前記低濃度第一導電型不純物領域
   上の前記絶縁層内に、容量結合するように形成された導
   体層とを有して成る半導体装置において、前記ドレイン
   電極の下部及びその近傍の前記導体層を、他の箇所に形
   成された前記導体層よりも前記素子形成領域の表面に近
   づけるとともに、前記ドレイン電極から遠ざけるように
   配置したことを特徴とする半導体装置。
2. 【請求項２】 前記ドレイン電極の下部及びその近傍の
   前記導体層を、前記高濃度第二導電型ドレイン領域から
   遠ざかるにしたがって前記素子形成領域の表面に近づけ
   るとともに、前記ドレイン電極から遠ざけるように配置
   したことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 第一導電型半導体基板一主表面上に、表
   面から前記第一導電型半導体基板に到達するように形成
   された高濃度第一導電型素子分離領域及び前記第一導電
   型半導体基板により絶縁分離された第二導電型エピタキ
   シャル層から成る素子形成領域を形成し、該素子形成領
   域の表面に露出するように前記素子形成領域内の略中心
   に高濃度第二導電型ドレイン領域を形成し、該高濃度第
   二導電型ドレイン領域に電気的に接続され、前記高濃度
   第一導電型素子分離領域を跨いで他の前記素子形成領域
   に引き出されるようにドレイン電極を形成し、該ドレイ
   ン電極の下部及びその近傍を除いて前記高濃度第二導電
   型ドレイン領域を囲むとともに前記高濃度第一導電型素
   子分離領域に接し、前記素子形成領域の表面に露出する
   ように前記素子形成領域内に第一導電型チャネル領域を
   形成し、前記高濃度第一導電型素子分離領域及び第一導
   電型チャネル領域に内包され、前記素子形成領域の表面
   に露出するように前記素子形成領域内に高濃度第二導電
   型ソース領域を形成し、該高濃度第二導電型ソース領域
   と前記高濃度第二導電型ドレイン領域との間に介在する
   前記第一導電型チャネル領域上にゲート酸化膜を介して
   絶縁ゲートを形成し、該絶縁ゲートと電気的に接続され
   るようにゲート電極を形成し、前記第一導電型チャネル
   領域と前記高濃度第二導電型ドレイン領域との間と、前
   記ドレイン電極の下部及びその近傍との前記素子形成領
   域の表面に露出するように前記素子形成領域内に、前記
   第一導電型チャネル領域よりも低濃度の低濃度第一導電
   型不純物領域を形成し、前記高濃度第二導電型ソース領
   域及び高濃度第一導電型素子分離領域と電気的に接続さ
   れるようにソース電極を形成し、前記素子形成領域上に
   絶縁層を形成し、前記低濃度第一導電型不純物領域上の
   前記絶縁層内に、容量結合するように導体層を形成した
   半導体装置の製造方法において、前記ドレイン電極の下
   部及びその近傍の前記導体層を、他の箇所に形成された
   前記導体層よりも前記素子形成領域の表面に近づけると
   ともに、前記ドレイン電極から遠ざけるようにしたこと
   を特徴とする半導体装置の製造方法。
4. 【請求項４】 前記ドレイン電極の下部及びその近傍の
   前記絶縁層をエッチングすることにより凹部を形成し、
   該凹部が形成された絶縁層上に容量結合するように前記
   導体層を形成し、該導体層上に絶縁層を形成して表面を
   平坦化し、平坦化された前記絶縁層上に前記ドレイン電
   極を形成することにより、前記ドレイン電極の下部及び
   その近傍の前記導体層を、他の箇所に形成された前記導
   体層よりも前記素子形成領域の表面に近づけるととも
   に、前記ドレイン電極から遠ざけるようにしたことを特
   徴とする請求項３記載の半導体装置の製造方法。
5. 【請求項５】 前記ドレイン電極の下部及びその近傍の
   絶縁層の内、前記高濃度第二導電型ドレイン領域上及び
   その近傍のみを残して除去した後、前記素子形成領域上
   の前記絶縁層が形成された面側に絶縁層を形成し、前記
   ドレイン電極の下部及びその近傍の絶縁層の内、前記高
   濃度第二導電型ドレイン領域から遠い箇所の前記絶縁層
   を除去して、前記素子形成領域上の前記絶縁層が形成さ
   れた面側に絶縁層を形成する工程を繰り返すことによ
   り、前記ドレイン電極の下部及びその近傍の絶縁層を階
   段状に形成し、階段状に形成された前記絶縁層上に容量
   結合するように前記導体層を形成することにより、前記
   導体層を前記高濃度第二導電型ドレイン領域から遠ざか
   るにしたがって前記素子形成領域の表面に近づけるとと
   もに、前記ドレイン電極から遠ざけるようにしたことを
   特徴とする請求項３記載の半導体装置の製造方法。