JPH10242455A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離領域を跨いで高電位のドレイン電極
を配線する場合においてもドレイン−ソース間の耐圧が
低下することのない半導体装置及びその製造方法を提供
する。 【解決手段】 素子形成領域４内の略中心にｎ＋型ドレ
イン領域５が形成され、ドレイン電極１１の下部及びそ
の近傍を除いて、ｐ＋型素子分離領域３に接してｎ＋型
ドレイン領域５を囲むように素子形成領域４内にｐ型チ
ャネル領域６を形成し、ｐ型チャネル領域６及びｐ＋型
素子分離領域３内に内包されるように素子形成領域４内
にｎ＋型ソース領域７が形成されている。そして、ドレ
イン電極１１の下部及びその近傍の絶縁層１０内には、
ドレイン電極１１の長手方向に対して略垂直な方向に長
い形状の電極１３が形成され、ｎ＋型不純物領域１４を
介して素子形成領域４に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】高耐圧半導体装置の一つとして、横型２
重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬＤＭＯ
ＳＦＥＴ（Lateral Double Diffused MOSFET）があ
る。図４は、従来例に係るＬＤＭＯＳＦＥＴを示す略断
面図であり、（ａ）は表面から見た状態を示す略平面図
であり、（ｂ）は（ａ）におけるＺ−Ｚ’での略断面図
である。このＬＤＭＯＳＦＥＴは、ｐ型半導体基板１上
にｎ型エピタキシャル層２が形成され、ｎ型エピタキシ
ャル層２の表面からｐ型半導体基板１に到達するように
ｐ＋型素子分離領域３が形成されている。そして、ｐ型
半導体基板１及びｐ＋型素子分離領域３により互いに絶
縁分離されたｎ型エピタキシャル層２から成る複数の素
子形成領域４が形成されている。

【０００３】なお、ｐ＋型素子分離領域３の形成方法の
一例としては、ボロン（Ｂ）等のｐ型不純物をデポし、
酸化，ドライブ工程により形成する方法がある。

【０００４】また、素子形成領域４の表面に露出するよ
うに素子形成領域４内の略中心にリン（Ｐ）等のｎ型不
純物をイオン注入することによりｎ＋型ドレイン領域５
が形成され、ｎ＋型ドレイン領域５に電気的に接続さ
れ、かつ、ｐ＋型素子分離領域３を跨いで他の素子形成
領域４まで延設されるようにアルミニウム（Ａｌ）等か
ら成るドレイン電極１１が形成されている。

【０００５】また、ドレイン電極１１の下部及びその近
傍を除いてｎ＋型ドレイン領域５を囲み、かつ、ｐ＋型
素子分離領域３に隣接して素子形成領域４の表面に露出
するように素子形成領域４内にｐ＋型素子分離領域３よ
りも低濃度のｐ型チャネル領域６が形成されている。そ
して、素子形成領域４の表面に露出し、かつ、ｐ型チャ
ネル領域６及びｐ＋型素子分離領域３に内包されるよう
に、リン（Ｐ）等のｎ型不純物をイオン注入することに
よりｎ＋型ソース領域７が形成されている。

【０００６】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型チャネル領域６上には、
ゲート酸化膜８を介して、ポリシリコン等から成る絶縁
ゲート９が形成されている。

【０００７】また、ｎ型エピタキシャル層２上には、絶
縁層１０が形成され、絶縁ゲート９と電気的に接続され
るようにアルミニウム（Ａｌ）等から成るゲート電極
（図示せず）が形成され、ｎ＋型ソース領域７及びｐ＋
型素子分離領域３と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１２が形成されてい
る。

【０００８】このようなＬＤＭＯＳＦＥＴは、ドレイン
電極１１に高電位、ソース電極１２に低電位を印加し
て、素子形成領域４全体を空乏化させ、素子形成領域４
の表面の電界強度を緩和してドレイン−ソース間の耐圧
を高い電圧まで維持している。これは、所謂ＲＥＳＵＲ
Ｆ（REduced SURface Field）原理を用いており、”I
nternational Electoronic Device Meeting Techni
cal Digest”，Dec.，p.238〜240（1979）に詳しく記
載されている。

【０００９】上述のＬＤＭＯＳＦＥＴは、他の信号処理
回路と同一チップに集積化することにより、ハイサイド
ドライバ回路のレベルシフタ等が実現でき、有用であ
る。このＬＤＭＯＳＦＥＴをＩＣとして集積化する場
合、図４（ａ）に示すように、素子形成領域４の略中心
にｎ＋型ドレイン領域５が形成され、その周囲をｎ＋型
ソース領域７で囲んだような形状が用いられることが多
く、ｎ＋型ドレイン領域５に高電圧を印加する場合、ｐ
＋型素子分離領域３の外部からｐ＋型素子分離領域３を
跨いでｎ＋型ドレイン領域５までドレイン電極１１を配
置する必要がある。

【００１０】

【発明が解決しようとする課題】ところが、上述のよう
な構成のＬＤＭＯＳＦＥＴにおいては、ドレイン電極１
１の電位が直下の絶縁層１０を介して、その下の素子形
成領域４の表面の電位分布に影響を及ぼすという問題が
あった。

【００１１】図５は、従来例に係るＬＤＭＯＳＦＥＴの
素子形成領域４の電位分布を示す模式図であり、（ａ）
はドレイン電極１１をｐ＋型素子形成領域３を跨いで外
部に引き出さない場合の電位分布を示す模式図であり、
（ｂ）はドレイン電極１１をｐ＋型素子形成領域３を跨
いで外部に引き出す場合の電位分布を示す模式図であ
る。図５より、ドレイン電極１１をｐ＋型素子形成領域
３を跨いで外部に引き出す場合には、高電位を印加され
たドレイン電極１１によりｎ＋型ドレイン領域５がドレ
イン電極１１に沿って引き延ばされて素子形成領域４内
に反転層が発生し、ｐ＋型素子分離領域３の近傍に素子
形成領域４表面の電位分布が集中して、この部分で臨界
電界を越えてドレイン−ソース間耐圧が低下するという
問題があった。

【００１２】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、素子分離領域を跨い
で高電位のドレイン電極を配線する場合においてもドレ
イン−ソース間の耐圧が低下することのない半導体装置
及びその製造方法を提供することにある。

【００１３】

【課題を解決するための手段】請求項１記載の発明は、
第一導電型半導体基板と、該第一導電型半導体基板の一
主表面上に形成され、表面から前記第一導電型半導体基
板に到達するように形成された高濃度第一導電型素子分
離領域及び前記第一導電型半導体基板により絶縁分離さ
れた第二導電型エピタキシャル層から成る素子形成領域
と、該素子形成領域の表面に露出するように前記素子形
成領域内の略中心に形成された高濃度第二導電型ドレイ
ン領域と、該高濃度第二導電型ドレイン領域に電気的に
接続され、前記高濃度第一導電型素子分離領域を跨いで
他の前記素子形成領域に引き出されて成るドレイン電極
と、該ドレイン電極の下部及びその近傍を除いて前記高
濃度第二導電型ドレイン領域を囲むとともに前記高濃度
第一導電型素子分離領域に隣接し、前記素子形成領域の
表面に露出するように前記素子形成領域内に形成された
第一導電型チャネル領域と、前記高濃度第一導電型素子
分離領域及び第一導電型チャネル領域に内包され、前記
素子形成領域の表面に露出するように前記素子形成領域
内に形成された高濃度第二導電型ソース領域と、該高濃
度第二導電型ソース領域と前記高濃度第二導電型ドレイ
ン領域との間に介在する前記第一導電型チャネル領域上
にゲート酸化膜を介して形成された絶縁ゲートと、該絶
縁ゲートと電気的に接続されるように形成されたゲート
電極と、前記高濃度第二導電型ソース領域及び高濃度第
一導電型素子分離領域と電気的に接続されるように形成
されたソース電極と、前記素子形成領域上に形成された
絶縁層とを有して成る半導体装置において、前記ドレイ
ン電極の下部及びその近傍に前記ドレイン電極の長手方
向に対して略垂直方向に長い形状の電極を複数形成し、
該電極を高濃度第二導電型不純物領域を介して前記素子
形成領域とコンタクトさせたことを特徴とするものであ
る。

【００１４】請求項２記載の発明は、請求項１記載の半
導体装置において、前記電極を、前記素子形成領域の略
中心から外周に向かうに従って、前記ドレイン電極の長
手方向に対する長さを長くするようにしたことを特徴と
するものである。

【００１５】請求項３記載の発明は、第一導電型半導体
基板上に、表面から前記第一導電型半導体基板に到達す
るように形成された高濃度第一導電型素子分離領域及び
前記第一導電型半導体基板により絶縁分離された第二導
電型エピタキシャル層から成る素子形成領域を形成し、
該素子形成領域の表面に露出するように前記素子形成領
域内の略中心に高濃度第二導電型ドレイン領域を形成
し、該高濃度第二導電型ドレイン領域に電気的に接続さ
れ、前記高濃度第一導電型素子分離領域を跨いで他の前
記素子形成領域に引き出されて成るドレイン電極を形成
し、該ドレイン電極の下部及びその近傍を除いて前記高
濃度第二導電型ドレイン領域を囲むとともに前記高濃度
第一導電型素子分離領域に隣接し、前記素子形成領域の
表面に露出するように前記素子形成領域内に第一導電型
チャネル領域を形成し、前記高濃度第一導電型素子分離
領域及び第一導電型チャネル領域に内包され、前記素子
形成領域の表面に露出するように前記素子形成領域内に
高濃度第二導電型ソース領域を形成し、該高濃度第二導
電型ソース領域と前記高濃度第二導電型ドレイン領域と
の間に介在する前記第一導電型チャネル領域上にゲート
酸化膜を介して絶縁ゲートを形成し、該絶縁ゲートと電
気的に接続されるようにゲート電極を形成し、前記高濃
度第二導電型ソース領域及び高濃度第一導電型素子分離
領域と電気的に接続されるようにソース電極を形成し、
前記素子形成領域上に絶縁層を形成して成る半導体装置
の製造方法において、前記ドレイン電極の下部及びその
近傍に前記ドレイン電極の長手方向に対して略垂直方向
に長い形状の、第二導電型不純物を含んで成る電極を複
数形成し、該電極に含まれた第二導電型不純物を前記素
子形成領域に拡散させることにより高濃度第二導電型不
純物領域を形成し、前記電極を前記高濃度第二導電型不
純物領域を介して前記素子形成領域とコンタクトさせた
ことを特徴とするものである。

【００１６】

【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＬＤＭＯＳＦＥＴを示す模式図であり、（ａ）は
上面から見た状態を示す略平面図であり、（ｂ）は
（ａ）におけるＸ−Ｘ’での略断面図である。なお、本
実施形態においては、説明の便宜上、第一導電型をｐ
型，第二導電型をｎ型として説明するが、ｐ型とｎ型が
逆の場合にも適用される。また、本実施形態に係るＬＤ
ＭＯＳＦＥＴの全体構成は、従来例として図４に示すＬ
ＤＭＯＳＦＥＴの全体構成と同様であるので、同一箇所
には同一符号を付して説明を省略し、異なる箇所につい
て説明する。本実施形態に係るＬＤＭＯＳＦＥＴは、従
来例として図４に示すＬＤＭＯＳＦＥＴにおいて、ドレ
イン電極１１の下部の絶縁層１０内に、ドレイン電極１
１の長手方向に対して垂直に複数のポリシリコンから成
る電極１３が形成され、電極１３はｎ＋型不純物領域１
４を介してｎ型エピタキシャル層２から成る素子形成領
域４に電気的に接続されている。

【００１７】以下、本実施形態に係るＬＤＭＯＳＦＥＴ
の製造工程について図面に基づき説明する。図２は、本
実施形態に係るＬＤＭＯＳＦＥＴの製造工程を示す略断
面図である。先ず、ｐ型半導体基板１上にｎ型エピタキ
シャル層２を形成し、ｎ型エピタキシャル層２上にシリ
コン酸化膜等の絶縁層１０を形成する。

【００１８】次に、絶縁層１０上にフォトレジスト（図
示せず）を塗布し、露光，現像を行うことによりフォト
レジストを所定形状にパターニングし、パターニングさ
れたフォトレジストをマスクとして絶縁層１０のエッチ
ングを行うことによりｐ＋型素子分離領域３形成箇所上
の絶縁層１０に開口部（図示せず）を形成し、プラズマ
アッシング等によりフォトレジストを除去する。

【００１９】次にボロン（Ｂ）等のｐ型不純物をデポ
し、酸化，ドライブ工程によりｎ型エピタキシャル層２
の表面からｐ型半導体基板１に到達するようにｐ＋型素
子分離領域３を形成し、ｐ型半導体基板１及びｐ＋型素
子分離領域３により絶縁分離されたｎ型エピタキシャル
層２から成る素子形成領域４を形成する（図２
（ａ））。

【００２０】次に、素子形成領域４上の絶縁層１０をエ
ッチングにより除去し、熱酸化等によりゲート酸化膜８
を形成し、後述するドレイン電極１１形成箇所の下部及
びその近傍のゲート酸化膜８をエッチングにより除去し
て開口部１３ａを形成する。

【００２１】そして、ｎ型エピタキシャル層２の開口部
１３ａが形成された面側全面にｎ型不純物が大量に拡散
されたポリシリコンを形成し、所定形状にパターニング
されたフォトレジスト（図示せず）をマスクとしてポリ
シリコンのエッチングを行うことにより、ポリシリコン
から成る絶縁ゲート９及び電極１３を形成する（図２
（ｂ））。このとき、電極１３は、ドレイン電極１１の
長手方向に対して垂直となるようにパターニングされて
いる。

【００２２】次に、ｎ型エピタキシャル層２の絶縁ゲー
ト９が形成された面側にフォトレジスト（図示せず）を
塗布し、露光，現像を行うことによりフォトレジストを
所定形状にパターニングする。

【００２３】そして、パターニングされたフォトレジス
ト及び絶縁ゲート９をマスクとして、ボロン（Ｂ）等の
ｐ型不純物をイオン注入し、フォトレジストを除去した
後、後工程で行うアニールにより素子形成領域４内の
内、ドレイン電極１１の下部及びその近傍を除いた箇所
の、ｐ＋型素子分離領域３に隣接する箇所の素子形成領
域４の表面に露出し、かつ、素子形成領域４に内包され
るようにｐ型チャネル領域６を形成する。

【００２４】次に、所定形状にパターニングされたフォ
トレジスト（図示せず）をマスクとしてリン（Ｐ）等の
ｎ型不純物をイオン注入し、フォトレジストを除去した
後、アニールを行うことにより素子形成領域４の略中央
に素子形成領域４の表面に露出するようにｎ＋型ドレイ
ン領域５を形成するとともに、ｐ＋型素子分離領域３及
びｐ型チャネル領域６に内包され、かつ、素子形成領域
４の表面に露出するようにｎ＋型ソース領域７を形成す
る（図２（ｃ））。このアニール処理により、電極１３
に大量に拡散されたｎ型不純物が素子形成領域４内に拡
散され、ｎ＋型不純物領域１４が形成される。

【００２５】最後に、ｎ型エピタキシャル層２の絶縁ゲ
ート９が形成された面側全面にシリコン酸化膜等の絶縁
層１０を形成し、ｎ＋型ドレイン領域５と電気的に接続
され、ｐ＋型素子分離領域３を跨いで隣接する素子形成
領域４まで延設されるようにアルミニウム（Ａｌ）等か
ら成るドレイン電極１１を形成し、ｎ＋型ソース領域７
及びｐ＋型素子分離領域３と電気的に接続されるように
アルミニウム（Ａｌ）等から成るソース電極１２を形成
し、絶縁ゲート９と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るゲート電極（図示せず）を形成
する。なお、絶縁ゲート９は、ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間に介在するｐ型チャネル領域
６上にゲート酸化膜８を介して配置されている。

【００２６】従って、本実施形態においては、電極１３
が素子形成領域４の内、ドレイン電極１１の下部及びそ
の近傍以外の領域とｎ＋型不純物領域１４を介してコン
タクトしているので、電極１３はドレイン電極１１が引
き出されていない領域の素子形成領域４と同電位とな
り、ドレイン電極１１の下部及びその近傍の素子形成領
域４に対する電位の影響が抑制され、電位分布の均一化
が図られて高耐圧化が可能となる。

【００２７】なお、本実施形態においては、電極１３の
ドレイン電極１１の長手方向に垂直な方向に対する長さ
が同じものを形成するようにしたが、これに限定される
必要はなく、例えば、図３に示すように素子形成領域４
の略中心から素子形成領域４の外周に向かうに従って、
電極１３のドレイン電極１１の長手方向に垂直な方向に
対する長さが長くなるように形成してもよい。つまり、
素子形成領域４の外周に向かうに従って、ドレイン電極
１１と素子形成領域４との電位差が大きくなって空乏層
がさらに伸びるため、電極１３をドレイン電極１１から
より遠い箇所の素子形成領域４とｎ＋型不純物領域１４
を介してコンタクトさせることにより、よりドレイン電
極１１の下部及びその近傍の素子形成領域４に対する電
位の影響が抑制され、電位分布の均一化が図られて高耐
圧化が可能となる。

【００２８】また、本実施形態においては、ドレイン電
極１１の下部及びその近傍にｐ型チャネル領域６を形成
しないようにしたが、必ずしもこれに限定される必要は
ない。

【００２９】

【発明の効果】請求項１記載の発明は、第一導電型半導
体基板と、第一導電型半導体基板の一主表面上に形成さ
れ、表面から第一導電型半導体基板に到達するように形
成された高濃度第一導電型素子分離領域及び第一導電型
半導体基板により絶縁分離された第二導電型エピタキシ
ャル層から成る素子形成領域と、素子形成領域の表面に
露出するように素子形成領域内の略中心に形成された高
濃度第二導電型ドレイン領域と、高濃度第二導電型ドレ
イン領域に電気的に接続され、高濃度第一導電型素子分
離領域を跨いで他の素子形成領域に引き出されて成るド
レイン電極と、ドレイン電極の下部及びその近傍を除い
て高濃度第二導電型ドレイン領域を囲むとともに高濃度
第一導電型素子分離領域に隣接し、素子形成領域の表面
に露出するように素子形成領域内に形成された第一導電
型チャネル領域と、高濃度第一導電型素子分離領域及び
第一導電型チャネル領域に内包され、素子形成領域の表
面に露出するように素子形成領域内に形成された高濃度
第二導電型ソース領域と、高濃度第二導電型ソース領域
と高濃度第二導電型ドレイン領域との間に介在する前記
第一導電型チャネル領域上にゲート酸化膜を介して形成
された絶縁ゲートと、絶縁ゲートと電気的に接続される
ように形成されたゲート電極と、高濃度第二導電型ソー
ス領域及び高濃度第一導電型素子分離領域と電気的に接
続されるように形成されたソース電極と、素子形成領域
上に形成された絶縁層とを有して成る半導体装置におい
て、ドレイン電極の下部及びその近傍にドレイン電極の
長手方向に対して略垂直方向に長い形状の電極を複数形
成し、電極を高濃度第二導電型不純物領域を介して素子
形成領域とコンタクトさせたので、電極はドレイン電極
が引き出されていない領域の素子形成領域と同電位とな
り、ドレイン電極の下部及びその近傍の素子形成領域に
対する電位の影響が抑制され、電位分布の均一化が図ら
れて、素子分離領域を跨いで高電位のドレイン電極を配
線する場合においてもドレイン−ソース間の耐圧が低下
することのない半導体装置を提供することができた。

【００３０】請求項２記載の発明は、請求項１記載の半
導体装置において、電極を、素子形成領域の略中心から
外周に向かうに従って、ドレイン電極の長手方向に対す
る長さを長くするようにしたので、更にドレイン電極の
下部及びその近傍の素子形成領域に対する電位の影響が
抑制され、電位分布の均一化が図られる。

【００３１】請求項３記載の発明は、第一導電型半導体
基板上に、表面から第一導電型半導体基板に到達するよ
うに形成された高濃度第一導電型素子分離領域及び第一
導電型半導体基板により絶縁分離された第二導電型エピ
タキシャル層から成る素子形成領域を形成し、素子形成
領域の表面に露出するように素子形成領域内の略中心に
高濃度第二導電型ドレイン領域を形成し、高濃度第二導
電型ドレイン領域に電気的に接続され、高濃度第一導電
型素子分離領域を跨いで他の素子形成領域に引き出され
て成るドレイン電極を形成し、ドレイン電極の下部及び
その近傍を除いて高濃度第二導電型ドレイン領域を囲む
とともに高濃度第一導電型素子分離領域に隣接し、素子
形成領域の表面に露出するように素子形成領域内に第一
導電型チャネル領域を形成し、高濃度第一導電型素子分
離領域及び第一導電型チャネル領域に内包され、素子形
成領域の表面に露出するように素子形成領域内に高濃度
第二導電型ソース領域を形成し、高濃度第二導電型ソー
ス領域と高濃度第二導電型ドレイン領域との間に介在す
る第一導電型チャネル領域上にゲート酸化膜を介して絶
縁ゲートを形成し、絶縁ゲートと電気的に接続されるよ
うにゲート電極を形成し、高濃度第二導電型ソース領域
及び高濃度第一導電型素子分離領域と電気的に接続され
るようにソース電極を形成し、素子形成領域上に絶縁層
を形成して成る半導体装置の製造方法において、ドレイ
ン電極の下部及びその近傍にドレイン電極の長手方向に
対して略垂直方向に長い形状の、第二導電型不純物を含
んで成る電極を複数形成し、電極に含まれた第二導電型
不純物を素子形成領域に拡散させることにより高濃度第
二導電型不純物領域を形成し、電極を高濃度第二導電型
不純物領域を介して素子形成領域とコンタクトさせたの
で、電極はドレイン電極が引き出されていない領域の素
子形成領域と同電位となり、ドレイン電極の下部及びそ
の近傍の素子形成領域に対する電位の影響が抑制され、
電位分布の均一化が図られて、素子分離領域を跨いで高
電位のドレイン電極を配線する場合においてもドレイン
−ソース間の耐圧が低下することのない半導体装置の製
造方法を提供することができた。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）は上面から見た状態を示す略
平面図であり、（ｂ）は（ａ）におけるＸ−Ｘ’での略
断面図である。

【図２】本実施形態に係るＬＤＭＯＳＦＥＴの製造工程
を示す略断面図である。

【図３】本発明の他の実施形態に係るＬＤＭＯＳＦＥＴ
を示す模式図であり、（ａ）は上面から見た状態を示す
略平面図であり、（ｂ）は（ａ）におけるＹ−Ｙ’での
略断面図である。

【図４】従来例に係るＬＤＭＯＳＦＥＴを示す模式図で
あり、（ａ）は上面から見た状態を示す略平面図であ
り、（ｂ）は（ａ）におけるＺ−Ｚ’での略断面図であ
る。

【図５】従来例に係るＬＤＭＯＳＦＥＴの素子形成領域
の電位分布を示す模式図であり、（ａ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出さない場合
の電位分布を示す模式図であり、（ｂ）はドレイン電極
をｐ＋型素子形成領域を跨いで外部に引き出す場合の電
位分布を示す模式図である。

【符号の説明】

１ ｐ型半導体基板 ２ ｎ型エピタキシャル層 ３ ｐ＋型素子分離領域 ４ 素子形成領域 ５ ｎ＋型ドレイン領域 ６ ｐ型チャネル領域 ７ ｎ＋型ソース領域 ８ ゲート酸化膜 ９ 絶縁ゲート １０ 絶縁層 １１ ドレイン電極 １２ ソース電極 １３ 電極 １３ａ 開口部 １４ ｎ＋型不純物領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第一導電型半導体基板と、該第一導電型
   半導体基板の一主表面上に形成され、表面から前記第一
   導電型半導体基板に到達するように形成された高濃度第
   一導電型素子分離領域及び前記第一導電型半導体基板に
   より絶縁分離された第二導電型エピタキシャル層から成
   る素子形成領域と、該素子形成領域の表面に露出するよ
   うに前記素子形成領域内の略中心に形成された高濃度第
   二導電型ドレイン領域と、該高濃度第二導電型ドレイン
   領域に電気的に接続され、前記高濃度第一導電型素子分
   離領域を跨いで他の前記素子形成領域に引き出されて成
   るドレイン電極と、該ドレイン電極の下部及びその近傍
   を除いて前記高濃度第二導電型ドレイン領域を囲むとと
   もに前記高濃度第一導電型素子分離領域に隣接し、前記
   素子形成領域の表面に露出するように前記素子形成領域
   内に形成された第一導電型チャネル領域と、前記高濃度
   第一導電型素子分離領域及び第一導電型チャネル領域に
   内包され、前記素子形成領域の表面に露出するように前
   記素子形成領域内に形成された高濃度第二導電型ソース
   領域と、該高濃度第二導電型ソース領域と前記高濃度第
   二導電型ドレイン領域との間に介在する前記第一導電型
   チャネル領域上にゲート酸化膜を介して形成された絶縁
   ゲートと、該絶縁ゲートと電気的に接続されるように形
   成されたゲート電極と、前記高濃度第二導電型ソース領
   域及び高濃度第一導電型素子分離領域と電気的に接続さ
   れるように形成されたソース電極と、前記素子形成領域
   上に形成された絶縁層とを有して成る半導体装置におい
   て、前記ドレイン電極の下部及びその近傍に前記ドレイ
   ン電極の長手方向に対して略垂直方向に長い形状の電極
   を複数形成し、該電極を高濃度第二導電型不純物領域を
   介して前記素子形成領域とコンタクトさせたことを特徴
   とする半導体装置。
2. 【請求項２】 前記電極を、前記素子形成領域の略中心
   から外周に向かうに従って、前記ドレイン電極の長手方
   向に対する長さを長くするようにしたことを特徴とする
   請求項１記載の半導体装置。
3. 【請求項３】 第一導電型半導体基板上に、表面から前
   記第一導電型半導体基板に到達するように形成された高
   濃度第一導電型素子分離領域及び前記第一導電型半導体
   基板により絶縁分離された第二導電型エピタキシャル層
   から成る素子形成領域を形成し、該素子形成領域の表面
   に露出するように前記素子形成領域内の略中心に高濃度
   第二導電型ドレイン領域を形成し、該高濃度第二導電型
   ドレイン領域に電気的に接続され、前記高濃度第一導電
   型素子分離領域を跨いで他の前記素子形成領域に引き出
   されて成るドレイン電極を形成し、該ドレイン電極の下
   部及びその近傍を除いて前記高濃度第二導電型ドレイン
   領域を囲むとともに前記高濃度第一導電型素子分離領域
   に隣接し、前記素子形成領域の表面に露出するように前
   記素子形成領域内に第一導電型チャネル領域を形成し、
   前記高濃度第一導電型素子分離領域及び第一導電型チャ
   ネル領域に内包され、前記素子形成領域の表面に露出す
   るように前記素子形成領域内に高濃度第二導電型ソース
   領域を形成し、該高濃度第二導電型ソース領域と前記高
   濃度第二導電型ドレイン領域との間に介在する前記第一
   導電型チャネル領域上にゲート酸化膜を介して絶縁ゲー
   トを形成し、該絶縁ゲートと電気的に接続されるように
   ゲート電極を形成し、前記高濃度第二導電型ソース領域
   及び高濃度第一導電型素子分離領域と電気的に接続され
   るようにソース電極を形成し、前記素子形成領域上に絶
   縁層を形成して成る半導体装置の製造方法において、前
   記ドレイン電極の下部及びその近傍に前記ドレイン電極
   の長手方向に対して略垂直方向に長い形状の、第二導電
   型不純物を含んで成る電極を複数形成し、該電極に含ま
   れた第二導電型不純物を前記素子形成領域に拡散させる
   ことにより高濃度第二導電型不純物領域を形成し、前記
   電極を前記高濃度第二導電型不純物領域を介して前記素
   子形成領域とコンタクトさせたことを特徴とする半導体
   装置の製造方法。