JPH10163503A - 集積化された垂直形半導体素子 - Google Patents
集積化された垂直形半導体素子Info
- Publication number
- JPH10163503A JPH10163503A JP9315266A JP31526697A JPH10163503A JP H10163503 A JPH10163503 A JP H10163503A JP 9315266 A JP9315266 A JP 9315266A JP 31526697 A JP31526697 A JP 31526697A JP H10163503 A JPH10163503 A JP H10163503A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- vertical semiconductor
- region
- hole
- integrated
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/43—Resistors having PN junctions
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 省スペースであるにもかかわらず絶縁耐力を
備えた高抵抗な配置構成で裏側領域電位に相関付けされ
た電気量を供給することのできる垂直形半導体素子を提
供すること。 【解決手段】 スイッチング手段を垂直に配設する。
備えた高抵抗な配置構成で裏側領域電位に相関付けされ
た電気量を供給することのできる垂直形半導体素子を提
供すること。 【解決手段】 スイッチング手段を垂直に配設する。
Description
【０００１】
【発明の属する技術分野】本発明は、裏側領域電位にお
かれた裏側端子と、裏側領域電位に相関付けされた電気
量を供給する集積化されたスイッチング手段とを有して
いるｎ形基板上の集積化された垂直形半導体素子に関す
る。
かれた裏側端子と、裏側領域電位に相関付けされた電気
量を供給する集積化されたスイッチング手段とを有して
いるｎ形基板上の集積化された垂直形半導体素子に関す
る。
【０００２】
【従来の技術】裏側領域電位と相関付けされた電気量を
供給する集積化されたスイッチング手段を備えた垂直形
半導体素子は、既に欧州特許出願公開第０１７９０９９
号明細書から公知である。しかしながらここではスイッ
チング手段が横方向に配設されており、チップ面のかな
りの部分を必要としている。
供給する集積化されたスイッチング手段を備えた垂直形
半導体素子は、既に欧州特許出願公開第０１７９０９９
号明細書から公知である。しかしながらここではスイッ
チング手段が横方向に配設されており、チップ面のかな
りの部分を必要としている。
【０００３】
【発明が解決しようとする課題】本発明の課題は、前述
したような従来素子の欠点に鑑みこれを解消すべく改善
を行うことである。
したような従来素子の欠点に鑑みこれを解消すべく改善
を行うことである。
【０００４】
【課題を解決するための手段】上記課題は本発明によ
り、スイッチング手段が垂直に配設されるように構成さ
れて解決される。
り、スイッチング手段が垂直に配設されるように構成さ
れて解決される。
【０００５】本発明による集積化された垂直形半導体素
子は次のような利点を有している。すなわち省スペース
であるにもかかわらず絶縁耐力を供えた高抵抗な配置構
成において、裏側領域電位に相関付けされた電気量を供
給することができる。これはチップの表側で論理素子を
伴って処理可能である。
子は次のような利点を有している。すなわち省スペース
であるにもかかわらず絶縁耐力を供えた高抵抗な配置構
成において、裏側領域電位に相関付けされた電気量を供
給することができる。これはチップの表側で論理素子を
伴って処理可能である。
【０００６】本発明の別の有利な実施例は従属請求項に
記載されている。簡単な例ではこの種の垂直形の配置構
成が垂直方向での電流の流れを用いて実現されている。
記載されている。簡単な例ではこの種の垂直形の配置構
成が垂直方向での電流の流れを用いて実現されている。
【０００７】特に簡単な配置構成ではチップの表側領域
に上方のドープ領域が設けられ、これは基板のドープ特
性を有したホールを有している。このホールによってチ
ップ表側では裏側領域電位に相関付けされた電流を得る
ことが可能となる。
に上方のドープ領域が設けられ、これは基板のドープ特
性を有したホールを有している。このホールによってチ
ップ表側では裏側領域電位に相関付けされた電流を得る
ことが可能となる。
【０００８】前記ホールの直径の適切な選定によって、
電流の裏側領域電位との依存性に関する所定の特性が設
定可能である。有利にはこのホールの直径が上方の（ｐ
形）ドープ領域の浸透深さにほぼ相応する。
電流の裏側領域電位との依存性に関する所定の特性が設
定可能である。有利にはこのホールの直径が上方の（ｐ
形）ドープ領域の浸透深さにほぼ相応する。
【０００９】高濃度にドーピングされた高濃度（ｐ形）
ドープ領域をホールの周りに付加的に被着させることに
よってホールの横方向での所期の空間的拡張が確定でき
る。
ドープ領域をホールの周りに付加的に被着させることに
よってホールの横方向での所期の空間的拡張が確定でき
る。
【００１０】さらに前記上方のｐ形ドープ領域が、論理
ウェルからその中に収容されている論理素子と共に横方
向に分離された測定ウェルとしての領域であるならば、
論理ウェルの電位は測定ウェルの電位に依存することな
く設定可能となる。
ウェルからその中に収容されている論理素子と共に横方
向に分離された測定ウェルとしての領域であるならば、
論理ウェルの電位は測定ウェルの電位に依存することな
く設定可能となる。
【００１１】前記測定ウェルが論理ウェルと分離された
領域として構成されているならば、ホールの金属コンタ
クトが同時に測定ウェルとコンタクトできるように実施
可能である。これによって降伏電圧に対するスイッチン
グ手段の絶縁耐力が高められる。
領域として構成されているならば、ホールの金属コンタ
クトが同時に測定ウェルとコンタクトできるように実施
可能である。これによって降伏電圧に対するスイッチン
グ手段の絶縁耐力が高められる。
【００１２】集積化された垂直形半導体素子がパワー半
導体素子であるならば、本発明による配置構成に伴って
集積化される論理素子には高い裏側領域電位に相関付け
された電気量（これは比較的低い電圧範囲で変動する）
が供給可能となる。特にこのパワー半導体素子を集積化
したパワー半導体スイッチとして実施するならば、本発
明による配置構成は有利には電流リミッタや過負荷保護
装置等に適用できる。
導体素子であるならば、本発明による配置構成に伴って
集積化される論理素子には高い裏側領域電位に相関付け
された電気量（これは比較的低い電圧範囲で変動する）
が供給可能となる。特にこのパワー半導体素子を集積化
したパワー半導体スイッチとして実施するならば、本発
明による配置構成は有利には電流リミッタや過負荷保護
装置等に適用できる。
【００１３】
【発明の実施の形態】次に本発明を図面に基づき詳細に
説明する。
説明する。
【００１４】図１には従来技術による垂直形半導体素子
が概略的に示されている。これはトランジスタとして構
成されている。ｎ形ドープ基板には高濃度にｎ形ドーピ
ングされた裏側領域２に金属コンタクト３が被着されて
いる。この金属コンタクト３はコレクタ端子Ｃを表して
いる。図１中の半導体素子の低濃度ｎ形ドーピングされ
た表側領域１には３つのｐ形ドープウェル４,５,６が埋
め込まれている。
が概略的に示されている。これはトランジスタとして構
成されている。ｎ形ドープ基板には高濃度にｎ形ドーピ
ングされた裏側領域２に金属コンタクト３が被着されて
いる。この金属コンタクト３はコレクタ端子Ｃを表して
いる。図１中の半導体素子の低濃度ｎ形ドーピングされ
た表側領域１には３つのｐ形ドープウェル４,５,６が埋
め込まれている。
【００１５】トランジスタのベースとしてドーピングさ
れたウェル４にはｎ形ドーピングされたエミッタ領域１
３が埋め込まれている。このエミッタ領域ないしトラン
ジスタベースは、それぞれ相応に高濃度ドーピングされ
たタップ１４ないし１６を介してエミッタ端子１５ない
しベース端子１７に接続されている。以下では論理ウェ
ルと称すウェル５も同様に高濃度ドーピングされた論理
ウェルタップ１１を介して論理ウェル端子１２に接続さ
れている。３つのウェル全ては相互に低濃度ドーピング
されたｎ形領域によって相互に分離されている。そのた
め以下では分圧器と称するウェル６も３つの高濃度ドー
ピングされたタップ７を有する。この場合この３つのう
ちの２つのタップは、分圧器端子１０と接続されてい
る。３つのタップ７のうちの周縁のものは金属ブリッジ
９を介して周縁の高濃度ｎ形ドープ領域８（チャネルス
トップ）と導電的に接続されている。
れたウェル４にはｎ形ドーピングされたエミッタ領域１
３が埋め込まれている。このエミッタ領域ないしトラン
ジスタベースは、それぞれ相応に高濃度ドーピングされ
たタップ１４ないし１６を介してエミッタ端子１５ない
しベース端子１７に接続されている。以下では論理ウェ
ルと称すウェル５も同様に高濃度ドーピングされた論理
ウェルタップ１１を介して論理ウェル端子１２に接続さ
れている。３つのウェル全ては相互に低濃度ドーピング
されたｎ形領域によって相互に分離されている。そのた
め以下では分圧器と称するウェル６も３つの高濃度ドー
ピングされたタップ７を有する。この場合この３つのう
ちの２つのタップは、分圧器端子１０と接続されてい
る。３つのタップ７のうちの周縁のものは金属ブリッジ
９を介して周縁の高濃度ｎ形ドープ領域８（チャネルス
トップ）と導電的に接続されている。
【００１６】図１は垂直に配設されたトランジスタを備
えた垂直形半導体素子が示されている。このトランジス
タはエミッタ領域１３と、トランジスタベース４と、コ
レクタとして用いられる低濃度ｎ形ドーピングされた表
側領域１を有している。トランジスタベース４から横方
向に分離されて論理ウェル５が配設されている。この中
には半導体素子におけるさらなる機能部が集積化可能で
ある（例えば電流リミッタ、温度遮断部等）。これらの
機能部は詳細には図示されていなく、図では論理ウェル
タップ１１のみが示されている。このタップを介して論
理ウェルの電位が所定のレベルに維持される。例えばこ
の論理ウェルに集積化された機能の１つがコンタクトＣ
における裏側領域電位に関する情報を必要とするなら
ば、この課題の解決のために従来方式では横方向の分圧
器を備えた構成素子が取り出し可能である。これに対し
ては裏側領域電位が、高濃度ｎ形ドーピングされたチャ
ネルストップ８と分圧器６の周縁のタップ７（これは金
属ブリッジ９を介してチャネルストップ８と導電的に接
続されている）を介して分圧器に供給される。さらなる
別のタップ７の配置構成に応じて、所定の電圧が取り出
し可能である。この電圧は裏側領域電圧ＵCに相関付け
される。この分圧器の抵抗は、高抵抗で絶縁耐力も備え
て実施されなければならない。そのためその集積化は扁
平的な傾向が強い。この場合中央のタップ７は、論理ウ
ェル５のここでは図示されていない論理素子の相応のコ
ンタクトと電気的に接続される。この電気的な接続もこ
こでは図示されていない。この電気的接続によって論理
ウェルの論理素子にていわゆる縮小された裏側領域電圧
が得られる。この低い電圧は、論理ウェル５内の低阻止
形信号トランジスタによって評価可能である。このよう
な配置構成の欠点は、高抵抗で高阻止形分圧器に対して
多くのシリコン面が必要となることである。以下では図
２〜６に基づいてこのような欠点を解決する本発明の実
施例を説明する。
えた垂直形半導体素子が示されている。このトランジス
タはエミッタ領域１３と、トランジスタベース４と、コ
レクタとして用いられる低濃度ｎ形ドーピングされた表
側領域１を有している。トランジスタベース４から横方
向に分離されて論理ウェル５が配設されている。この中
には半導体素子におけるさらなる機能部が集積化可能で
ある（例えば電流リミッタ、温度遮断部等）。これらの
機能部は詳細には図示されていなく、図では論理ウェル
タップ１１のみが示されている。このタップを介して論
理ウェルの電位が所定のレベルに維持される。例えばこ
の論理ウェルに集積化された機能の１つがコンタクトＣ
における裏側領域電位に関する情報を必要とするなら
ば、この課題の解決のために従来方式では横方向の分圧
器を備えた構成素子が取り出し可能である。これに対し
ては裏側領域電位が、高濃度ｎ形ドーピングされたチャ
ネルストップ８と分圧器６の周縁のタップ７（これは金
属ブリッジ９を介してチャネルストップ８と導電的に接
続されている）を介して分圧器に供給される。さらなる
別のタップ７の配置構成に応じて、所定の電圧が取り出
し可能である。この電圧は裏側領域電圧ＵCに相関付け
される。この分圧器の抵抗は、高抵抗で絶縁耐力も備え
て実施されなければならない。そのためその集積化は扁
平的な傾向が強い。この場合中央のタップ７は、論理ウ
ェル５のここでは図示されていない論理素子の相応のコ
ンタクトと電気的に接続される。この電気的な接続もこ
こでは図示されていない。この電気的接続によって論理
ウェルの論理素子にていわゆる縮小された裏側領域電圧
が得られる。この低い電圧は、論理ウェル５内の低阻止
形信号トランジスタによって評価可能である。このよう
な配置構成の欠点は、高抵抗で高阻止形分圧器に対して
多くのシリコン面が必要となることである。以下では図
２〜６に基づいてこのような欠点を解決する本発明の実
施例を説明する。
【００１７】図２には本発明による半導体素子の実施例
の断面が示されている。論理ウェル５内部にはホール２
０が存在している。このホール２０は低濃度ｎ形ドーピ
ングされた表側領域１を有している。このホール２０
は、ホールタップ２１（これは高濃度ｎ形ドープ領域に
よって形成され論理ウェル５のｐ形ドープ領域内に突出
している）とホール金属コンタクト２２を介して電気的
にコンタクト可能である。ホール２０は直径Ｄを有して
いる。この直径Ｄは有利には論理ウェル５の浸透深さｔ
とほぼ同じ大きさである。この論理ウェルは、有利には
ホール２０を中心として論理ウェルタップ１１と論理ウ
ェル端子１２に関して対称的にコンタクト可能である。
その場合論理ウェル５は一般的にアース電位におかれ
る。
の断面が示されている。論理ウェル５内部にはホール２
０が存在している。このホール２０は低濃度ｎ形ドーピ
ングされた表側領域１を有している。このホール２０
は、ホールタップ２１（これは高濃度ｎ形ドープ領域に
よって形成され論理ウェル５のｐ形ドープ領域内に突出
している）とホール金属コンタクト２２を介して電気的
にコンタクト可能である。ホール２０は直径Ｄを有して
いる。この直径Ｄは有利には論理ウェル５の浸透深さｔ
とほぼ同じ大きさである。この論理ウェルは、有利には
ホール２０を中心として論理ウェルタップ１１と論理ウ
ェル端子１２に関して対称的にコンタクト可能である。
その場合論理ウェル５は一般的にアース電位におかれ
る。
【００１８】高濃度ｎ形ドープ領域によって形成された
ホールタップ２１は、論理ウェル５のｐ形ドープ領域内
に突出しないように構成することも可能である。この場
合は高濃度ｎ形ドープ領域のみとコンタクトするよう
に、ホール金属コンタクト２２も相応に小さく構成され
る。
ホールタップ２１は、論理ウェル５のｐ形ドープ領域内
に突出しないように構成することも可能である。この場
合は高濃度ｎ形ドープ領域のみとコンタクトするよう
に、ホール金属コンタクト２２も相応に小さく構成され
る。
【００１９】裏側領域のコンタクトＣには電位ＵCが印
加される。それにより電流は裏側領域から表側領域のホ
ール金属コンタクト２２に流れる。この場合電位ＵCは
正の電位であり、ホール金属コンタクト２２の電位より
も大きい。この電位ＵCが増加した場合には、阻止方向
に切り替わるＰＮ遷移領域の空間電荷領域が論理ウェル
５と表側領域１との間で広がり、コンタクトＣからホー
ル金属コンタクト２２への電流の流れを阻止する。その
ためホール金属コンタクト２２を流れる電流は、裏側領
域電圧ＵCの増加に伴って、それがほぼ線形的な上昇に
移行するまで徐々に落ちついていく強さで上昇する。こ
のホール２０を流れる電流の特性は図３に示されてお
り、この場合はホール金属コンタクト２２の電位がゼロ
に等しい時からのものである。このダイヤグラムにはホ
ール２０を流れる電流ＩBが裏側領域電圧ＵCに依存して
プロットされている。このホール電流ＩBは、この図に
よれば裏側領域電圧と結合されており、論理ウェル５内
に集積化される適切な論理回路によって評価可能であ
る。この電流はホール２０の開口部直径の適切な選択に
よって設定可能である。この場合直径Ｄを浸透深さｔの
オーダーにおくことが特に有利であることが判明してい
る。例えばホール直径Ｄを過度に小さく選定した場合に
は、ホール２０を流れる電流は裏側領域電圧ＵCの上昇
のもとで拡張された空間電荷領域のためにすぐに切り離
される。そのため金属コンタクト２２を流れる電流はも
はやなくなる。この電流は裏側領域電圧ＵCに対する尺
度として用いることのできるものである。また別のケー
スとしてホール直径Ｄを過度に大きく選定した場合に
は、ホール２０を流れる電流と裏側領域電圧ＵCの間で
線形的な関係が成り立つ。このことは大きな裏側領域電
圧ＵCのもとで取り扱いの困難な大きさの電流に結び付
く。
加される。それにより電流は裏側領域から表側領域のホ
ール金属コンタクト２２に流れる。この場合電位ＵCは
正の電位であり、ホール金属コンタクト２２の電位より
も大きい。この電位ＵCが増加した場合には、阻止方向
に切り替わるＰＮ遷移領域の空間電荷領域が論理ウェル
５と表側領域１との間で広がり、コンタクトＣからホー
ル金属コンタクト２２への電流の流れを阻止する。その
ためホール金属コンタクト２２を流れる電流は、裏側領
域電圧ＵCの増加に伴って、それがほぼ線形的な上昇に
移行するまで徐々に落ちついていく強さで上昇する。こ
のホール２０を流れる電流の特性は図３に示されてお
り、この場合はホール金属コンタクト２２の電位がゼロ
に等しい時からのものである。このダイヤグラムにはホ
ール２０を流れる電流ＩBが裏側領域電圧ＵCに依存して
プロットされている。このホール電流ＩBは、この図に
よれば裏側領域電圧と結合されており、論理ウェル５内
に集積化される適切な論理回路によって評価可能であ
る。この電流はホール２０の開口部直径の適切な選択に
よって設定可能である。この場合直径Ｄを浸透深さｔの
オーダーにおくことが特に有利であることが判明してい
る。例えばホール直径Ｄを過度に小さく選定した場合に
は、ホール２０を流れる電流は裏側領域電圧ＵCの上昇
のもとで拡張された空間電荷領域のためにすぐに切り離
される。そのため金属コンタクト２２を流れる電流はも
はやなくなる。この電流は裏側領域電圧ＵCに対する尺
度として用いることのできるものである。また別のケー
スとしてホール直径Ｄを過度に大きく選定した場合に
は、ホール２０を流れる電流と裏側領域電圧ＵCの間で
線形的な関係が成り立つ。このことは大きな裏側領域電
圧ＵCのもとで取り扱いの困難な大きさの電流に結び付
く。
【００２０】特に高温のもとで作用する論理ウェル５と
表側領域１との間のＰＮ遷移領域の阻止電流は、実際に
はホール金属コンタクト２２を流れる電流には作用しな
い。なぜなら前記阻止電流は、アースに接続された論理
ウェル端子１２に直接流れるからである。論理ウェル端
子１２とホール金属コンタクト２２との間の最大限可能
な電圧は、ホールタップ２１と論理ウェル５との間のＰ
Ｎ遷移領域の電子雪崩降伏電圧によって定まる。この電
子雪崩降伏電圧が十分でない場合には、図５による配置
構成が選択可能である。
表側領域１との間のＰＮ遷移領域の阻止電流は、実際に
はホール金属コンタクト２２を流れる電流には作用しな
い。なぜなら前記阻止電流は、アースに接続された論理
ウェル端子１２に直接流れるからである。論理ウェル端
子１２とホール金属コンタクト２２との間の最大限可能
な電圧は、ホールタップ２１と論理ウェル５との間のＰ
Ｎ遷移領域の電子雪崩降伏電圧によって定まる。この電
子雪崩降伏電圧が十分でない場合には、図５による配置
構成が選択可能である。
【００２１】ホール電流ＩBと裏側電圧ＵCの間の関係は
線形領域３０を有している。この関係は理想的な形で裏
側電圧ＵCの検出を可能にする。しかしながらこの電流
電圧特性は、ホール２０の直径Ｄのみに依存する以外に
もホール金属コンタクト２２の電位にも依存している。
これは図３中にアース電位に等しいことが前提とされ
る。ホール金属コンタクト２２の電位が、論理回路の中
で評価されるべき場合には、コンタクト２２はもはやア
ース電位におかれず、電流電圧特性はややシフトされ
る。図３中の特性曲線の線形部分の電流は、電圧ＵCの
もとでのホール金属コンタクト２２の電位に関する値に
近似的に相応している。
線形領域３０を有している。この関係は理想的な形で裏
側電圧ＵCの検出を可能にする。しかしながらこの電流
電圧特性は、ホール２０の直径Ｄのみに依存する以外に
もホール金属コンタクト２２の電位にも依存している。
これは図３中にアース電位に等しいことが前提とされ
る。ホール金属コンタクト２２の電位が、論理回路の中
で評価されるべき場合には、コンタクト２２はもはやア
ース電位におかれず、電流電圧特性はややシフトされ
る。図３中の特性曲線の線形部分の電流は、電圧ＵCの
もとでのホール金属コンタクト２２の電位に関する値に
近似的に相応している。
【００２２】図４は本発明による半導体素子のさらなる
実施例を示している。ここではホール２０の周りの主要
部分が示されている。ｐ形ドーピングされた論理ウェル
５に加えて、この論理ウェル５の領域には、ややホール
２０内に突出している高濃度ｐ形ドーピングされた高濃
度ドープ領域４０が設けられている。この高濃度ドープ
領域４０によって論理ウェルタップ１１が省かれ、論理
ウェル端子１２は直接この高濃度ドープ領域４０に被着
される。この場合この論理ウェル端子１２は一般的には
アース電位におかれる。図２の場合とは異なってここで
はホール直径Ｄが高濃度ドープ領域４０の欠けている領
域の直径を定めている。この高濃度ドープ領域４０は論
理ウェル５よりも扁平である。それにより、深い論理ウ
ェル５での場合よりも正確なドーププロフィルが設定可
能である。これにより特にホール２０のジオメトリーが
付加的な高濃度ドープ領域４０なしでの場合よりも正確
に設定可能である。いずれにせよこの配置構成のもとで
は阻止能力は低減される。なぜならここではコンタクト
Ｃとホール金属コンタクト２２の間で印可される最大電
圧は、ホールタップ２１と高濃度ドープ領域４０の間の
降伏電圧によって与えられるからである。この降伏電圧
は図２におけるホールタップ２１とｐ形ドーピングされ
た論理ウェル５との間の降伏電圧よりも低い。例えば図
２においてホール金属コンタクト２２と裏側の金属コン
タクト３との間の約５０Ｖまでの阻止特性は、図４によ
る配置構成においては例えばこの値が１０Ｖまで低減さ
れる。図５による配置構成はこの欠点を再度改善する。
実施例を示している。ここではホール２０の周りの主要
部分が示されている。ｐ形ドーピングされた論理ウェル
５に加えて、この論理ウェル５の領域には、ややホール
２０内に突出している高濃度ｐ形ドーピングされた高濃
度ドープ領域４０が設けられている。この高濃度ドープ
領域４０によって論理ウェルタップ１１が省かれ、論理
ウェル端子１２は直接この高濃度ドープ領域４０に被着
される。この場合この論理ウェル端子１２は一般的には
アース電位におかれる。図２の場合とは異なってここで
はホール直径Ｄが高濃度ドープ領域４０の欠けている領
域の直径を定めている。この高濃度ドープ領域４０は論
理ウェル５よりも扁平である。それにより、深い論理ウ
ェル５での場合よりも正確なドーププロフィルが設定可
能である。これにより特にホール２０のジオメトリーが
付加的な高濃度ドープ領域４０なしでの場合よりも正確
に設定可能である。いずれにせよこの配置構成のもとで
は阻止能力は低減される。なぜならここではコンタクト
Ｃとホール金属コンタクト２２の間で印可される最大電
圧は、ホールタップ２１と高濃度ドープ領域４０の間の
降伏電圧によって与えられるからである。この降伏電圧
は図２におけるホールタップ２１とｐ形ドーピングされ
た論理ウェル５との間の降伏電圧よりも低い。例えば図
２においてホール金属コンタクト２２と裏側の金属コン
タクト３との間の約５０Ｖまでの阻止特性は、図４によ
る配置構成においては例えばこの値が１０Ｖまで低減さ
れる。図５による配置構成はこの欠点を再度改善する。
【００２３】図５にはさらなる別の実施例が示されてい
る。この実施例は図４の実施例の変化例である。ここで
のホール２０は、図４の実施例と異なって論理ウェル５
内に集積化されているのではなく、この図５による構成
例は測定ウェル５０を有している。この測定ウェル５０
は、論理ウェル５と同じ製造プロセスで被着される。こ
の測定ウェル５０も論理ウェル５と同じようにｐ形ドー
ピングされており、論理ウェル５とトランジスタベース
４から少なくとも間隔Ｗだけ分離されている。この間隔
Ｗは約８０〜２００μｍである。
る。この実施例は図４の実施例の変化例である。ここで
のホール２０は、図４の実施例と異なって論理ウェル５
内に集積化されているのではなく、この図５による構成
例は測定ウェル５０を有している。この測定ウェル５０
は、論理ウェル５と同じ製造プロセスで被着される。こ
の測定ウェル５０も論理ウェル５と同じようにｐ形ドー
ピングされており、論理ウェル５とトランジスタベース
４から少なくとも間隔Ｗだけ分離されている。この間隔
Ｗは約８０〜２００μｍである。
【００２４】この間隔はいずれにせよ突き抜け現象が不
可能となるような大きさに選定されなければならない。
論理ウェルは測定ウェルと分離されて論理ウェル端子１
２を介してコンタクト可能にされなければならないの
で、この配置構成では、ホールタップ２１を高濃度ドー
プ領域４０と一緒にコンタクトさせることが可能とな
る。本発明による配置構成は絶縁耐力が向上される利点
を有している。なぜなら降伏電圧が前述した実施例のよ
うに電子雪崩降伏電圧によってもはや確定されないから
である。それによりホールタップ２１とアース端子１２
の間で５０Ｖよりも大きい電圧を印加することができ
る。
可能となるような大きさに選定されなければならない。
論理ウェルは測定ウェルと分離されて論理ウェル端子１
２を介してコンタクト可能にされなければならないの
で、この配置構成では、ホールタップ２１を高濃度ドー
プ領域４０と一緒にコンタクトさせることが可能とな
る。本発明による配置構成は絶縁耐力が向上される利点
を有している。なぜなら降伏電圧が前述した実施例のよ
うに電子雪崩降伏電圧によってもはや確定されないから
である。それによりホールタップ２１とアース端子１２
の間で５０Ｖよりも大きい電圧を印加することができ
る。
【００２５】図２による配置構成でも図５による実施例
と類似して別個の測定ウェルが配設され、前述したのと
同じ利点が得られる。
と類似して別個の測定ウェルが配設され、前述したのと
同じ利点が得られる。
【００２６】ホール２０を有する本発明による構成例が
絶縁部材として用いられるか、またはトランジスタもし
くは他の構成素子との組み合わせの中でこの構成素子の
絶縁が何も必要ない場合には、測定ウェルが省かれても
よい。また選択的にホール２０を有する本発明による配
置構成が高い阻止能力を必要としない場合には、図５に
示されている配置構成は、唯一の測定ウェル５０を備
え、さらにホールタップ２１と高濃度ドープ領域４０に
対する別個の金属コンタクトを有していてもよい。
絶縁部材として用いられるか、またはトランジスタもし
くは他の構成素子との組み合わせの中でこの構成素子の
絶縁が何も必要ない場合には、測定ウェルが省かれても
よい。また選択的にホール２０を有する本発明による配
置構成が高い阻止能力を必要としない場合には、図５に
示されている配置構成は、唯一の測定ウェル５０を備
え、さらにホールタップ２１と高濃度ドープ領域４０に
対する別個の金属コンタクトを有していてもよい。
【００２７】図６には図５による実施例の平面図が示さ
れている。既に前述の実施例において用いられた符号の
説明はここでは省く。波線で示されているのは、測定ウ
ェル５０の外縁５１と内縁５２である。測定ウェルは論
理ウェル５に対して間隔Ｗを有している。論理ウェル５
内に設けられる論理素子やトランジスタベース４等は図
示していない。この平面図においては半導体素子の縁部
に延在するチャネルストップ８が示されている。このチ
ャネルストップは表側領域１に設けられている。このチ
ャネルストップ８と表側領域１の間の遷移領域は、図６
には示されていない電位ＵCにおかれた側方を取り囲む
狭幅な金属条板でおおわれていてもよい。
れている。既に前述の実施例において用いられた符号の
説明はここでは省く。波線で示されているのは、測定ウ
ェル５０の外縁５１と内縁５２である。測定ウェルは論
理ウェル５に対して間隔Ｗを有している。論理ウェル５
内に設けられる論理素子やトランジスタベース４等は図
示していない。この平面図においては半導体素子の縁部
に延在するチャネルストップ８が示されている。このチ
ャネルストップは表側領域１に設けられている。このチ
ャネルストップ８と表側領域１の間の遷移領域は、図６
には示されていない電位ＵCにおかれた側方を取り囲む
狭幅な金属条板でおおわれていてもよい。
【００２８】直径Ｄを有するホール２０は、そのジオメ
トリーにおいて高濃度ドープ領域４０の内縁４２によっ
て決定される。高濃度ドープ領域４０の外縁には、符号
４１が付されている。ホール金属コンタクト２２は、大
きな扁平面で構成される。このホール金属コンタクト
は、符号２３の付されたラインに沿って区切られてい
る。このホール金属コンタクト境界ライン２３内でのみ
ホール金属コンタクト２２はその下方に存在する半導体
と電気的に接続される。ライン２３で区切られた領域外
では図に示されていない絶縁層によって、ホール金属コ
ンタクトは測定ウェル５０と表側領域１と論理ウェル４
から絶縁されている。ホール金属コンタクト２２は、ホ
ールタップ２１と高濃度ドープ領域４０の一部のみにコ
ンタクトしている。大きな扁平面状の金属コンタクト２
２の被着される前に、前記実施例ではコンタクトされな
かった領域が酸化膜によって覆われなければならない。
トリーにおいて高濃度ドープ領域４０の内縁４２によっ
て決定される。高濃度ドープ領域４０の外縁には、符号
４１が付されている。ホール金属コンタクト２２は、大
きな扁平面で構成される。このホール金属コンタクト
は、符号２３の付されたラインに沿って区切られてい
る。このホール金属コンタクト境界ライン２３内でのみ
ホール金属コンタクト２２はその下方に存在する半導体
と電気的に接続される。ライン２３で区切られた領域外
では図に示されていない絶縁層によって、ホール金属コ
ンタクトは測定ウェル５０と表側領域１と論理ウェル４
から絶縁されている。ホール金属コンタクト２２は、ホ
ールタップ２１と高濃度ドープ領域４０の一部のみにコ
ンタクトしている。大きな扁平面状の金属コンタクト２
２の被着される前に、前記実施例ではコンタクトされな
かった領域が酸化膜によって覆われなければならない。
【００２９】この平面図からは、ホール２０を備えたこ
の配置構成の面コストが従来技法のものに比べて大幅に
低減されるものであることが明らかである。この場合図
６に示されているホール２０を備えた配置構成は１つの
コーナーにおいて１つの有利な実施形態のみが可能であ
る。例えば半導体素子の中央において測定ウェル５０の
別の配置構成も可能である。この専有的な選択は唯一回
路周辺環境にだけ依存している。そこでは本発明による
配置構成が別のジオメトリー（例えば測定ウェルの円形
状での構成）でもこの場合は選択可能である。
の配置構成の面コストが従来技法のものに比べて大幅に
低減されるものであることが明らかである。この場合図
６に示されているホール２０を備えた配置構成は１つの
コーナーにおいて１つの有利な実施形態のみが可能であ
る。例えば半導体素子の中央において測定ウェル５０の
別の配置構成も可能である。この専有的な選択は唯一回
路周辺環境にだけ依存している。そこでは本発明による
配置構成が別のジオメトリー（例えば測定ウェルの円形
状での構成）でもこの場合は選択可能である。
【図１】横方向に配設された大面積の分圧器を備えた従
来の垂直型半導体素子を示した図である。
来の垂直型半導体素子を示した図である。
【図２】本発明による半導体素子の第１実施例を示した
図である。
図である。
【図３】本発明による半導体素子の電流−電圧特性を示
した図である。
した図である。
【図４】本発明による構成の第２実施例を示した図であ
る。
る。
【図５】本発明の第３実施例を示した図である。
【図６】本発明の第４実施例を示した図である。
１ 表側領域 ２ 裏側領域 ３ 金属コンタクト ４ トランジスタベース ５ 論理ウェル ７ タップ ２０ ホール ２２ ホール金属コンタクト ４０ 高濃度ドープ領域 ４１ 外縁 ４２ 内縁 ５０ 測定ウェル ５１ 外縁 ５２ 内縁
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペーター フロールス ドイツ連邦共和国 ロイトリンゲン ヴァ レンシュタインシュトラーセ 38 (72)発明者 クリスティアン プルントケ ドイツ連邦共和国 ヘヒンゲン カイェタ ン−コラー−ヴェーク ７ (72)発明者 アルフレート ゲールラッハ ドイツ連邦共和国 クスターディンゲン ビスマルクシュトラーセ 70 (72)発明者 アントン ミンドル ドイツ連邦共和国 ヒルデスハイム フォ ン−ヴェンデン−シュトラーセ 15 (72)発明者 ニン クゥ ドイツ連邦共和国 ロイトリンゲン ハン ゼンシュトラーセ １
Claims (10)
- 【請求項１】 裏側領域電位におかれた裏側端子と、裏
側領域電位に相関付けされた電気量を供給する集積化さ
れたスイッチング手段とを有しているｎ形基板上の集積
化された垂直形半導体素子において、 前記スイッチング手段が垂直に配設されていることを特
徴とする、集積化された垂直形半導体素子。 - 【請求項２】 前記電気量は電流である、請求項１記載
の集積化された垂直形半導体素子。 - 【請求項３】 前記スイッチング手段は、ホールを備え
浸透深さがｔの上方のｐ形ドープ領域を有しており、前
記ホールはｐ形ドープ原子から解放されており、さらに
前記ホールは高濃度のｎ形ドープ遷移領域を介して金属
コンタクトとコンタクトされている、請求項２記載の集
積化された垂直形半導体素子。 - 【請求項４】 前記ホールの直径は前記上方のｐ形ドー
プ領域の浸透深さにほぼ相応している、請求項３記載の
集積化された垂直形半導体素子。 - 【請求項５】 前記上方のｐ形ドープ領域は、前記ホー
ルの周りで高濃度にドーピングされたｐ形ドープ領域を
有しており、該高濃度のｐ形ドープ領域は、前記上方の
ｐ形ドープ領域よりも扁平であり、前記ホールの横方向
の空間的な拡張は前記高濃度ｐ形ドープ領域によって確
定されている、請求項３記載の集積化された垂直形半導
体素子。 - 【請求項６】 前記上方のｐ形ドープ領域は、論理ウェ
ルからその中に収容されている論理素子と共に横方向に
分離されたｐ形測定ウェルとして構成されている、請求
項３〜５いずれか１項記載の集積化された垂直形半導体
素子。 - 【請求項７】 前記ホールの金属コンタクトは、さらに
ｐ形測定ウェルにコンタクトされている、請求項６記載
の集積化された垂直形半導体素子。 - 【請求項８】 前記半導体素子はパワー半導体素子であ
る、請求項１〜７いずれか１項記載の集積化された垂直
形半導体素子。 - 【請求項９】 前記パワー半導体素子は、パワー半導体
スイッチであり、該スイッチは、少なくとも１つの集積
化された論理素子を有しており、該論理素子には裏側領
域電位に相関付けされた電気量が供給可能である、請求
項８記載の集積化された垂直形半導体素子。 - 【請求項１０】 前記半導体素子においてドーピング特
性が入れ替えられている、請求項１〜９いずれか１項記
載の集積化された垂直形半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19648041A DE19648041B4 (de) | 1996-11-20 | 1996-11-20 | Integriertes vertikales Halbleiterbauelement |
| DE19648041.8 | 1996-11-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163503A true JPH10163503A (ja) | 1998-06-19 |
Family
ID=7812258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9315266A Pending JPH10163503A (ja) | 1996-11-20 | 1997-11-17 | 集積化された垂直形半導体素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6137124A (ja) |
| JP (1) | JPH10163503A (ja) |
| DE (1) | DE19648041B4 (ja) |
| IT (1) | IT1296458B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2808922B1 (fr) * | 2000-05-11 | 2003-09-12 | Centre Nat Rech Scient | Capteur de tension d'anode d'un composant de puissance vertical et utilisation en protection de courts-circuits |
| ITMI20031426A1 (it) * | 2003-07-11 | 2005-01-12 | St Microelectronics Srl | Struttura resistiva integrabile monoliticamente con dispositivi igbt (insulated gate bipolar transistor) di potenza |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE179099C (ja) * | ||||
| US3295030A (en) * | 1963-12-18 | 1966-12-27 | Signetics Corp | Field effect transistor and method |
| DE2214187C3 (de) * | 1972-03-23 | 1978-05-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Thyristor |
| US5175598A (en) * | 1978-01-06 | 1992-12-29 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor switching device |
| JPS54112157A (en) * | 1978-02-23 | 1979-09-01 | Hitachi Ltd | Control circuit for field effect thyristor |
| US4514747A (en) * | 1978-08-07 | 1985-04-30 | Hitachi, Ltd. | Field controlled thyristor with double-diffused source region |
| DE3416404A1 (de) * | 1984-05-04 | 1985-11-07 | Robert Bosch Gmbh, 7000 Stuttgart | Monolithisch integrierte planare halbleiteranordnung und verfahren zu dessen herstellung |
| IT1202313B (it) * | 1985-09-26 | 1989-02-02 | Sgs Microelettronica Spa | Dispositivo di potenza a semiconduttore,normaolmente interdetto pe alte tensioni e con ron modulata |
| CH670173A5 (ja) * | 1986-06-03 | 1989-05-12 | Bbc Brown Boveri & Cie | |
| JPH07109882B2 (ja) * | 1988-02-26 | 1995-11-22 | 三菱電機株式会社 | バイポーラ型半導体スイッチング装置 |
| JP2973588B2 (ja) * | 1991-06-10 | 1999-11-08 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JP3153826B2 (ja) * | 1992-01-17 | 2001-04-09 | 東京電力株式会社 | 静電誘導型半導体装置およびその製造方法 |
| US5600160A (en) * | 1993-04-14 | 1997-02-04 | Hvistendahl; Douglas D. | Multichannel field effect device |
| US5548133A (en) * | 1994-09-19 | 1996-08-20 | International Rectifier Corporation | IGBT with increased ruggedness |
-
1996
- 1996-11-20 DE DE19648041A patent/DE19648041B4/de not_active Expired - Lifetime
-
1997
- 1997-11-03 US US08/963,447 patent/US6137124A/en not_active Expired - Lifetime
- 1997-11-17 JP JP9315266A patent/JPH10163503A/ja active Pending
- 1997-11-18 IT IT97MI002564A patent/IT1296458B1/it active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US6137124A (en) | 2000-10-24 |
| DE19648041B4 (de) | 2010-07-15 |
| DE19648041A1 (de) | 1998-05-28 |
| IT1296458B1 (it) | 1999-06-25 |
| ITMI972564A1 (it) | 1999-05-18 |
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