JPH10163809A - 不平衡−平衡変換回路 - Google Patents
不平衡−平衡変換回路Info
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- JPH10163809A JPH10163809A JP31521396A JP31521396A JPH10163809A JP H10163809 A JPH10163809 A JP H10163809A JP 31521396 A JP31521396 A JP 31521396A JP 31521396 A JP31521396 A JP 31521396A JP H10163809 A JPH10163809 A JP H10163809A
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- 230000006866 deterioration Effects 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 5
- 230000010363 phase shift Effects 0.000 description 3
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- 230000007423 decrease Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Amplitude Modulation (AREA)
- Networks Using Active Elements (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 低電圧化が可能で、周波数が高くなっても平
衡信号の平衡度の劣化が少ない不平衡−平衡変換回路を
提供する。 【解決手段】 １つのＦＥＴとコンデンサおよび抵抗で
構成された不平衡−平衡変換回路２と、同じ構成の不平
衡−平衡変換回路３および４を、不平衡−平衡変換回路
２の２つの出力に不平衡−平衡変換回路３および４をそ
れぞれ接続し、不平衡−平衡変換回路３および４の４つ
の出力を、それぞれ同相同士および逆相同士で接続して
出力する。 【効果】 前段の不平衡−平衡変換回路の高い周波数に
おける平衡度の劣化を後段の不平衡−平衡変換回路で相
殺することにより、高い周波数においても平衡度の劣化
を少なくすることができる。また、それぞれの不平衡−
平衡変換回路を１つのＦＥＴで構成することにより電源
電圧の低電圧化が可能になる。
衡信号の平衡度の劣化が少ない不平衡−平衡変換回路を
提供する。 【解決手段】 １つのＦＥＴとコンデンサおよび抵抗で
構成された不平衡−平衡変換回路２と、同じ構成の不平
衡−平衡変換回路３および４を、不平衡−平衡変換回路
２の２つの出力に不平衡−平衡変換回路３および４をそ
れぞれ接続し、不平衡−平衡変換回路３および４の４つ
の出力を、それぞれ同相同士および逆相同士で接続して
出力する。 【効果】 前段の不平衡−平衡変換回路の高い周波数に
おける平衡度の劣化を後段の不平衡−平衡変換回路で相
殺することにより、高い周波数においても平衡度の劣化
を少なくすることができる。また、それぞれの不平衡−
平衡変換回路を１つのＦＥＴで構成することにより電源
電圧の低電圧化が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、不平衡−平衡変換
回路、特に直交変調器に用いられる不平衡−平衡変換回
路に関する。
回路、特に直交変調器に用いられる不平衡−平衡変換回
路に関する。
【０００２】
【従来の技術】図４に、従来の不平衡−平衡変換回路の
例を示す。図４において、不平衡−平衡変換回路２０
は、差動増幅回路の平衡入力端子の一方を高周波的に接
地したもので、不平衡信号入力端子２１、平衡信号出力
端子２２および２３、電源端子２４、バイアス端子２
５、ＦＥＴＱ２１、Ｑ２２およびＱ２３、コンデンサＣ
２１、Ｃ２２、Ｃ２３およびＣ２４、抵抗Ｒ２１、Ｒ２
２、Ｒ２３、Ｒ２４、Ｒ２５およびＲ２６で構成され
る。
例を示す。図４において、不平衡−平衡変換回路２０
は、差動増幅回路の平衡入力端子の一方を高周波的に接
地したもので、不平衡信号入力端子２１、平衡信号出力
端子２２および２３、電源端子２４、バイアス端子２
５、ＦＥＴＱ２１、Ｑ２２およびＱ２３、コンデンサＣ
２１、Ｃ２２、Ｃ２３およびＣ２４、抵抗Ｒ２１、Ｒ２
２、Ｒ２３、Ｒ２４、Ｒ２５およびＲ２６で構成され
る。
【０００３】電源端子２４は、２つに分けられ、それぞ
れ抵抗Ｒ２１およびＲ２２を介してＦＥＴＱ２１および
Ｑ２２のドレインに接続され、ＦＥＴＱ２１およびＱ２
２のソースは、ともにＦＥＴＱ２３のドレインに接続さ
れている。ＦＥＴＱ２３のソースおよびゲートは、それ
ぞれ抵抗Ｒ２３およびＲ２４を介して接地されている。
不平衡信号入力端子２１はコンデンサＣ２１を介してＦ
ＥＴＱ２１のゲートに接続され、またバイアス端子２５
も抵抗Ｒ２５を介してＦＥＴＱ２１のゲートに接続され
ている。ＦＥＴＱ２１のゲートは抵抗Ｒ２６を介してＦ
ＥＴＱ２２のゲートに接続され、ＦＥＴＱ２２のゲート
はコンデンサＣ２４を介して接地されている。そして、
ＦＥＴＱ２１およびＱ２２のドレインは、それぞれコン
デンサＣ２２およびＣ２３を介して平衡信号出力端子２
２および２３に接続されている。
れ抵抗Ｒ２１およびＲ２２を介してＦＥＴＱ２１および
Ｑ２２のドレインに接続され、ＦＥＴＱ２１およびＱ２
２のソースは、ともにＦＥＴＱ２３のドレインに接続さ
れている。ＦＥＴＱ２３のソースおよびゲートは、それ
ぞれ抵抗Ｒ２３およびＲ２４を介して接地されている。
不平衡信号入力端子２１はコンデンサＣ２１を介してＦ
ＥＴＱ２１のゲートに接続され、またバイアス端子２５
も抵抗Ｒ２５を介してＦＥＴＱ２１のゲートに接続され
ている。ＦＥＴＱ２１のゲートは抵抗Ｒ２６を介してＦ
ＥＴＱ２２のゲートに接続され、ＦＥＴＱ２２のゲート
はコンデンサＣ２４を介して接地されている。そして、
ＦＥＴＱ２１およびＱ２２のドレインは、それぞれコン
デンサＣ２２およびＣ２３を介して平衡信号出力端子２
２および２３に接続されている。
【０００４】このように構成された不平衡−平衡変換回
路２０において、ＦＥＴＱ２３と抵抗Ｒ２３、Ｒ２４は
定電流回路を構成している。そのため、ＦＥＴＱ２３を
流れる電流、すなわちＦＥＴＱ２１とＱ２２を流れる電
流の和は一定になる。
路２０において、ＦＥＴＱ２３と抵抗Ｒ２３、Ｒ２４は
定電流回路を構成している。そのため、ＦＥＴＱ２３を
流れる電流、すなわちＦＥＴＱ２１とＱ２２を流れる電
流の和は一定になる。
【０００５】ここで、不平衡信号入力端子２１からコン
デンサＣ２１を介してＦＥＴＱ２１に不平衡信号が入力
されると、不平衡信号の振幅に応じた電流が、電源端子
２４から抵抗Ｒ２１およびＦＥＴＱ２１を通ってＦＥＴ
Ｑ２３に流れ込む。この時、電源端子２４から抵抗Ｒ２
２およびＦＥＴＱ２２を通っても、電流がＦＥＴＱ２３
に流れ込むが、ＦＥＴＱ２３に流れ込む電流の和は一定
なので、抵抗Ｒ２２およびＦＥＴＱ２２に流れる電流
は、抵抗Ｒ２１およびＦＥＴＱ２１に流れる電流が大き
い時には小さく、逆に小さい時には大きい、互いに逆相
の関係になる。この結果、ＦＥＴＱ２１とＱ２２のドレ
インの電圧も互いに逆相の関係になり、それぞれコンデ
ンサＣ２２およびＣ２３を介して平衡信号として平衡信
号出力端子２２および２３に出力される。ここで、平衡
信号出力端子２２から出力される平衡信号は、入力され
た不平衡信号と逆相で、平衡信号出力端子２３から出力
される平衡信号は入力された不平衡信号と同相になる。
デンサＣ２１を介してＦＥＴＱ２１に不平衡信号が入力
されると、不平衡信号の振幅に応じた電流が、電源端子
２４から抵抗Ｒ２１およびＦＥＴＱ２１を通ってＦＥＴ
Ｑ２３に流れ込む。この時、電源端子２４から抵抗Ｒ２
２およびＦＥＴＱ２２を通っても、電流がＦＥＴＱ２３
に流れ込むが、ＦＥＴＱ２３に流れ込む電流の和は一定
なので、抵抗Ｒ２２およびＦＥＴＱ２２に流れる電流
は、抵抗Ｒ２１およびＦＥＴＱ２１に流れる電流が大き
い時には小さく、逆に小さい時には大きい、互いに逆相
の関係になる。この結果、ＦＥＴＱ２１とＱ２２のドレ
インの電圧も互いに逆相の関係になり、それぞれコンデ
ンサＣ２２およびＣ２３を介して平衡信号として平衡信
号出力端子２２および２３に出力される。ここで、平衡
信号出力端子２２から出力される平衡信号は、入力され
た不平衡信号と逆相で、平衡信号出力端子２３から出力
される平衡信号は入力された不平衡信号と同相になる。
【０００６】図５に従来の不平衡−平衡変換回路の別の
例を示す。図５において、不平衡−平衡変換回路３０
は、不平衡信号入力端子３１、平衡信号出力端子３２お
よび３３、電源端子３４、能動素子であるＦＥＴＱ３
１、コンデンサＣ３１、Ｃ３２およびＣ３３、抵抗Ｒ３
１、Ｒ３２およびＲ３３で構成される。
例を示す。図５において、不平衡−平衡変換回路３０
は、不平衡信号入力端子３１、平衡信号出力端子３２お
よび３３、電源端子３４、能動素子であるＦＥＴＱ３
１、コンデンサＣ３１、Ｃ３２およびＣ３３、抵抗Ｒ３
１、Ｒ３２およびＲ３３で構成される。
【０００７】電源端子３４は抵抗Ｒ３１を介してＦＥＴ
Ｑ３１の第１の端子であるドレインに接続され、ＦＥＴ
Ｑ３１の第２の端子であるソースは抵抗Ｒ３２を介して
接地されている。不平衡信号入力端子３１はコンデンサ
Ｃ３１を介してＦＥＴＱ３１の第３の端子であるゲート
に接続され、ＦＥＴＱ３１のゲートは抵抗Ｒ３３を介し
て接地されている。そして、ＦＥＴＱ３１のドレインお
よびソースは、それぞれコンデンサＣ３２およびＣ３３
を介して平衡信号出力端子３２および３３に接続されて
いる。
Ｑ３１の第１の端子であるドレインに接続され、ＦＥＴ
Ｑ３１の第２の端子であるソースは抵抗Ｒ３２を介して
接地されている。不平衡信号入力端子３１はコンデンサ
Ｃ３１を介してＦＥＴＱ３１の第３の端子であるゲート
に接続され、ＦＥＴＱ３１のゲートは抵抗Ｒ３３を介し
て接地されている。そして、ＦＥＴＱ３１のドレインお
よびソースは、それぞれコンデンサＣ３２およびＣ３３
を介して平衡信号出力端子３２および３３に接続されて
いる。
【０００８】ここで、不平衡信号入力端子３１からコン
デンサＣ３１を介してＦＥＴＱ３１に不平衡信号が入力
されると、不平衡信号の振幅に応じた電流が、電源端子
３４から抵抗Ｒ３１、ＦＥＴＱ３１および抵抗Ｒ３２を
通ってグランドに流れる。この時、流れる電流が大きい
時には、抵抗Ｒ３１の電圧降下のためにＦＥＴＱ３１の
ドレインの電圧は相対的に下がり、同じく抵抗Ｒ３２の
電圧降下のためにＦＥＴＱ３１のソースの電圧は相対的
に上がる。逆に流れる電流が小さい時にはＦＥＴＱ３１
のドレインの電圧は相対的に上がり、ＦＥＴＱ３１のソ
ースの電圧は相対的に下がるという逆相の関係になる。
そして、ＦＥＴＱ３１のドレインおよびソースの電圧
は、それぞれコンデンサＣ３２およびＣ３３を介して平
衡信号として平衡信号出力端子３２および３３に出力さ
れる。ここで、平衡信号出力端子３２から出力される平
衡信号は、入力された不平衡信号と逆相で、平衡信号出
力端子３３から出力される平衡信号は入力された不平衡
信号と同相になる。
デンサＣ３１を介してＦＥＴＱ３１に不平衡信号が入力
されると、不平衡信号の振幅に応じた電流が、電源端子
３４から抵抗Ｒ３１、ＦＥＴＱ３１および抵抗Ｒ３２を
通ってグランドに流れる。この時、流れる電流が大きい
時には、抵抗Ｒ３１の電圧降下のためにＦＥＴＱ３１の
ドレインの電圧は相対的に下がり、同じく抵抗Ｒ３２の
電圧降下のためにＦＥＴＱ３１のソースの電圧は相対的
に上がる。逆に流れる電流が小さい時にはＦＥＴＱ３１
のドレインの電圧は相対的に上がり、ＦＥＴＱ３１のソ
ースの電圧は相対的に下がるという逆相の関係になる。
そして、ＦＥＴＱ３１のドレインおよびソースの電圧
は、それぞれコンデンサＣ３２およびＣ３３を介して平
衡信号として平衡信号出力端子３２および３３に出力さ
れる。ここで、平衡信号出力端子３２から出力される平
衡信号は、入力された不平衡信号と逆相で、平衡信号出
力端子３３から出力される平衡信号は入力された不平衡
信号と同相になる。
【０００９】
【発明が解決しようとする課題】しかしながら、図４の
従来例の場合は、電源端子２４からグランドまでの間に
ＦＥＴＱ２１とＱ２３、またはＦＥＴＱ２２とＱ２３の
２つのＦＥＴが直列に接続されている。それぞれのＦＥ
Ｔには、そのドライブのための最低限の電圧が必要とな
るため、電源電圧にはそれを満たすだけの電圧が必要と
なり、これが電源電圧の低電圧化の妨げとなる。携帯電
話などの低電圧・低消費電力化が要求される状況の中、
電源電圧を高くすることは大きなデメリットとなる。
従来例の場合は、電源端子２４からグランドまでの間に
ＦＥＴＱ２１とＱ２３、またはＦＥＴＱ２２とＱ２３の
２つのＦＥＴが直列に接続されている。それぞれのＦＥ
Ｔには、そのドライブのための最低限の電圧が必要とな
るため、電源電圧にはそれを満たすだけの電圧が必要と
なり、これが電源電圧の低電圧化の妨げとなる。携帯電
話などの低電圧・低消費電力化が要求される状況の中、
電源電圧を高くすることは大きなデメリットとなる。
【００１０】また、図５の従来例の場合は、不平衡信号
の周波数が低い場合は問題はないが、不平衡信号の周波
数が高くなるにつれてＦＥＴＱ３１の内部やその周辺回
路の浮遊容量などの寄生成分の影響が大きくなり、２つ
の平衡信号出力端子から出力される平衡信号の位相のバ
ランス（平衡度）が劣化するという問題がある。これは
不平衡−平衡変換回路としては致命的な問題となる。
の周波数が低い場合は問題はないが、不平衡信号の周波
数が高くなるにつれてＦＥＴＱ３１の内部やその周辺回
路の浮遊容量などの寄生成分の影響が大きくなり、２つ
の平衡信号出力端子から出力される平衡信号の位相のバ
ランス（平衡度）が劣化するという問題がある。これは
不平衡−平衡変換回路としては致命的な問題となる。
【００１１】本発明は上記問題点を解決することを目的
とするもので、電源電圧を低くすることができ、しかも
高い周波数においても平衡信号の平衡度の劣化の少ない
不平衡−平衡変換回路を提供する。
とするもので、電源電圧を低くすることができ、しかも
高い周波数においても平衡信号の平衡度の劣化の少ない
不平衡−平衡変換回路を提供する。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不平衡−平衡変換回路は、第１、第２およ
び第３の不平衡−平衡変換回路からなり、前記第１、第
２および第３の不平衡−平衡変換回路は、それぞれ１つ
の入力と２つの出力を有し、前記第１の不平衡−平衡変
換回路の２つの出力に、前記第２および第３の不平衡−
平衡変換回路の入力をそれぞれ接続し、前記第２の不平
衡−平衡変換回路と前記第３の不平衡−平衡変換回路の
合計４つの出力を、それぞれ同相同士および逆相同士で
接続して２つの出力を有するように構成したことを特徴
とする。
に、本発明の不平衡−平衡変換回路は、第１、第２およ
び第３の不平衡−平衡変換回路からなり、前記第１、第
２および第３の不平衡−平衡変換回路は、それぞれ１つ
の入力と２つの出力を有し、前記第１の不平衡−平衡変
換回路の２つの出力に、前記第２および第３の不平衡−
平衡変換回路の入力をそれぞれ接続し、前記第２の不平
衡−平衡変換回路と前記第３の不平衡−平衡変換回路の
合計４つの出力を、それぞれ同相同士および逆相同士で
接続して２つの出力を有するように構成したことを特徴
とする。
【００１３】また、本発明の不平衡−平衡変換回路にお
いて、前記第１、第２および第３の不平衡−平衡変換回
路は、直流電流が流入する第１の端子と、前記直流電流
が流出する第２の端子と、前記直流電流を制御する第３
の端子を少なくとも有する能動素子の、前記第３の端子
から不平衡信号を入力し、前記第１の端子と前記第２の
端子から、互いに位相が１８０度異なる平衡信号を取り
出すことを特徴とする。
いて、前記第１、第２および第３の不平衡−平衡変換回
路は、直流電流が流入する第１の端子と、前記直流電流
が流出する第２の端子と、前記直流電流を制御する第３
の端子を少なくとも有する能動素子の、前記第３の端子
から不平衡信号を入力し、前記第１の端子と前記第２の
端子から、互いに位相が１８０度異なる平衡信号を取り
出すことを特徴とする。
【００１４】
【発明の実施の形態】図１に、本発明の不平衡−平衡変
換回路の一実施例を示す。図１において、不平衡−平衡
変換回路１は、第１、第２および第３の不平衡−平衡変
換回路２、３および４、不平衡信号入力端子５、平衡信
号出力端子６および７、電源端子８、９および１０で構
成される。このうち、第１の不平衡−平衡変換回路２
は、能動素子であるＦＥＴＱ１、コンデンサＣ１、Ｃ
２、Ｃ３、抵抗Ｒ１、Ｒ２、Ｒ３で構成される。また、
第２の不平衡−平衡変換回路３は、能動素子であるＦＥ
ＴＱ２、コンデンサＣ２、Ｃ４、Ｃ５、抵抗Ｒ４、Ｒ
５、Ｒ６で構成される。さらに、第３の不平衡−平衡変
換回路４は、能動素子であるＦＥＴＱ３、コンデンサＣ
３、Ｃ６、Ｃ７、抵抗Ｒ７、Ｒ８、Ｒ９で構成される。
そして、第１および第２の不平衡−平衡変換回路２およ
び３はコンデンサＣ２を、第１および第３の不平衡−平
衡変換回路２および４はコンデンサＣ３をそれぞれ共有
している。第１、第２および第３の不平衡−平衡変換回
路２、３および４の内部の回路構成は、いずれも図５に
示した従来例と同じであり、その説明は省略する。
換回路の一実施例を示す。図１において、不平衡−平衡
変換回路１は、第１、第２および第３の不平衡−平衡変
換回路２、３および４、不平衡信号入力端子５、平衡信
号出力端子６および７、電源端子８、９および１０で構
成される。このうち、第１の不平衡−平衡変換回路２
は、能動素子であるＦＥＴＱ１、コンデンサＣ１、Ｃ
２、Ｃ３、抵抗Ｒ１、Ｒ２、Ｒ３で構成される。また、
第２の不平衡−平衡変換回路３は、能動素子であるＦＥ
ＴＱ２、コンデンサＣ２、Ｃ４、Ｃ５、抵抗Ｒ４、Ｒ
５、Ｒ６で構成される。さらに、第３の不平衡−平衡変
換回路４は、能動素子であるＦＥＴＱ３、コンデンサＣ
３、Ｃ６、Ｃ７、抵抗Ｒ７、Ｒ８、Ｒ９で構成される。
そして、第１および第２の不平衡−平衡変換回路２およ
び３はコンデンサＣ２を、第１および第３の不平衡−平
衡変換回路２および４はコンデンサＣ３をそれぞれ共有
している。第１、第２および第３の不平衡−平衡変換回
路２、３および４の内部の回路構成は、いずれも図５に
示した従来例と同じであり、その説明は省略する。
【００１５】ここで、不平衡信号入力端子５は第１の不
平衡−平衡変換回路２に接続され、第１の不平衡−平衡
変換回路２の２つの出力は、それぞれコンデンサＣ２お
よびＣ３を介して、第２および第３の不平衡−平衡変換
回路３および４に接続される。第２の不平衡−平衡変換
回路３の２つの出力は、それぞれコンデンサＣ４および
Ｃ５を介して平衡信号出力端子６および７に接続され
る。そして、第３の不平衡−平衡変換回路４の２つの出
力も、それぞれコンデンサＣ６およびＣ７を介して平衡
信号出力端子７および６に接続される。
平衡−平衡変換回路２に接続され、第１の不平衡−平衡
変換回路２の２つの出力は、それぞれコンデンサＣ２お
よびＣ３を介して、第２および第３の不平衡−平衡変換
回路３および４に接続される。第２の不平衡−平衡変換
回路３の２つの出力は、それぞれコンデンサＣ４および
Ｃ５を介して平衡信号出力端子６および７に接続され
る。そして、第３の不平衡−平衡変換回路４の２つの出
力も、それぞれコンデンサＣ６およびＣ７を介して平衡
信号出力端子７および６に接続される。
【００１６】このように構成された不平衡−平衡変換回
路１において、不平衡信号入力端子５から第１の不平衡
−平衡変換回路２に不平衡信号が入力されると、不平衡
信号と逆相の信号がコンデンサＣ２を介して第２の不平
衡−平衡変換回路３に、不平衡信号と同相の信号がコン
デンサＣ３を介して第３の不平衡−平衡変換回路４にそ
れぞれ入力される。
路１において、不平衡信号入力端子５から第１の不平衡
−平衡変換回路２に不平衡信号が入力されると、不平衡
信号と逆相の信号がコンデンサＣ２を介して第２の不平
衡−平衡変換回路３に、不平衡信号と同相の信号がコン
デンサＣ３を介して第３の不平衡−平衡変換回路４にそ
れぞれ入力される。
【００１７】第２の不平衡−平衡変換回路３に不平衡信
号と逆相の信号が入力されると、不平衡信号と同相の信
号がコンデンサＣ４を介して平衡信号出力端子６に、不
平衡信号と逆相の信号がコンデンサＣ５を介して平衡信
号出力端子７にそれぞれ出力される。一方、第３の不平
衡−平衡変換回路４に不平衡信号と同相の信号が入力さ
れると、不平衡信号と逆相の信号がコンデンサＣ６を介
して平衡信号出力端子７に、不平衡信号と同相の信号が
コンデンサＣ７を介して平衡信号出力端子６にそれぞれ
出力される。平衡信号出力端子６および７には、それぞ
れ２つの信号が合成されて出力されるが、同じ平衡信号
出力端子には同じ位相の信号が出力されるため、合成さ
れて大きくなって出力される。
号と逆相の信号が入力されると、不平衡信号と同相の信
号がコンデンサＣ４を介して平衡信号出力端子６に、不
平衡信号と逆相の信号がコンデンサＣ５を介して平衡信
号出力端子７にそれぞれ出力される。一方、第３の不平
衡−平衡変換回路４に不平衡信号と同相の信号が入力さ
れると、不平衡信号と逆相の信号がコンデンサＣ６を介
して平衡信号出力端子７に、不平衡信号と同相の信号が
コンデンサＣ７を介して平衡信号出力端子６にそれぞれ
出力される。平衡信号出力端子６および７には、それぞ
れ２つの信号が合成されて出力されるが、同じ平衡信号
出力端子には同じ位相の信号が出力されるため、合成さ
れて大きくなって出力される。
【００１８】このように不平衡−平衡変換回路１を構成
することにより、周波数が高くなって、初段の第１の不
平衡−平衡変換回路２の出力の平衡度が劣化して位相が
ずれた場合でも、同じように構成された２段目の第２お
よび第３の不平衡−平衡変換回路３および４によって、
一方は位相がさらにずれ、もう一方は位相が逆にずれ、
これを合成することによって位相のずれを相殺して出力
することができる。
することにより、周波数が高くなって、初段の第１の不
平衡−平衡変換回路２の出力の平衡度が劣化して位相が
ずれた場合でも、同じように構成された２段目の第２お
よび第３の不平衡−平衡変換回路３および４によって、
一方は位相がさらにずれ、もう一方は位相が逆にずれ、
これを合成することによって位相のずれを相殺して出力
することができる。
【００１９】図２に、本発明の不平衡−平衡変換回路１
と従来の不平衡−平衡変換回路３０における、平衡信号
の位相のバランスの比較を示す。図２は、不平衡−平衡
変換回路１および３０の、２つの平衡信号の位相の差の
周波数特性を示しており、ａは不平衡−平衡変換回路１
の２つの平衡信号の位相の差を、ｂは不平衡−平衡変換
回路３０の２つの平衡信号の位相の差を示している。
と従来の不平衡−平衡変換回路３０における、平衡信号
の位相のバランスの比較を示す。図２は、不平衡−平衡
変換回路１および３０の、２つの平衡信号の位相の差の
周波数特性を示しており、ａは不平衡−平衡変換回路１
の２つの平衡信号の位相の差を、ｂは不平衡−平衡変換
回路３０の２つの平衡信号の位相の差を示している。
【００２０】図２から、従来の不平衡−平衡変換回路３
０では３ＧＨｚで約１４度のずれが生じているのに対し
て、本発明の不平衡−平衡変換回路１では３ＧＨｚで約
２度のずれしか生じず、本発明の不平衡−平衡変換回路
１の方で明らかに位相のずれが改善されていることが分
かる。
０では３ＧＨｚで約１４度のずれが生じているのに対し
て、本発明の不平衡−平衡変換回路１では３ＧＨｚで約
２度のずれしか生じず、本発明の不平衡−平衡変換回路
１の方で明らかに位相のずれが改善されていることが分
かる。
【００２１】また、図３に本発明の不平衡−平衡変換回
路１および従来の不平衡−平衡変換回路２０の、電源端
子からグランドまでの各要素に加わる電圧の状態を示
す。ここで、図３（ａ）は不平衡−平衡変換回路１の初
段にある不平衡−平衡変換回路２の電源端子８からグラ
ンドまでの直流電流の経路のみを表したものである。ま
た、図３（ｂ）は不平衡−平衡変換回路２０の電源端子
２４からグランドまでのＦＥＴＱ２１を経由する直流電
流の経路のみを表したものである。
路１および従来の不平衡−平衡変換回路２０の、電源端
子からグランドまでの各要素に加わる電圧の状態を示
す。ここで、図３（ａ）は不平衡−平衡変換回路１の初
段にある不平衡−平衡変換回路２の電源端子８からグラ
ンドまでの直流電流の経路のみを表したものである。ま
た、図３（ｂ）は不平衡−平衡変換回路２０の電源端子
２４からグランドまでのＦＥＴＱ２１を経由する直流電
流の経路のみを表したものである。
【００２２】図３の（ａ）と（ｂ）を比較して分かるよ
うに、同じ１ｍＡの電流を流す場合に、不平衡−平衡変
換回路２０では０．４Ｖ＋１．５Ｖ＋１．５Ｖ＋０．４
Ｖ＝３．８Ｖの電源電圧を必要とするのに対して、不平
衡−平衡変換回路１では０．４Ｖ＋１．５Ｖ＋０．４Ｖ
＝２．３Ｖの電源電圧で済む。この結果、図４に示した
従来例に比べて低電圧化が可能となることがわかる。
うに、同じ１ｍＡの電流を流す場合に、不平衡−平衡変
換回路２０では０．４Ｖ＋１．５Ｖ＋１．５Ｖ＋０．４
Ｖ＝３．８Ｖの電源電圧を必要とするのに対して、不平
衡−平衡変換回路１では０．４Ｖ＋１．５Ｖ＋０．４Ｖ
＝２．３Ｖの電源電圧で済む。この結果、図４に示した
従来例に比べて低電圧化が可能となることがわかる。
【００２３】なお、以上の説明においては能動素子とし
てＦＥＴを用いたが、これは真空管やバイポーラトラン
ジスタなどの別の能動素子を用いても同様の効果を得る
ことができる。
てＦＥＴを用いたが、これは真空管やバイポーラトラン
ジスタなどの別の能動素子を用いても同様の効果を得る
ことができる。
【００２４】また、上記の実施例においては能動素子を
使用した不平衡−平衡変換回路を３つ組み合わせて構成
したが、マイクロストリップ線路などの受動素子を使用
した不平衡−平衡変換回路を３つ組み合わせて構成して
も同様の効果を得ることができる。
使用した不平衡−平衡変換回路を３つ組み合わせて構成
したが、マイクロストリップ線路などの受動素子を使用
した不平衡−平衡変換回路を３つ組み合わせて構成して
も同様の効果を得ることができる。
【００２５】
【発明の効果】本発明の不平衡−平衡変換回路によれ
ば、不平衡−平衡変換回路の２つの出力に、同じ構成の
２つの不平衡−平衡変換回路をそれぞれ接続し、その４
つの出力をそれぞれ同相同士および逆相同士で接続して
出力するように構成することにより、高い周波数におい
ても平衡信号の平衡度の劣化が少なくなる。また、１つ
の能動素子で構成した不平衡−平衡変換回路を組み合わ
せて用いることにより、低電圧化も可能になる。
ば、不平衡−平衡変換回路の２つの出力に、同じ構成の
２つの不平衡−平衡変換回路をそれぞれ接続し、その４
つの出力をそれぞれ同相同士および逆相同士で接続して
出力するように構成することにより、高い周波数におい
ても平衡信号の平衡度の劣化が少なくなる。また、１つ
の能動素子で構成した不平衡−平衡変換回路を組み合わ
せて用いることにより、低電圧化も可能になる。
【図１】本発明の不平衡−平衡変換回路の一実施例を示
す回路図である。
す回路図である。
【図２】図１の実施例と図５の従来例における、不平衡
−平衡変換回路の平衡信号の位相のバランスを示す図で
ある。
−平衡変換回路の平衡信号の位相のバランスを示す図で
ある。
【図３】図１の実施例および図４の従来例における、不
平衡−平衡変換回路の各要素のに加わる電圧の状態を示
す図で、（ａ）は不平衡−平衡変換回路２の電源端子８
からグランドまでの直流電流の経路のみを表したもの、
（ｂ）は不平衡−平衡変換回路２０の電源端子２４から
グランドまでのＦＥＴＱ２１を経由する直流電流の経路
のみを表したものである。
平衡−平衡変換回路の各要素のに加わる電圧の状態を示
す図で、（ａ）は不平衡−平衡変換回路２の電源端子８
からグランドまでの直流電流の経路のみを表したもの、
（ｂ）は不平衡−平衡変換回路２０の電源端子２４から
グランドまでのＦＥＴＱ２１を経由する直流電流の経路
のみを表したものである。
【図４】従来の不平衡−平衡変換回路の例を示す回路図
である。
である。
【図５】従来の不平衡−平衡変換回路の別の例を示す回
路図である。
路図である。
１…不平衡−平衡変換回路 ２…第１の不平衡−平衡変換回路 ３…第２の不平衡−平衡変換回路 ４…第３の不平衡−平衡変換回路 ５…不平衡信号入力端子 ６、７…平衡信号出力端子 ８、９、１０…電源端子 Ｑ１、Ｑ２、Ｑ３…ＦＥＴ Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７…コンデン
サ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ
９…抵抗
サ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ
９…抵抗
Claims (2)
- 【請求項１】 第１、第２および第３の不平衡−平衡変
換回路からなり、 前記第１、第２および第３の不平衡−平衡変換回路は、
それぞれ１つの入力と２つの出力を有し、 前記第１の不平衡−平衡変換回路の２つの出力に、前記
第２および第３の不平衡−平衡変換回路の入力をそれぞ
れ接続し、前記第２の不平衡−平衡変換回路と前記第３
の不平衡−平衡変換回路の合計４つの出力を、それぞれ
同相同士および逆相同士で接続して２つの出力を有する
ように構成したことを特徴とする不平衡−平衡変換回
路。 - 【請求項２】 前記第１、第２および第３の不平衡−平
衡変換回路は、直流電流が流入する第１の端子と、前記
直流電流が流出する第２の端子と、前記直流電流を制御
する第３の端子を少なくとも有する能動素子の、前記第
３の端子から不平衡信号を入力し、前記第１の端子と前
記第２の端子から、互いに位相が１８０度異なる平衡信
号を取り出すことを特徴とする、請求項１に記載の不平
衡−平衡変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31521396A JP3407568B2 (ja) | 1996-11-26 | 1996-11-26 | 不平衡−平衡変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31521396A JP3407568B2 (ja) | 1996-11-26 | 1996-11-26 | 不平衡−平衡変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163809A true JPH10163809A (ja) | 1998-06-19 |
| JP3407568B2 JP3407568B2 (ja) | 2003-05-19 |
Family
ID=18062769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31521396A Expired - Fee Related JP3407568B2 (ja) | 1996-11-26 | 1996-11-26 | 不平衡−平衡変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3407568B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008105257A1 (ja) * | 2007-02-26 | 2008-09-04 | Nec Corporation | 高周波回路 |
| US7710216B2 (en) | 2005-09-26 | 2010-05-04 | Nec Corporation | Balun circuit and integrated circuit device |
| WO2013014881A1 (ja) * | 2011-07-27 | 2013-01-31 | パナソニック株式会社 | 電力分配回路 |
| WO2024138021A1 (en) * | 2022-12-21 | 2024-06-27 | Ttm Technologies North America, Inc. | Systems and methods for baluns optimized for wideband balanced properties |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017886A (en) | 1989-12-12 | 1991-05-21 | Comsat | RF power combiner using baluns |
-
1996
- 1996-11-26 JP JP31521396A patent/JP3407568B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7710216B2 (en) | 2005-09-26 | 2010-05-04 | Nec Corporation | Balun circuit and integrated circuit device |
| WO2008105257A1 (ja) * | 2007-02-26 | 2008-09-04 | Nec Corporation | 高周波回路 |
| WO2013014881A1 (ja) * | 2011-07-27 | 2013-01-31 | パナソニック株式会社 | 電力分配回路 |
| JP2013030934A (ja) * | 2011-07-27 | 2013-02-07 | Panasonic Corp | 電力分配回路 |
| CN103503313A (zh) * | 2011-07-27 | 2014-01-08 | 松下电器产业株式会社 | 功率分配电路 |
| US9543760B2 (en) | 2011-07-27 | 2017-01-10 | Panasonic Intellectual Property Management Co., Ltd. | Power distribution circuit |
| WO2024138021A1 (en) * | 2022-12-21 | 2024-06-27 | Ttm Technologies North America, Inc. | Systems and methods for baluns optimized for wideband balanced properties |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3407568B2 (ja) | 2003-05-19 |
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