JPH10163820A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10163820A JPH10163820A JP8325082A JP32508296A JPH10163820A JP H10163820 A JPH10163820 A JP H10163820A JP 8325082 A JP8325082 A JP 8325082A JP 32508296 A JP32508296 A JP 32508296A JP H10163820 A JPH10163820 A JP H10163820A
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- JP
- Japan
- Prior art keywords
- flop
- flip
- data
- clock
- circuit
- Prior art date
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Abstract
(57)【要約】
【課題】回路を変更する必要がなく、消費電力を削減す
ることができるフリップフロップを用いた半導体装置を
提供すること。 【解決手段】フリップフロップのレイアウト内部に、比
較回路および制御回路を設け、比較回路により、現在保
持しているデータと新たに入力されるデータとを比較
し、制御回路により、この比較回路の比較結果が一致の
ときには、前記クロックバッファを停止させ、前記比較
回路の比較結果が不一致のときには、前記クロックバッ
ファを動作させることにより、上記課題を解決する。
ることができるフリップフロップを用いた半導体装置を
提供すること。 【解決手段】フリップフロップのレイアウト内部に、比
較回路および制御回路を設け、比較回路により、現在保
持しているデータと新たに入力されるデータとを比較
し、制御回路により、この比較回路の比較結果が一致の
ときには、前記クロックバッファを停止させ、前記比較
回路の比較結果が不一致のときには、前記クロックバッ
ファを動作させることにより、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、低消費電力化が可
能なフリップフロップを用いた半導体装置に関するもの
である。
能なフリップフロップを用いた半導体装置に関するもの
である。
【０００２】
【従来の技術】図２は、従来のフリップフロップの一例
の構成回路図である。図示例のフリップフロップ５６
は、Ｄ型フリップフロップの内部構成を示すもので、ク
ロック信号をバッファリングし、内部クロック信号Ｃ
Ｋ，ＣＫ＿を生成するクロックバッファ５８、および、
このクロックバッファ５８により生成された内部クロッ
ク信号ＣＫ，ＣＫ＿に応じて入力データを保持し、これ
を出力データとして出力する保持回路１４により構成さ
れている。
の構成回路図である。図示例のフリップフロップ５６
は、Ｄ型フリップフロップの内部構成を示すもので、ク
ロック信号をバッファリングし、内部クロック信号Ｃ
Ｋ，ＣＫ＿を生成するクロックバッファ５８、および、
このクロックバッファ５８により生成された内部クロッ
ク信号ＣＫ，ＣＫ＿に応じて入力データを保持し、これ
を出力データとして出力する保持回路１４により構成さ
れている。
【０００３】図示例のフリップフロップ５６において、
クロックバッファ５８は、直列接続された２つのインバ
ータ２２，２４を有している。クロック信号は、フリッ
プフロップ５６のクロック入力端子２６を介してインバ
ータ２２に入力され、インバータ２２，２４の出力信号
は、それぞれ内部クロック信号ＣＫ＿，ＣＫとされてい
る。また、クロックバッファ５８により生成された内部
クロック信号ＣＫ，ＣＫ＿は、保持回路１４に供給され
ている。
クロックバッファ５８は、直列接続された２つのインバ
ータ２２，２４を有している。クロック信号は、フリッ
プフロップ５６のクロック入力端子２６を介してインバ
ータ２２に入力され、インバータ２２，２４の出力信号
は、それぞれ内部クロック信号ＣＫ＿，ＣＫとされてい
る。また、クロックバッファ５８により生成された内部
クロック信号ＣＫ，ＣＫ＿は、保持回路１４に供給され
ている。
【０００４】保持回路１４は、クロックドインバータ３
６、インバータ３８，４０およびトランスファゲート４
２を有するマスターラッチ３２と、トランスファゲート
４４，５０およびインバータ４６，４８，５２を有する
スレーブラッチ３４により構成されている。上述するよ
うに、クロックバッファ５８により生成された内部クロ
ック信号ＣＫ，ＣＫ＿は、クロックドインバータ３６の
制御端子およびトランスファゲート４２，４４，５０の
制御端子にそれぞれ入力されている。
６、インバータ３８，４０およびトランスファゲート４
２を有するマスターラッチ３２と、トランスファゲート
４４，５０およびインバータ４６，４８，５２を有する
スレーブラッチ３４により構成されている。上述するよ
うに、クロックバッファ５８により生成された内部クロ
ック信号ＣＫ，ＣＫ＿は、クロックドインバータ３６の
制御端子およびトランスファゲート４２，４４，５０の
制御端子にそれぞれ入力されている。
【０００５】マスターラッチ３２において、入力データ
は、フリップフロップ５６のデータ入力端子２８を介し
てクロックドインバータ３６に入力され、クロックドイ
ンバータ３６の出力信号は、インバータ３８に入力され
ている。インバータ３８の出力信号は、インバータ４０
およびスレーブラッチ３４のトランスファゲート４４に
入力され、インバータ４０の出力信号は、トランスファ
ゲート４２に入力され、トランスファゲート４２の出力
信号は、インバータ３８に入力されている。
は、フリップフロップ５６のデータ入力端子２８を介し
てクロックドインバータ３６に入力され、クロックドイ
ンバータ３６の出力信号は、インバータ３８に入力され
ている。インバータ３８の出力信号は、インバータ４０
およびスレーブラッチ３４のトランスファゲート４４に
入力され、インバータ４０の出力信号は、トランスファ
ゲート４２に入力され、トランスファゲート４２の出力
信号は、インバータ３８に入力されている。
【０００６】スレーブラッチ３４において、トランスフ
ァゲート４４の出力信号はインバータ４６に入力され、
インバータ４６の出力信号は、インバータ４８およびト
ランスファゲート５０に入力されている。インバータ４
８の出力信号は、フリップフロップ５６のデータ出力端
子３０を介して出力データとして出力されている。ま
た、トランスファゲート５０の出力信号はインバータ５
２に入力され、インバータ５２の出力信号はインバータ
４６に入力されている。
ァゲート４４の出力信号はインバータ４６に入力され、
インバータ４６の出力信号は、インバータ４８およびト
ランスファゲート５０に入力されている。インバータ４
８の出力信号は、フリップフロップ５６のデータ出力端
子３０を介して出力データとして出力されている。ま
た、トランスファゲート５０の出力信号はインバータ５
２に入力され、インバータ５２の出力信号はインバータ
４６に入力されている。
【０００７】図示例のフリップフロップ５６において、
まず、クロック信号がローレベルになると、すなわち、
内部クロック信号ＣＫ，ＣＫ＿がそれぞれローレベルお
よびハイレベルになると、クロックドインバータ３６お
よびトランスファゲート５０が、オフ状態からオン状態
に変化するとともに、トランスファゲート４２，４４が
ともにオン状態からオフ状態に変化し、マスターラッチ
３２に入力データが入力される。
まず、クロック信号がローレベルになると、すなわち、
内部クロック信号ＣＫ，ＣＫ＿がそれぞれローレベルお
よびハイレベルになると、クロックドインバータ３６お
よびトランスファゲート５０が、オフ状態からオン状態
に変化するとともに、トランスファゲート４２，４４が
ともにオン状態からオフ状態に変化し、マスターラッチ
３２に入力データが入力される。
【０００８】次いで、クロック信号がハイレベルになる
と、すなわち、内部クロック信号ＣＫ，ＣＫ＿がそれぞ
れハイレベルおよびローレベルになると、クロックドイ
ンバータ３６およびトランスファゲート５０が、オン状
態からオフ状態に変化するとともに、トランスファゲー
ト４２，４４がともにオフ状態からオン状態に変化し、
入力データは、マスターラッチ３２に保持されるととも
に、スレーブラッチ３４に入力され、出力データとして
出力される。
と、すなわち、内部クロック信号ＣＫ，ＣＫ＿がそれぞ
れハイレベルおよびローレベルになると、クロックドイ
ンバータ３６およびトランスファゲート５０が、オン状
態からオフ状態に変化するとともに、トランスファゲー
ト４２，４４がともにオフ状態からオン状態に変化し、
入力データは、マスターラッチ３２に保持されるととも
に、スレーブラッチ３４に入力され、出力データとして
出力される。
【０００９】このように、図示例のフリップフロップ５
６においては、クロック信号に応じて、内部クロック信
号ＣＫ，ＣＫ＿が生成され、これらの内部クロック信号
ＣＫ，ＣＫ＿に応じて入力データが保持され、出力デー
タとして出力される。しかしながら、フリップフロップ
５６においては、クロックバッファ５８を構成する２つ
のインバータ２２，２４が、クロック信号の動作周波数
に応じて常に動作するため、消費電力が増大するという
問題点があった。
６においては、クロック信号に応じて、内部クロック信
号ＣＫ，ＣＫ＿が生成され、これらの内部クロック信号
ＣＫ，ＣＫ＿に応じて入力データが保持され、出力デー
タとして出力される。しかしながら、フリップフロップ
５６においては、クロックバッファ５８を構成する２つ
のインバータ２２，２４が、クロック信号の動作周波数
に応じて常に動作するため、消費電力が増大するという
問題点があった。
【００１０】このようなフリップフロップの消費電力の
増大を防止する１つの解決策としては、例えばゲーティ
ドクロックを利用する方法がある。ゲーティドクロック
とは、図３に示されるように、例えばクロック信号を制
御するＡＮＤゲート６０およびＥＸＯＲゲート６１を設
けることにより、フリップフロップ６２に供給されるク
ロック信号を一定の条件に基づいて停止させ、これによ
り、フリップフロップ６２内部のクロックバッファによ
る消費電力の増大を防止するものである。
増大を防止する１つの解決策としては、例えばゲーティ
ドクロックを利用する方法がある。ゲーティドクロック
とは、図３に示されるように、例えばクロック信号を制
御するＡＮＤゲート６０およびＥＸＯＲゲート６１を設
けることにより、フリップフロップ６２に供給されるク
ロック信号を一定の条件に基づいて停止させ、これによ
り、フリップフロップ６２内部のクロックバッファによ
る消費電力の増大を防止するものである。
【００１１】しかしながら、ゲーティドクロックを利用
した消費電力の削減方法では、論理回路の設計段階にお
いて、個々のフリップフロップに、例えば図３に示され
るＡＮＤゲート６０等のクロック信号をゲートするため
の論理ゲートを追加する必要があるため、半導体装置全
体のゲート数が増加するし、そのために配線の接続を変
更しなければならない等の回路変更を行う必要があり、
面倒であるという問題点があった。
した消費電力の削減方法では、論理回路の設計段階にお
いて、個々のフリップフロップに、例えば図３に示され
るＡＮＤゲート６０等のクロック信号をゲートするため
の論理ゲートを追加する必要があるため、半導体装置全
体のゲート数が増加するし、そのために配線の接続を変
更しなければならない等の回路変更を行う必要があり、
面倒であるという問題点があった。
【００１２】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、回路を変更する
必要がなく、消費電力を削減することができるフリップ
フロップを用いた半導体装置を提供することにある。
従来技術に基づく問題点をかえりみて、回路を変更する
必要がなく、消費電力を削減することができるフリップ
フロップを用いた半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、クロック信号をバッファリングし、内部
クロック信号を生成するクロックバッファと、このクロ
ックバッファにより生成された内部クロック信号に応じ
て入力データを保持し、出力データとして出力する保持
回路とを有するフリップフロップを用いた半導体装置で
あって、前記フリップフロップは、さらに、現在保持し
ているデータと前記入力データとを比較する比較回路
と、この比較回路の比較結果が一致のときに、前記クロ
ックバッファを停止させ、前記比較回路の比較結果が不
一致のときに、前記クロックバッファを動作させる制御
回路とを有することを特徴とする半導体装置を提供する
ものである。
に、本発明は、クロック信号をバッファリングし、内部
クロック信号を生成するクロックバッファと、このクロ
ックバッファにより生成された内部クロック信号に応じ
て入力データを保持し、出力データとして出力する保持
回路とを有するフリップフロップを用いた半導体装置で
あって、前記フリップフロップは、さらに、現在保持し
ているデータと前記入力データとを比較する比較回路
と、この比較回路の比較結果が一致のときに、前記クロ
ックバッファを停止させ、前記比較回路の比較結果が不
一致のときに、前記クロックバッファを動作させる制御
回路とを有することを特徴とする半導体装置を提供する
ものである。
【００１４】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置を詳細に説明す
る。図１は、本発明の半導体装置に用いられるフリップ
フロップの一実施例の構成回路図である。図示例のフリ
ップフロップ１０は、Ｄ型フリップフロップの内部構成
を示すものであって、基本的に、クロックバッファ１
２、保持回路１４、比較回路１６および制御回路１８を
有する。
施例に基づいて、本発明の半導体装置を詳細に説明す
る。図１は、本発明の半導体装置に用いられるフリップ
フロップの一実施例の構成回路図である。図示例のフリ
ップフロップ１０は、Ｄ型フリップフロップの内部構成
を示すものであって、基本的に、クロックバッファ１
２、保持回路１４、比較回路１６および制御回路１８を
有する。
【００１５】クロックバッファ１２は、クロック信号を
バッファリングし、内部クロック信号ＣＫ，ＣＫ＿を生
成するもので、図示例においては、ＮＡＮＤゲート２０
およびインバータ２４を有する。クロック信号は、フリ
ップフロップ１０のクロック入力端子２６を介して、Ｎ
ＡＮＤゲート２０の一方の入力端子に入力され、ＮＡＮ
Ｄゲート２０の出力信号は、内部クロック信号ＣＫ＿と
されるとともにインバータ２４に入力され、インバータ
２４の出力信号は、内部クロック信号ＣＫとされてい
る。
バッファリングし、内部クロック信号ＣＫ，ＣＫ＿を生
成するもので、図示例においては、ＮＡＮＤゲート２０
およびインバータ２４を有する。クロック信号は、フリ
ップフロップ１０のクロック入力端子２６を介して、Ｎ
ＡＮＤゲート２０の一方の入力端子に入力され、ＮＡＮ
Ｄゲート２０の出力信号は、内部クロック信号ＣＫ＿と
されるとともにインバータ２４に入力され、インバータ
２４の出力信号は、内部クロック信号ＣＫとされてい
る。
【００１６】保持回路１４は、クロックバッファ１２に
より生成された内部クロック信号ＣＫ，ＣＫ＿に応じ
て、フリップフロップ１０のデータ入力端子２８を介し
て入力される入力データを保持し、これをフリップフロ
ップ１０のデータ出力端子３０を介して出力データとし
て出力するものである。図示例の保持回路１４は、図２
に示される従来のフリップフロップ５６と同じ構成を有
するものであるから、ここでは、同一構成要素に同一符
号を付し、その説明を省略する。
より生成された内部クロック信号ＣＫ，ＣＫ＿に応じ
て、フリップフロップ１０のデータ入力端子２８を介し
て入力される入力データを保持し、これをフリップフロ
ップ１０のデータ出力端子３０を介して出力データとし
て出力するものである。図示例の保持回路１４は、図２
に示される従来のフリップフロップ５６と同じ構成を有
するものであるから、ここでは、同一構成要素に同一符
号を付し、その説明を省略する。
【００１７】比較回路１６は、フリップフロップ１０が
現在保持しているデータと、入力データとを比較し、そ
の出力結果を出力するものであって、図示例において
は、現在保持しているデータ、すなわち、保持回路１４
のスレーブラッチ３４を構成するインバータ５２の出力
信号と、入力データとの不一致を検出するＥＸＯＲゲー
ト５４により構成され、ＥＸＯＲゲート５４の出力信号
は、クロックバッファ１２を構成するＮＡＮＤゲート２
０の他方の入力端子に入力されている。
現在保持しているデータと、入力データとを比較し、そ
の出力結果を出力するものであって、図示例において
は、現在保持しているデータ、すなわち、保持回路１４
のスレーブラッチ３４を構成するインバータ５２の出力
信号と、入力データとの不一致を検出するＥＸＯＲゲー
ト５４により構成され、ＥＸＯＲゲート５４の出力信号
は、クロックバッファ１２を構成するＮＡＮＤゲート２
０の他方の入力端子に入力されている。
【００１８】制御回路１８は、比較回路１６の比較結果
が一致のときに、すなわち、図示例の場合には、ＥＸＯ
Ｒゲート５４の出力信号がローレベルのときにクロック
バッファ１２を停止させ、比較回路１６の比較結果が不
一致のときに、すなわち、ＥＸＯＲゲート５４の出力信
号がハイレベルのときに、クロックバッファ１２を動作
させるように制御するものであって、図示例において
は、クロックバッファ１２のＮＡＮＤゲート２０を共有
して構成されている。
が一致のときに、すなわち、図示例の場合には、ＥＸＯ
Ｒゲート５４の出力信号がローレベルのときにクロック
バッファ１２を停止させ、比較回路１６の比較結果が不
一致のときに、すなわち、ＥＸＯＲゲート５４の出力信
号がハイレベルのときに、クロックバッファ１２を動作
させるように制御するものであって、図示例において
は、クロックバッファ１２のＮＡＮＤゲート２０を共有
して構成されている。
【００１９】図示例のフリップフロップ１０において
は、比較回路１６により、フリップフロップ１０が現在
保持しているデータ、すなわち、保持回路１４のスレー
ブラッチ３４を構成するインバータ５２の出力信号と、
フリップフロップ１０のデータ入力端子２８を介して入
力される入力データとが比較される。その結果、比較回
路１６を構成するＥＸＯＲゲート５４からは、両者が一
致しているときにローレベルが出力され、不一致のとき
にはハイレベルが出力される。
は、比較回路１６により、フリップフロップ１０が現在
保持しているデータ、すなわち、保持回路１４のスレー
ブラッチ３４を構成するインバータ５２の出力信号と、
フリップフロップ１０のデータ入力端子２８を介して入
力される入力データとが比較される。その結果、比較回
路１６を構成するＥＸＯＲゲート５４からは、両者が一
致しているときにローレベルが出力され、不一致のとき
にはハイレベルが出力される。
【００２０】ここで、ＥＸＯＲゲート５４からローレベ
ルが出力された場合、すなわち、フリップフロップ１０
が現在保持しているデータと、入力データとが一致して
いる場合、クロック信号は、制御回路１８を構成するＮ
ＡＮＤゲート２０によりゲートされ、内部クロックＣ
Ｋ，ＣＫ＿は、クロック信号にかかわらず停止される。
すなわち、図示例のフリップフロップ１０においては、
内部クロックＣＫ，ＣＫ＿は、それぞれローレベルおよ
びハイレベルとされる。
ルが出力された場合、すなわち、フリップフロップ１０
が現在保持しているデータと、入力データとが一致して
いる場合、クロック信号は、制御回路１８を構成するＮ
ＡＮＤゲート２０によりゲートされ、内部クロックＣ
Ｋ，ＣＫ＿は、クロック信号にかかわらず停止される。
すなわち、図示例のフリップフロップ１０においては、
内部クロックＣＫ，ＣＫ＿は、それぞれローレベルおよ
びハイレベルとされる。
【００２１】これとは逆に、ＥＸＯＲゲート５４からハ
イレベルが出力された場合、すなわち、フリップフロッ
プ１０が現在保持しているデータと入力データとが不一
致の場合、制御回路１８およびクロックバッファ１２を
構成するＮＡＮＤゲート２０が動作状態とされ、クロッ
ク信号は、クロックバッファ１２を構成するＮＡＮＤゲ
ート２０およびインバータ２４によりバッファリングさ
れ、これに応じて内部クロックＣＫ，ＣＫ＿が生成され
る。
イレベルが出力された場合、すなわち、フリップフロッ
プ１０が現在保持しているデータと入力データとが不一
致の場合、制御回路１８およびクロックバッファ１２を
構成するＮＡＮＤゲート２０が動作状態とされ、クロッ
ク信号は、クロックバッファ１２を構成するＮＡＮＤゲ
ート２０およびインバータ２４によりバッファリングさ
れ、これに応じて内部クロックＣＫ，ＣＫ＿が生成され
る。
【００２２】なお、内部クロックＣＫ，ＣＫ＿が生成さ
れた後の動作については、図２に示される従来のフリッ
プフロップ５６の場合と同じである。
れた後の動作については、図２に示される従来のフリッ
プフロップ５６の場合と同じである。
【００２３】このように、図示例のフリップフロップ１
０においては、クロックの動作周波数よりも低いデータ
の論理変化によってクロックバッファ１２を動作させる
ようにしたため、消費電力を低減することができる。ま
た、フリップフロップ１０内部の構成を変更したため、
従来のフリップフロップ５６と入力端子および出力端子
に互換性があり、従来のフリップフロップ５６を本発明
に係わるフリップフロップ１０に置換するだけでよく、
例えばゲーティドクロックを適用する場合のように回路
を変更する面倒がないという利点がある。
０においては、クロックの動作周波数よりも低いデータ
の論理変化によってクロックバッファ１２を動作させる
ようにしたため、消費電力を低減することができる。ま
た、フリップフロップ１０内部の構成を変更したため、
従来のフリップフロップ５６と入力端子および出力端子
に互換性があり、従来のフリップフロップ５６を本発明
に係わるフリップフロップ１０に置換するだけでよく、
例えばゲーティドクロックを適用する場合のように回路
を変更する面倒がないという利点がある。
【００２４】以上、本発明の半導体装置について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。例えば、上記実施例に
おいては、本発明の半導体装置において用いられるフリ
ップフロップとして、Ｄ型フリップフロップを一例とし
て挙げたが、本発明は、従来公知のあらゆるフリップフ
ロップに適用可能であることは言うまでもないことであ
る。
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。例えば、上記実施例に
おいては、本発明の半導体装置において用いられるフリ
ップフロップとして、Ｄ型フリップフロップを一例とし
て挙げたが、本発明は、従来公知のあらゆるフリップフ
ロップに適用可能であることは言うまでもないことであ
る。
【００２５】
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、現在保持しているデータと入力データとを比
較し、入力データが、現在保持しているデータと異なる
場合にのみクロックバッファを動作させ、入力データを
保持するように構成したフリップフロップを有するもの
である。従って、本発明の半導体装置においては、クロ
ック信号の動作周波数よりも低い、入力データの論理変
化のタイミングでフリップフロップが動作するため、従
来のフリップフロップと比較して消費電力を大幅に削減
することができる。また、フリップフロップの内部構造
自体を変更したため、従来のフリップフロップに対して
入力端子および出力端子の点で互換性があり、論理ゲー
トの追加や配線の接続の変更等の回路変更の面倒がな
い。すなわち、本発明の半導体装置によれば、単に、従
来のフリップフロップを使用していたところに、本発明
に係わるフリップフロップを使用するだけで、半導体装
置全体の消費電力を削減することができるという利点が
ある。
体装置は、現在保持しているデータと入力データとを比
較し、入力データが、現在保持しているデータと異なる
場合にのみクロックバッファを動作させ、入力データを
保持するように構成したフリップフロップを有するもの
である。従って、本発明の半導体装置においては、クロ
ック信号の動作周波数よりも低い、入力データの論理変
化のタイミングでフリップフロップが動作するため、従
来のフリップフロップと比較して消費電力を大幅に削減
することができる。また、フリップフロップの内部構造
自体を変更したため、従来のフリップフロップに対して
入力端子および出力端子の点で互換性があり、論理ゲー
トの追加や配線の接続の変更等の回路変更の面倒がな
い。すなわち、本発明の半導体装置によれば、単に、従
来のフリップフロップを使用していたところに、本発明
に係わるフリップフロップを使用するだけで、半導体装
置全体の消費電力を削減することができるという利点が
ある。
【図１】 本発明の半導体装置において用いられるフリ
ップフロップの一実施例の構成回路図である。
ップフロップの一実施例の構成回路図である。
【図２】 従来のフリップフロップの一例の構成回路図
である。
である。
【図３】 ゲーティドクロックを適用した従来のフリッ
プフロップの一例の構成回路図である。
プフロップの一例の構成回路図である。
１０，５６，６２ フリップフロップ １２，５８ クロックバッファ １４ 保持回路 １６ 比較回路 １８ 制御回路 ２０ ＮＡＮＤゲート ２２，２４，３８，４０，４６，４８，５２ インバー
タ ２６ クロック入力端子 ２８ データ入力端子 ３０ データ出力端子 ３２ マスターラッチ ３４ スレーブラッチ ３６ クロックドインバータ ４２，４４，５０ トランスファゲート ５４，６１ ＥＸＯＲゲート ６０ ＡＮＤゲート
タ ２６ クロック入力端子 ２８ データ入力端子 ３０ データ出力端子 ３２ マスターラッチ ３４ スレーブラッチ ３６ クロックドインバータ ４２，４４，５０ トランスファゲート ５４，６１ ＥＸＯＲゲート ６０ ＡＮＤゲート
Claims (1)
- 【請求項１】クロック信号をバッファリングし、内部ク
ロック信号を生成するクロックバッファと、このクロッ
クバッファにより生成された内部クロック信号に応じて
入力データを保持し、出力データとして出力する保持回
路とを有するフリップフロップを用いた半導体装置であ
って、 前記フリップフロップは、さらに、現在保持しているデ
ータと前記入力データとを比較する比較回路と、この比
較回路の比較結果が一致のときに、前記クロックバッフ
ァを停止させ、前記比較回路の比較結果が不一致のとき
に、前記クロックバッファを動作させる制御回路とを有
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325082A JPH10163820A (ja) | 1996-12-05 | 1996-12-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325082A JPH10163820A (ja) | 1996-12-05 | 1996-12-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163820A true JPH10163820A (ja) | 1998-06-19 |
Family
ID=18172954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8325082A Withdrawn JPH10163820A (ja) | 1996-12-05 | 1996-12-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163820A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005130493A (ja) * | 2003-10-24 | 2005-05-19 | Samsung Electronics Co Ltd | 入力信号のトランジション区間で安定的に動作するパスゲート回路、これを備えるセルフリフレッシュ回路、及びパスゲート回路の制御方法 |
| JP2006067559A (ja) * | 2004-07-27 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2006287906A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 半導体装置のデータラッチ回路 |
| JP2007013349A (ja) * | 2005-06-29 | 2007-01-18 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2007235501A (ja) * | 2006-03-01 | 2007-09-13 | Nec Corp | フリップフロップ回路及び半導体集積回路 |
| JP2008028930A (ja) * | 2006-07-25 | 2008-02-07 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| JP2014075785A (ja) * | 2012-09-11 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | フリップフロップ回路および半導体装置 |
-
1996
- 1996-12-05 JP JP8325082A patent/JPH10163820A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005130493A (ja) * | 2003-10-24 | 2005-05-19 | Samsung Electronics Co Ltd | 入力信号のトランジション区間で安定的に動作するパスゲート回路、これを備えるセルフリフレッシュ回路、及びパスゲート回路の制御方法 |
| JP2006067559A (ja) * | 2004-07-27 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2006287906A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 半導体装置のデータラッチ回路 |
| JP2007013349A (ja) * | 2005-06-29 | 2007-01-18 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2007235501A (ja) * | 2006-03-01 | 2007-09-13 | Nec Corp | フリップフロップ回路及び半導体集積回路 |
| JP2008028930A (ja) * | 2006-07-25 | 2008-02-07 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| JP2014075785A (ja) * | 2012-09-11 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | フリップフロップ回路および半導体装置 |
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| Date | Code | Title | Description |
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