JPH10163829A - 発振器のノイズ除去回路 - Google Patents
発振器のノイズ除去回路Info
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- JPH10163829A JPH10163829A JP9060714A JP6071497A JPH10163829A JP H10163829 A JPH10163829 A JP H10163829A JP 9060714 A JP9060714 A JP 9060714A JP 6071497 A JP6071497 A JP 6071497A JP H10163829 A JPH10163829 A JP H10163829A
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- 230000000295 complement effect Effects 0.000 claims description 33
- 230000008030 elimination Effects 0.000 claims description 17
- 238000003379 elimination reaction Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000013078 crystal Substances 0.000 description 32
- 238000010586 diagram Methods 0.000 description 29
- 230000010354 integration Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 ＲＣディレイ回路と積分器の役割をするト
ランジスタ及びヒステリシス特性を利用して発振器が出
力した信号のノイズを取り除く回路を提供する。 【解決手段】 発振器９１から出力されたノイズ成分
が含まれた正弦波信号を受信してＲＣ特性及び積分器特
性が向上した方形波信号を出力する方形波発生用インバ
ータ９２と、前記方形波発生用インバータ９２からのノ
イズ成分が含まれた前記方形波信号を受信して、前記受
信された方形波信号に含まれたノイズ成分を取り除くシ
ュミットトリガ回路９３とを有する。
ランジスタ及びヒステリシス特性を利用して発振器が出
力した信号のノイズを取り除く回路を提供する。 【解決手段】 発振器９１から出力されたノイズ成分
が含まれた正弦波信号を受信してＲＣ特性及び積分器特
性が向上した方形波信号を出力する方形波発生用インバ
ータ９２と、前記方形波発生用インバータ９２からのノ
イズ成分が含まれた前記方形波信号を受信して、前記受
信された方形波信号に含まれたノイズ成分を取り除くシ
ュミットトリガ回路９３とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は発振器のノイズ除去
回路に関するものであり、より詳細には積分器及びヒス
テリシス特性を利用して発振器の出力信号のノイズを取
り除く回路に関するものである。
回路に関するものであり、より詳細には積分器及びヒス
テリシス特性を利用して発振器の出力信号のノイズを取
り除く回路に関するものである。
【０００２】
【従来の技術】一般に、マイクロプロセッサ及びマイク
ロ制御装置のような電子製品は、設計時に機能ブロック
間のデータ移動を円滑にするために、システム定義にお
いてステート区分を指定し、各ステート毎に定義してシ
ステム動作を円滑にするようにする。このようなステー
トはそれぞれ排他的に動作するために、システム定義に
おいて必要な多数のステート区分が指定されるが、本発
明に適用可能な水晶発振器はこのようなステートクロッ
ク発生用の信号を発生するのに用いられる。前記水晶発
振器はマイクロプロセッサを駆動するのに必要なステー
トクロック信号を出力するステートクロック発生器に入
力される信号を発生させることに広く用いられている。
ロ制御装置のような電子製品は、設計時に機能ブロック
間のデータ移動を円滑にするために、システム定義にお
いてステート区分を指定し、各ステート毎に定義してシ
ステム動作を円滑にするようにする。このようなステー
トはそれぞれ排他的に動作するために、システム定義に
おいて必要な多数のステート区分が指定されるが、本発
明に適用可能な水晶発振器はこのようなステートクロッ
ク発生用の信号を発生するのに用いられる。前記水晶発
振器はマイクロプロセッサを駆動するのに必要なステー
トクロック信号を出力するステートクロック発生器に入
力される信号を発生させることに広く用いられている。
【０００３】図１は従来の水晶発振器を利用したステー
トクロック信号発生装置１０の構成を示したブロック図
である。図２は水晶発振器回路が正常動作をする場合
に、図１に示した回路の各部分の信号の波形図である。
前記ステートクロック信号発生装置１０は水晶発振器回
路１１及びステートクロック発生器１３で構成される。
トクロック信号発生装置１０の構成を示したブロック図
である。図２は水晶発振器回路が正常動作をする場合
に、図１に示した回路の各部分の信号の波形図である。
前記ステートクロック信号発生装置１０は水晶発振器回
路１１及びステートクロック発生器１３で構成される。
【０００４】前記水晶発振器回路１１は、水晶１１１１
及び水晶入力板１１１２，１１１３からなる振動子１１
１、該振動子の両端に並列接続されたインバータ１１２
１、前記振動子１１１及び前記インバータ１１２１に並
列接続された帰還抵抗１１２２からなる増幅器１１２、
及び前記振動子１１１の両端と接地電位Ｖｓｓとの間に
接続された第１及び第２キャパシタ１１４，１１５とを
有する。
及び水晶入力板１１１２，１１１３からなる振動子１１
１、該振動子の両端に並列接続されたインバータ１１２
１、前記振動子１１１及び前記インバータ１１２１に並
列接続された帰還抵抗１１２２からなる増幅器１１２、
及び前記振動子１１１の両端と接地電位Ｖｓｓとの間に
接続された第１及び第２キャパシタ１１４，１１５とを
有する。
【０００５】電源（図示せず）からの電源電圧が水晶発
振器回路１１の振動子１１１に印加されると、前記振動
子１１１は所定のレベルを有する正弦波信号を発振して
第１ノードＮ１１に出力し、このように出力された信号
は増幅器１１２で増幅されて第２ノードＮ１２に出力さ
れる。前記第２ノードＮ１２に出力される増幅された正
弦波信号は図２のＡのような波形を有する。
振器回路１１の振動子１１１に印加されると、前記振動
子１１１は所定のレベルを有する正弦波信号を発振して
第１ノードＮ１１に出力し、このように出力された信号
は増幅器１１２で増幅されて第２ノードＮ１２に出力さ
れる。前記第２ノードＮ１２に出力される増幅された正
弦波信号は図２のＡのような波形を有する。
【０００６】前記ステートクロック発生器１３は、前記
のように増幅された信号を入力されてマイコンが正常に
動作するのに必要な各種のステートクロック信号を発生
する。前記ステートクロック発生器１３が発生するステ
ートクロック信号の例として図２のＣないしＥに示した
波形を挙げることができる。
のように増幅された信号を入力されてマイコンが正常に
動作するのに必要な各種のステートクロック信号を発生
する。前記ステートクロック発生器１３が発生するステ
ートクロック信号の例として図２のＣないしＥに示した
波形を挙げることができる。
【０００７】従来のステートクロック信号発生装置１０
では、前記水晶発振器回路１１が周辺に影響されず正常
動作をする場合には、図２のＡに示したように、ノイズ
が含まれていない正弦波信号を発振し、ステートクロッ
ク発生器１３を通して所望のステートクロック信号を発
生してマイクロプロセッサの内部に提供する。図２のＦ
は水晶発振器回路がノイズ成分を有する信号を発生する
場合の、図１に示した水晶発振器回路１１の出力波形図
である。ところが、図２のＦのようなノイズが含まれた
前記水晶発振器回路１１の出力発振信号が前記ステート
クロック信号発生用として用いられると、マイクロプロ
セッサの内部のステートクロック発生に致命的な影響を
与える。すなわち、マイクロプロセッサが正常に動作で
きなくなるという問題点がある。
では、前記水晶発振器回路１１が周辺に影響されず正常
動作をする場合には、図２のＡに示したように、ノイズ
が含まれていない正弦波信号を発振し、ステートクロッ
ク発生器１３を通して所望のステートクロック信号を発
生してマイクロプロセッサの内部に提供する。図２のＦ
は水晶発振器回路がノイズ成分を有する信号を発生する
場合の、図１に示した水晶発振器回路１１の出力波形図
である。ところが、図２のＦのようなノイズが含まれた
前記水晶発振器回路１１の出力発振信号が前記ステート
クロック信号発生用として用いられると、マイクロプロ
セッサの内部のステートクロック発生に致命的な影響を
与える。すなわち、マイクロプロセッサが正常に動作で
きなくなるという問題点がある。
【０００８】発振器のノイズ除去回路の例が、John M.
Jorgensenによる米国特許第３，９８４，７０３号
（１９７６年１０月５日付与）に開示されている。前記
米国特許第３，９８４，７０３号は、ヒステリシスを有
する伝達特性を得るためのＣＭＯＳシュミットトリガ回
路に関するものである。
Jorgensenによる米国特許第３，９８４，７０３号
（１９７６年１０月５日付与）に開示されている。前記
米国特許第３，９８４，７０３号は、ヒステリシスを有
する伝達特性を得るためのＣＭＯＳシュミットトリガ回
路に関するものである。
【０００９】前記シュミットトリガ回路の入力はスタッ
クされた多数のＭＯＳトランジスタのゲートに並列に供
給される。前記スタックされたトランジスタは、出力ヒ
ステリシス信号が誘導される出力ノードとを形成するよ
うに、各ソース及びドレイン電極が電源と直列に、かつ
ｎチャネルトランジスタのドレイン電極が隣接するｐチ
ャネルトランジスタのドレイン電極と連結されるように
接続されている。上位及び下位トリップポイント基準電
圧はｐ及びｎチャネルトランジスタを形成する前記出力
ノードの各ソース電極に形成される。少なくとも１つ以
上のトリップポイント基準電圧は出力の状態（例えば出
力がハイかローか）の関数として各ソース電極へのゲー
ト信号として供給されている。出力信号は前記装置の伝
達特性変化による上位及び下位トリップポイントを誘導
するために、前記形成されたトリップポイント基準電圧
とそのスタックにおいて比較される。出力ヒステリシス
信号は反転され、反転された出力信号の一部は第２イン
バータを経由し出力ノードにフィードバックされて前記
出力信号が安定化されるようにする。ところが、前記米
国特許第３，９８４，７０３号はヒステリシスの伝達特
性を有するが、発振器の発振信号に含まれたノイズを取
り除くことができない。
クされた多数のＭＯＳトランジスタのゲートに並列に供
給される。前記スタックされたトランジスタは、出力ヒ
ステリシス信号が誘導される出力ノードとを形成するよ
うに、各ソース及びドレイン電極が電源と直列に、かつ
ｎチャネルトランジスタのドレイン電極が隣接するｐチ
ャネルトランジスタのドレイン電極と連結されるように
接続されている。上位及び下位トリップポイント基準電
圧はｐ及びｎチャネルトランジスタを形成する前記出力
ノードの各ソース電極に形成される。少なくとも１つ以
上のトリップポイント基準電圧は出力の状態（例えば出
力がハイかローか）の関数として各ソース電極へのゲー
ト信号として供給されている。出力信号は前記装置の伝
達特性変化による上位及び下位トリップポイントを誘導
するために、前記形成されたトリップポイント基準電圧
とそのスタックにおいて比較される。出力ヒステリシス
信号は反転され、反転された出力信号の一部は第２イン
バータを経由し出力ノードにフィードバックされて前記
出力信号が安定化されるようにする。ところが、前記米
国特許第３，９８４，７０３号はヒステリシスの伝達特
性を有するが、発振器の発振信号に含まれたノイズを取
り除くことができない。
【００１０】
【発明が解決しようとする課題】本発明は以上のような
従来技術の問題点を解決するためのものであり、本発明
の技術的課題は、発振器から出力された信号に、プリン
ト回路基板のノイズ、電磁気干渉波(electromagnetic
interference：ＥＭＩ）、他の素子のスイッチングノイ
ズなど他の設定上の影響に含まれたノイズを取り除いて
集積回路の信頼性を向上させるための回路を提供するこ
とにある。
従来技術の問題点を解決するためのものであり、本発明
の技術的課題は、発振器から出力された信号に、プリン
ト回路基板のノイズ、電磁気干渉波(electromagnetic
interference：ＥＭＩ）、他の素子のスイッチングノイ
ズなど他の設定上の影響に含まれたノイズを取り除いて
集積回路の信頼性を向上させるための回路を提供するこ
とにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明は、発振器のノイズ除去回路であって、前記発
振器から出力されたノイズ成分が含まれた正弦波信号を
受信してＲＣ特性及び積分器特性が向上した方形波信号
を出力する方形波発生用インバータと、前記方形波発生
用インバータからのノイズ成分が含まれた前記方形波信
号を受信して、前記受信された方形波信号に含まれたノ
イズ成分を取り除くシュミットトリガ回路とを有するこ
とを特徴とする発振器のノイズ除去回路を提供する。
の本発明は、発振器のノイズ除去回路であって、前記発
振器から出力されたノイズ成分が含まれた正弦波信号を
受信してＲＣ特性及び積分器特性が向上した方形波信号
を出力する方形波発生用インバータと、前記方形波発生
用インバータからのノイズ成分が含まれた前記方形波信
号を受信して、前記受信された方形波信号に含まれたノ
イズ成分を取り除くシュミットトリガ回路とを有するこ
とを特徴とする発振器のノイズ除去回路を提供する。
【００１２】さらに、本発明は、発振器のノイズ除去回
路であって、発振器から出力されたノイズ成分が含まれ
た正弦波信号を受信してＲＣ特性及び積分器特性が向上
した方形波信号を発生する方形波発生用インバータと、
前記方形波発生用インバータからのノイズ成分が含まれ
た前記方形波信号を受信して、前記受信された方形波信
号に含まれたノイズ成分の一部を取り除く第１シュミッ
トトリガ回路と、前記第１シュミットトリガ回路からの
ノイズ成分の一部が取り除かれた前記方形波信号を受信
して、受信されたノイズ成分の一部が取り除かれた前記
方形波信号に含まれたノイズ成分を取り除く第２シュミ
ットトリガ回路とを有することを特徴とする発振器のノ
イズ除去回路を提供する。
路であって、発振器から出力されたノイズ成分が含まれ
た正弦波信号を受信してＲＣ特性及び積分器特性が向上
した方形波信号を発生する方形波発生用インバータと、
前記方形波発生用インバータからのノイズ成分が含まれ
た前記方形波信号を受信して、前記受信された方形波信
号に含まれたノイズ成分の一部を取り除く第１シュミッ
トトリガ回路と、前記第１シュミットトリガ回路からの
ノイズ成分の一部が取り除かれた前記方形波信号を受信
して、受信されたノイズ成分の一部が取り除かれた前記
方形波信号に含まれたノイズ成分を取り除く第２シュミ
ットトリガ回路とを有することを特徴とする発振器のノ
イズ除去回路を提供する。
【００１３】さらに、本発明は、発振器のノイズ除去回
路であって、前記発振器により出力されたノイズ成分が
含まれた正弦波信号を受信して前記方形波信号のデュー
ティを調整してデューティ調整済み方形波信号を出力す
るデューティ調整可能な方形波発生用バッファと、前記
デューティ調整可能な方形波発生用バッファから出力さ
れた前記ノイズ成分が含まれた前記デューティ調整済み
方形波信号を受信して、受信された前記デューティ調整
済み方形波信号に含まれたノイズ成分を取り除くシュミ
ットトリガ回路とを有することを特徴とする発振器のノ
イズ除去回路を提供する。
路であって、前記発振器により出力されたノイズ成分が
含まれた正弦波信号を受信して前記方形波信号のデュー
ティを調整してデューティ調整済み方形波信号を出力す
るデューティ調整可能な方形波発生用バッファと、前記
デューティ調整可能な方形波発生用バッファから出力さ
れた前記ノイズ成分が含まれた前記デューティ調整済み
方形波信号を受信して、受信された前記デューティ調整
済み方形波信号に含まれたノイズ成分を取り除くシュミ
ットトリガ回路とを有することを特徴とする発振器のノ
イズ除去回路を提供する。
【００１４】このような構成を有する本発明において、
方形波発生用のインバータは、水晶発振器回路から発振
されたノイズを含んだ正弦波信号を受信してＲＣ特性及
び積分器特性が向上した方形波信号を発生する。シュミ
ットトリガ回路は、方形波発生用のインバータからのノ
イズを含んだ方形波信号を受信してこの受信された方形
波信号に含まれたノイズ成分を取り除く。
方形波発生用のインバータは、水晶発振器回路から発振
されたノイズを含んだ正弦波信号を受信してＲＣ特性及
び積分器特性が向上した方形波信号を発生する。シュミ
ットトリガ回路は、方形波発生用のインバータからのノ
イズを含んだ方形波信号を受信してこの受信された方形
波信号に含まれたノイズ成分を取り除く。
【００１５】以上のような本発明の目的と他の特徴及び
長所などは次に参照する本発明のいくつかの好適な実施
例に対する以下の説明から明確になるであろう。
長所などは次に参照する本発明のいくつかの好適な実施
例に対する以下の説明から明確になるであろう。
【００１６】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。図３は一般的なインバータ３０の回
路図である。前記インバータ３０は入力信号ＩＮの電圧
レベルを反転して反転された信号ＯＵＴを出力する。図
４は図３に示したインバータ３０の入出力特性を示す。
図４に示したように、出力レベルは前記入力電圧のロー
またはハイレベルに応じてそれぞれハイまたはローであ
る。前記インバータ３０が相補型ＭＯＳ（complementar
y metal oxide semiconductor；以下、ＣＭＯＳとい
う）装置で構成される場合には、前記ＣＭＯＳ装置はタ
ーンオンまたはターンオフするためにＶＤＤ／２の閾電
圧ＶＴＨを持つように設計される。ＶＤＤは前記ＣＭＯ
Ｓ装置に印加される電源電圧を示す。閾電圧ＶＴＨは前
記入力電圧のマージンを増加させるためにＶＤＤ／２に
することが望ましい。
て詳細に説明する。図３は一般的なインバータ３０の回
路図である。前記インバータ３０は入力信号ＩＮの電圧
レベルを反転して反転された信号ＯＵＴを出力する。図
４は図３に示したインバータ３０の入出力特性を示す。
図４に示したように、出力レベルは前記入力電圧のロー
またはハイレベルに応じてそれぞれハイまたはローであ
る。前記インバータ３０が相補型ＭＯＳ（complementar
y metal oxide semiconductor；以下、ＣＭＯＳとい
う）装置で構成される場合には、前記ＣＭＯＳ装置はタ
ーンオンまたはターンオフするためにＶＤＤ／２の閾電
圧ＶＴＨを持つように設計される。ＶＤＤは前記ＣＭＯ
Ｓ装置に印加される電源電圧を示す。閾電圧ＶＴＨは前
記入力電圧のマージンを増加させるためにＶＤＤ／２に
することが望ましい。
【００１７】以下の説明において、前記ＣＭＯＳインバ
ータの閾電圧ＶＴＨがＶＤＤ／２であると仮定する。図
４に示したように、各インバータは入力及び出力電圧に
対してヒステリシス曲線を有しない。従って、入力され
る電源電圧がそれぞれ上昇または下降する間に、電源電
圧が前記閾電圧ＶＴＨに達した時に、出力される電源電
圧はハイからローに、またはローからハイに変わる。
ータの閾電圧ＶＴＨがＶＤＤ／２であると仮定する。図
４に示したように、各インバータは入力及び出力電圧に
対してヒステリシス曲線を有しない。従って、入力され
る電源電圧がそれぞれ上昇または下降する間に、電源電
圧が前記閾電圧ＶＴＨに達した時に、出力される電源電
圧はハイからローに、またはローからハイに変わる。
【００１８】図５は本発明に適用できる入出力伝達特性
にヒステリシス特性を有するシュミットトリガ回路５０
の構成を示す。前記シュミットトリガ回路５０は、直列
接続された第１及び第２インバータ５１，５２、及び第
１及び第２インバータ５１，５２に並列接続されたフィ
ードバック用の抵抗Ｒｆで構成され、正弦波信号を受信
して方形波信号を出力する。
にヒステリシス特性を有するシュミットトリガ回路５０
の構成を示す。前記シュミットトリガ回路５０は、直列
接続された第１及び第２インバータ５１，５２、及び第
１及び第２インバータ５１，５２に並列接続されたフィ
ードバック用の抵抗Ｒｆで構成され、正弦波信号を受信
して方形波信号を出力する。
【００１９】前記シュミットトリガ回路５０は、第１接
続点Ｎ５１と入力端子ＩＮとの間に接続された入力抵抗
ＲＳを更に含む。前記接続点Ｎ５１は前記入力抵抗ＲＳ
と第１インバータ５１の入力端を接続する。前記入力抵
抗ＲＳは前記入力端子ＩＮに接続された信号ソース（図
示せず）の出力インピーダンスを含む。
続点Ｎ５１と入力端子ＩＮとの間に接続された入力抵抗
ＲＳを更に含む。前記接続点Ｎ５１は前記入力抵抗ＲＳ
と第１インバータ５１の入力端を接続する。前記入力抵
抗ＲＳは前記入力端子ＩＮに接続された信号ソース（図
示せず）の出力インピーダンスを含む。
【００２０】図６は図５に示した第１及び第２インバー
タの一例として示した第１及び第２ＣＭＯＳインバータ
５１，５２の構成を示した回路図である。前記第１及び
第２ＣＭＯＳインバータ５１，５２が直列接続されてい
るために、第１ＣＭＯＳインバータ５１の第１接続点Ｎ
５１における電圧位相は第２ＣＭＯＳインバータ５２の
出力端と前記出力端子ＯＵＴとの間の第２接続点Ｎ５２
における電圧位相と同一である。前記第１及び第２連結
接続Ｎ５１，Ｎ５２における両電圧が０ボルトの場合に
は、前記第１ＣＭＯＳインバータ５１と前記第２ＣＭＯ
Ｓインバータ５２との間の第３接続点Ｎ５３における電
圧は前記電源電圧ＶＤＤと同様である。これと反対に、
前記第１及び第２接続点トＮ５１，Ｎ５２における両電
圧が電源電圧ＶＤＤと同様の場合には、前記第１ＣＭＯ
Ｓインバータ５１と前記第２ＣＭＯＳインバータ５２と
の間の第３接続点Ｎ５３における電圧は０ボルトであ
る。
タの一例として示した第１及び第２ＣＭＯＳインバータ
５１，５２の構成を示した回路図である。前記第１及び
第２ＣＭＯＳインバータ５１，５２が直列接続されてい
るために、第１ＣＭＯＳインバータ５１の第１接続点Ｎ
５１における電圧位相は第２ＣＭＯＳインバータ５２の
出力端と前記出力端子ＯＵＴとの間の第２接続点Ｎ５２
における電圧位相と同一である。前記第１及び第２連結
接続Ｎ５１，Ｎ５２における両電圧が０ボルトの場合に
は、前記第１ＣＭＯＳインバータ５１と前記第２ＣＭＯ
Ｓインバータ５２との間の第３接続点Ｎ５３における電
圧は前記電源電圧ＶＤＤと同様である。これと反対に、
前記第１及び第２接続点トＮ５１，Ｎ５２における両電
圧が電源電圧ＶＤＤと同様の場合には、前記第１ＣＭＯ
Ｓインバータ５１と前記第２ＣＭＯＳインバータ５２と
の間の第３接続点Ｎ５３における電圧は０ボルトであ
る。
【００２１】図７は受動素子で示した図６のシュミット
トリガ回路５０の等価回路図である。前記第１ＣＭＯＳ
インバータ５１または第２ＣＭＯＳインバータ５２の入
力抵抗は無限大（∞）と見なすことができ、第２ＣＭＯ
Ｓインバータ５２の出力抵抗が第２ＣＭＯＳインバータ
５２の出力側でＰチャネルまたはＮチャネル電界効果ト
ランジスタ（field-effect transistor；以下、ＦＥＴ
という）の抵抗に等しい等価抵抗Ｒｔである。前記等価
回路６０は入力抵抗Ｒｓ、直列連結されたフィードバッ
ク用の抵抗Ｒｆ及び等価抵抗Ｒｔからなる。
トリガ回路５０の等価回路図である。前記第１ＣＭＯＳ
インバータ５１または第２ＣＭＯＳインバータ５２の入
力抵抗は無限大（∞）と見なすことができ、第２ＣＭＯ
Ｓインバータ５２の出力抵抗が第２ＣＭＯＳインバータ
５２の出力側でＰチャネルまたはＮチャネル電界効果ト
ランジスタ（field-effect transistor；以下、ＦＥＴ
という）の抵抗に等しい等価抵抗Ｒｔである。前記等価
回路６０は入力抵抗Ｒｓ、直列連結されたフィードバッ
ク用の抵抗Ｒｆ及び等価抵抗Ｒｔからなる。
【００２２】前記シュミットトリガ回路５０の動作にお
いて、入力電圧が０ボルトから電源電圧ＶＤＤに大きく
なる間に入力電圧が高臨界電圧ＶＵＴに達する時に、第
１ＣＭＯＳインバータ５１の第１接続点Ｎ５１における
電圧がＶＤＤ／２に達する。それで、第１ＣＭＯＳイン
バータ５１の出力電圧がＶＤＤから０ボルトに変わり、
第２ＣＭＯＳインバータ５２の出力電圧が０ボルトから
ＶＤＤに変わる。第３接続点Ｎ５３における電圧変化は
入力電圧により説明される。前記電圧ＶＵＴは高臨界電
圧を示す。入力抵抗Ｒｓを通して流れる電流をｉと仮定
すると、下記の式（１）が得られる。 ＶＵＴ−ＶＤＤ／２＝ｉ・Ｒｓ （１）
いて、入力電圧が０ボルトから電源電圧ＶＤＤに大きく
なる間に入力電圧が高臨界電圧ＶＵＴに達する時に、第
１ＣＭＯＳインバータ５１の第１接続点Ｎ５１における
電圧がＶＤＤ／２に達する。それで、第１ＣＭＯＳイン
バータ５１の出力電圧がＶＤＤから０ボルトに変わり、
第２ＣＭＯＳインバータ５２の出力電圧が０ボルトから
ＶＤＤに変わる。第３接続点Ｎ５３における電圧変化は
入力電圧により説明される。前記電圧ＶＵＴは高臨界電
圧を示す。入力抵抗Ｒｓを通して流れる電流をｉと仮定
すると、下記の式（１）が得られる。 ＶＵＴ−ＶＤＤ／２＝ｉ・Ｒｓ （１）
【００２３】フィードバック用の抵抗Ｒｆが等価抵抗Ｒ
ｔより非常に大きいために等価抵抗Ｒｔは無視されても
よい。従って、下記式（２）が得られる。 ＶＤＤ／２＝ｉ・Ｒｆ （２）
ｔより非常に大きいために等価抵抗Ｒｔは無視されても
よい。従って、下記式（２）が得られる。 ＶＤＤ／２＝ｉ・Ｒｆ （２）
【００２４】前記式（１）及び（２）により、前記高臨
界電圧ＶＵＴは下記式（３）で表現できる。 ＶＵＴ＝ＶＤＤ／２・（Ｒｆ ＋Ｒｓ）／Ｒｆ （３）
界電圧ＶＵＴは下記式（３）で表現できる。 ＶＵＴ＝ＶＤＤ／２・（Ｒｆ ＋Ｒｓ）／Ｒｆ （３）
【００２５】これと反対に、入力電圧がＶＤＤから０ボ
ルトに減少する間に、入力電圧が低臨界電圧ＶＬＴに達
した時に、第１ＣＭＯＳインバータ５１の第１接続点Ｎ
５１における電圧がＶＤＤ／２に達する。それで、第１
ＣＭＯＳインバータ５１の出力電圧が０ボルトからＶＤ
Ｄに変わり、第２ＣＭＯＳインバータ５２の出力電圧が
ＶＤＤから０ボルトに変わる。前記電圧ＶＬＴは低臨界
電圧である。前記出力電圧が前記入力電圧より高いの
で、電流ｉは出力端子ＯＵＴから入力端子ＩＮに流れ
る。従って、下記式（４）が得られる。 ＶＤＤ／２−ＶＬＴ＝ｉ・Ｒｓ （４）
ルトに減少する間に、入力電圧が低臨界電圧ＶＬＴに達
した時に、第１ＣＭＯＳインバータ５１の第１接続点Ｎ
５１における電圧がＶＤＤ／２に達する。それで、第１
ＣＭＯＳインバータ５１の出力電圧が０ボルトからＶＤ
Ｄに変わり、第２ＣＭＯＳインバータ５２の出力電圧が
ＶＤＤから０ボルトに変わる。前記電圧ＶＬＴは低臨界
電圧である。前記出力電圧が前記入力電圧より高いの
で、電流ｉは出力端子ＯＵＴから入力端子ＩＮに流れ
る。従って、下記式（４）が得られる。 ＶＤＤ／２−ＶＬＴ＝ｉ・Ｒｓ （４）
【００２６】前記式（２）及び式（４）から、前記低臨
界電圧ＶＬＴは下記式（５）で表現できる。 ＶＬＴ＝ＶＤＤ／２・（Ｒｆ −Ｒｓ）／Ｒｆ （５）
界電圧ＶＬＴは下記式（５）で表現できる。 ＶＬＴ＝ＶＤＤ／２・（Ｒｆ −Ｒｓ）／Ｒｆ （５）
【００２７】結果的に、高臨界電圧ＶＵＴは低臨界電圧
ＶＬＴとは異なる値である。従って、図５のシュミット
トリガ回路５０でＣＭＯＳインバータは入力及び出力電
圧についてヒステリシス曲線を有する。図８は図７に示
したシュミットトリガ回路５０の等価回路６０の入出力
特性を示したグラフである。図８において、高臨界電圧
と低臨界電圧との間の差はシュミット幅（またはヒステ
リシス）ＶＨとして引用される。前記式（３）及び
（４）によると、前記シュミット幅ＶＨは下記式（６）
で表現できる。 ＶＨ＝ＶＵＴ−ＶＬＴ＝Ｒｓ／Ｒｆ・ＶＤＤ／２ （６） 前記式（６）から分かるように、ヒステリシスＶＨは入
力抵抗Ｒｓに依存する。前述したように、前記入力抵抗
Ｒｓは入力と信号ソースとの間のインピーダンスを含
む。
ＶＬＴとは異なる値である。従って、図５のシュミット
トリガ回路５０でＣＭＯＳインバータは入力及び出力電
圧についてヒステリシス曲線を有する。図８は図７に示
したシュミットトリガ回路５０の等価回路６０の入出力
特性を示したグラフである。図８において、高臨界電圧
と低臨界電圧との間の差はシュミット幅（またはヒステ
リシス）ＶＨとして引用される。前記式（３）及び
（４）によると、前記シュミット幅ＶＨは下記式（６）
で表現できる。 ＶＨ＝ＶＵＴ−ＶＬＴ＝Ｒｓ／Ｒｆ・ＶＤＤ／２ （６） 前記式（６）から分かるように、ヒステリシスＶＨは入
力抵抗Ｒｓに依存する。前述したように、前記入力抵抗
Ｒｓは入力と信号ソースとの間のインピーダンスを含
む。
【００２８】図９は本発明の第１実施例による水晶発振
器のノイズ除去回路９０の構成を説明する回路図であ
る。本発明の第１実施例による水晶発振器のノイズ除去
回路９０は方形波発生用のインバータ９２及びシュミッ
トトリガ回路９３を含む。方形波発生用のインバータ９
２は、水晶発振器９１から発振されたノイズを含んだ正
弦波信号を受信してＲＣ特性及び積分器特性が向上した
方形波信号を発生する。シュミットトリガ回路９３は、
前記方形波発生用のインバータ９２からの前記ノイズを
含んだ方形波信号を受信して前記受信された方形波信号
に含まれたノイズ成分を取り除く。
器のノイズ除去回路９０の構成を説明する回路図であ
る。本発明の第１実施例による水晶発振器のノイズ除去
回路９０は方形波発生用のインバータ９２及びシュミッ
トトリガ回路９３を含む。方形波発生用のインバータ９
２は、水晶発振器９１から発振されたノイズを含んだ正
弦波信号を受信してＲＣ特性及び積分器特性が向上した
方形波信号を発生する。シュミットトリガ回路９３は、
前記方形波発生用のインバータ９２からの前記ノイズを
含んだ方形波信号を受信して前記受信された方形波信号
に含まれたノイズ成分を取り除く。
【００２９】前記シュミットトリガ回路９３は、前記方
形波発生用のインバータ９２からの前記ノイズ成分の含
まれた方形波信号を反転する第１ＭＯＳインバータ９３
１、前記第１ＭＯＳインバータ９３１の出力端子に接続
されて前記第１ＭＯＳインバータ９３１からの前記反転
された方形波信号を反転する第２ＭＯＳインバータ９３
２、及び入力端子が前記第２ＭＯＳインバータ９３２の
出力端子に接続され、出力端子が前記第２ＭＯＳインバ
ータ９３２の入力端子に接続されて前記第２ＭＯＳイン
バータ９３２からの前記第２反転された方形波信号を前
記第２ＭＯＳインバータ９３２の入力端子にフィードバ
ックするフィードバックインバータ９３３を含む。
形波発生用のインバータ９２からの前記ノイズ成分の含
まれた方形波信号を反転する第１ＭＯＳインバータ９３
１、前記第１ＭＯＳインバータ９３１の出力端子に接続
されて前記第１ＭＯＳインバータ９３１からの前記反転
された方形波信号を反転する第２ＭＯＳインバータ９３
２、及び入力端子が前記第２ＭＯＳインバータ９３２の
出力端子に接続され、出力端子が前記第２ＭＯＳインバ
ータ９３２の入力端子に接続されて前記第２ＭＯＳイン
バータ９３２からの前記第２反転された方形波信号を前
記第２ＭＯＳインバータ９３２の入力端子にフィードバ
ックするフィードバックインバータ９３３を含む。
【００３０】図１０は図９に示したノイズ除去回路９０
の一例を示した詳細回路図である。前記方形波発生用の
インバータ９２は、ＰＭＯＳ型トランジスタ１０１１及
びＮＭＯＳ型トランジスタ１０１２で構成され、前記水
晶発振器９１から発振されたノイズを含んだ前記正弦波
信号を反転して反転された方形波信号を出力するＣＭＯ
Ｓインバータ１０１からなる。前記第１ＭＯＳインバー
タ９３１は、ＰＭＯＳ型トランジスタ１０２１及びＮＭ
ＯＳ型トランジスタ１０２２で構成された第１ＣＭＯＳ
インバータ１０２からなる。前記第２ＭＯＳインバータ
９３２は、ＰＭＯＳ型トランジスタ１０３１及びＮＭＯ
Ｓ型トランジスタ１０３２で構成された第２ＣＭＯＳイ
ンバータ１０３からなる。前記フィードバックインバー
タ９３３は、ＰＭＯＳ型トランジスタ１０４１及びＮＭ
ＯＳ型トランジスタ１０４２で構成された第３ＣＭＯＳ
インバータ１０４からなる。
の一例を示した詳細回路図である。前記方形波発生用の
インバータ９２は、ＰＭＯＳ型トランジスタ１０１１及
びＮＭＯＳ型トランジスタ１０１２で構成され、前記水
晶発振器９１から発振されたノイズを含んだ前記正弦波
信号を反転して反転された方形波信号を出力するＣＭＯ
Ｓインバータ１０１からなる。前記第１ＭＯＳインバー
タ９３１は、ＰＭＯＳ型トランジスタ１０２１及びＮＭ
ＯＳ型トランジスタ１０２２で構成された第１ＣＭＯＳ
インバータ１０２からなる。前記第２ＭＯＳインバータ
９３２は、ＰＭＯＳ型トランジスタ１０３１及びＮＭＯ
Ｓ型トランジスタ１０３２で構成された第２ＣＭＯＳイ
ンバータ１０３からなる。前記フィードバックインバー
タ９３３は、ＰＭＯＳ型トランジスタ１０４１及びＮＭ
ＯＳ型トランジスタ１０４２で構成された第３ＣＭＯＳ
インバータ１０４からなる。
【００３１】図１０に示すように、前記一般的なＣＭＯ
Ｓインバータの抵抗に比べて大きい抵抗を有するよう
に、ＰＭＯＳ型トランジスタ及びＮＭＯＳトランジスタ
におけるチャネル長及びチャネル幅に対して前記チャネ
ル長さが長く設計される。前記第３相補型ＭＯＳインバ
ータ１０４の抵抗と、前記第１相補型ＭＯＳインバータ
１０２の抵抗との比において、前記第３相補型ＭＯＳイ
ンバータ１０４の抵抗が前記第１相補型ＭＯＳインバー
タ１０２の抵抗より大きく設計されることが、前記シュ
ミットトリガ回路９３がヒステリシス特性を有するのに
適する。前記第３相補型ＭＯＳインバータ１０４の抵抗
と前記第１相補型ＭＯＳインバータ１０２の抵抗との比
が１対５であることが望ましい。
Ｓインバータの抵抗に比べて大きい抵抗を有するよう
に、ＰＭＯＳ型トランジスタ及びＮＭＯＳトランジスタ
におけるチャネル長及びチャネル幅に対して前記チャネ
ル長さが長く設計される。前記第３相補型ＭＯＳインバ
ータ１０４の抵抗と、前記第１相補型ＭＯＳインバータ
１０２の抵抗との比において、前記第３相補型ＭＯＳイ
ンバータ１０４の抵抗が前記第１相補型ＭＯＳインバー
タ１０２の抵抗より大きく設計されることが、前記シュ
ミットトリガ回路９３がヒステリシス特性を有するのに
適する。前記第３相補型ＭＯＳインバータ１０４の抵抗
と前記第１相補型ＭＯＳインバータ１０２の抵抗との比
が１対５であることが望ましい。
【００３２】以下、前記のように構成された本発明の第
１実施例による水晶発振器のノイズ除去回路の動作を添
付図面に基づいて説明する。電源（図示せず）からの電
源電圧を水晶発振器回路９１に印加すると、水晶発振器
回路９１は温度など周辺の影響を受けると、図１１のＡ
のようなノイズ成分が含まれた正弦波信号を発振する
（ノードＮ９１）。
１実施例による水晶発振器のノイズ除去回路の動作を添
付図面に基づいて説明する。電源（図示せず）からの電
源電圧を水晶発振器回路９１に印加すると、水晶発振器
回路９１は温度など周辺の影響を受けると、図１１のＡ
のようなノイズ成分が含まれた正弦波信号を発振する
（ノードＮ９１）。
【００３３】水晶発振器回路９１から発振されたノイズ
を含んだ正弦波信号が、ＣＭＯＳインバータ１０１の入
力端子、すなわちＰＭＯＳ型トランジスタ１０１１及び
ＮＭＯＳ型トランジスタ１０１２の各ゲート電極に入力
されると、前記入力されたノイズを含んだ正弦波信号が
ローレベルの場合、ＮＭＯＳ型トランジスタ１０１２は
ターンオフされ、ＰＭＯＳ型トランジスタ１０１１がタ
ーンオンされて、出力端子、すなわちノードＮ９２がハ
イレベルとなる。
を含んだ正弦波信号が、ＣＭＯＳインバータ１０１の入
力端子、すなわちＰＭＯＳ型トランジスタ１０１１及び
ＮＭＯＳ型トランジスタ１０１２の各ゲート電極に入力
されると、前記入力されたノイズを含んだ正弦波信号が
ローレベルの場合、ＮＭＯＳ型トランジスタ１０１２は
ターンオフされ、ＰＭＯＳ型トランジスタ１０１１がタ
ーンオンされて、出力端子、すなわちノードＮ９２がハ
イレベルとなる。
【００３４】一方、前記ノイズを含んだ正弦波信号がハ
イレベルの場合、前記ＰＭＯＳ型トランジスタ１０１１
はターンオフされ、前記ＮＭＯＳ型トランジスタ１０１
２がターンオンされて、出力端子、すなわちノードＮ９
２がローレベルとなる。例えば、図１１のＡに示すよう
に、水晶発振器９１により発振されたノイズを含んだ正
弦波信号がローレベルであるｔ０〜ｔ１及びｔ５〜ｔ９
時間の場合、ＰＭＯＳ型トランジスタ１０１１がターン
オンされて、出力端子、すなわちノードＮ９２が、図１
１のＢに示すようにハイレベルとなる。他方、前記ノイ
ズを含んだ正弦波信号がｔ１〜ｔ５及びｔ９〜ｔ１２時
間の場合、ＮＭＯＳ型トランジスタ１０１２がターンオ
フされて、出力端子、すなわちノードＮ９２がローレベ
ルとなる。
イレベルの場合、前記ＰＭＯＳ型トランジスタ１０１１
はターンオフされ、前記ＮＭＯＳ型トランジスタ１０１
２がターンオンされて、出力端子、すなわちノードＮ９
２がローレベルとなる。例えば、図１１のＡに示すよう
に、水晶発振器９１により発振されたノイズを含んだ正
弦波信号がローレベルであるｔ０〜ｔ１及びｔ５〜ｔ９
時間の場合、ＰＭＯＳ型トランジスタ１０１１がターン
オンされて、出力端子、すなわちノードＮ９２が、図１
１のＢに示すようにハイレベルとなる。他方、前記ノイ
ズを含んだ正弦波信号がｔ１〜ｔ５及びｔ９〜ｔ１２時
間の場合、ＮＭＯＳ型トランジスタ１０１２がターンオ
フされて、出力端子、すなわちノードＮ９２がローレベ
ルとなる。
【００３５】その後、前記ＣＭＯＳインバータ１０１か
ら前記ノイズを含んだ方形波信号が、シュミットトリガ
回路９３の第１ＣＭＯＳインバータ１０２のＰＭＯＳ型
トランジスタ１０２１及びＮＭＯＳ型トランジスタ１０
２２のゲート電極にそれぞれ入力されると、前記ノイズ
成分が含まれた方形波信号がローレベルの場合に、ＮＭ
ＯＳ型トランジスタ１０２２はターンオフされ、ＰＭＯ
Ｓ型トランジスタ１０２１がターンオンされて、出力端
子、すなわちノードＮ９３が、図１１のＣに示したよう
に、ハイレベルとなる。一方、前記ノイズを含んだ方形
波信号がハイレベルの場合に、前記ＰＭＯＳ型トランジ
スタ１０２１はターンオフされ、前記ＮＭＯＳ型トラン
ジスタ１０２２がターンオンされて、出力端子、すなわ
ちＮ９３がローレベルとなる。
ら前記ノイズを含んだ方形波信号が、シュミットトリガ
回路９３の第１ＣＭＯＳインバータ１０２のＰＭＯＳ型
トランジスタ１０２１及びＮＭＯＳ型トランジスタ１０
２２のゲート電極にそれぞれ入力されると、前記ノイズ
成分が含まれた方形波信号がローレベルの場合に、ＮＭ
ＯＳ型トランジスタ１０２２はターンオフされ、ＰＭＯ
Ｓ型トランジスタ１０２１がターンオンされて、出力端
子、すなわちノードＮ９３が、図１１のＣに示したよう
に、ハイレベルとなる。一方、前記ノイズを含んだ方形
波信号がハイレベルの場合に、前記ＰＭＯＳ型トランジ
スタ１０２１はターンオフされ、前記ＮＭＯＳ型トラン
ジスタ１０２２がターンオンされて、出力端子、すなわ
ちＮ９３がローレベルとなる。
【００３６】この時、前記第１ＣＭＯＳインバータ１０
１からシュミットトリガ回路９３の第１ＣＭＯＳインバ
ータ１０２に供給された前記ノイズを含んだ方形波信号
（図１１のＢ）が、ノイズ成分が含まれたｔ１〜ｔ２及
びｔ３〜ｔ４の間でローレベルを維持しながら時刻ｔ２
またはｔ４にハイレベルに変わると、第１ＣＭＯＳイン
バータ１０２の出力端子、すなわちノードＮ９３は、時
刻ｔ２またはｔ４にハイレベルからローレベルに変わ
る。前記ノードＮ９３がハイレベルからローレベルに変
わる場合に、ｔ１−１〜ｔ２またはｔ３−１〜ｔ４の間
に電源電圧ＶＤＤの電位となっていて、ターンオンされ
たＮＭＯＳ型トランジスタ１０２２を通してｔ２〜ｔ２
−１またはｔ４〜ｔ４−１の間、０ボルトまで放電し、
このとき前記ＮＭＯＳ型トランジスタ１０２２が有する
大きい抵抗により下降エッジが緩やかになり、方形波信
号に含まれていたノイズ成分の一部が取り除かれる。
１からシュミットトリガ回路９３の第１ＣＭＯＳインバ
ータ１０２に供給された前記ノイズを含んだ方形波信号
（図１１のＢ）が、ノイズ成分が含まれたｔ１〜ｔ２及
びｔ３〜ｔ４の間でローレベルを維持しながら時刻ｔ２
またはｔ４にハイレベルに変わると、第１ＣＭＯＳイン
バータ１０２の出力端子、すなわちノードＮ９３は、時
刻ｔ２またはｔ４にハイレベルからローレベルに変わ
る。前記ノードＮ９３がハイレベルからローレベルに変
わる場合に、ｔ１−１〜ｔ２またはｔ３−１〜ｔ４の間
に電源電圧ＶＤＤの電位となっていて、ターンオンされ
たＮＭＯＳ型トランジスタ１０２２を通してｔ２〜ｔ２
−１またはｔ４〜ｔ４−１の間、０ボルトまで放電し、
このとき前記ＮＭＯＳ型トランジスタ１０２２が有する
大きい抵抗により下降エッジが緩やかになり、方形波信
号に含まれていたノイズ成分の一部が取り除かれる。
【００３７】前記第１ＣＭＯＳインバータ１０２から、
上昇及び下降エッジが緩やかで前記ノイズの一部が取り
除かれた信号が、第２ＣＭＯＳインバータ１０３のＰＭ
ＯＳ型トランジスタ１０３１及びＮＭＯＳトランジスタ
１０３２の各ゲート電極に入力される。この時、前記入
力された信号（図１１のＣ）が、ｔ０〜ｔＨ１またはｔ
Ｌ１〜ｔＨ２の間、ローレベルを維持しながら高臨界電
圧ＶＵＴに達する時に、シュミットトリガ回路９３の出
力であるノードＮ９４は図１１のＤに示したようにハイ
レベルからローレベルに変わる。
上昇及び下降エッジが緩やかで前記ノイズの一部が取り
除かれた信号が、第２ＣＭＯＳインバータ１０３のＰＭ
ＯＳ型トランジスタ１０３１及びＮＭＯＳトランジスタ
１０３２の各ゲート電極に入力される。この時、前記入
力された信号（図１１のＣ）が、ｔ０〜ｔＨ１またはｔ
Ｌ１〜ｔＨ２の間、ローレベルを維持しながら高臨界電
圧ＶＵＴに達する時に、シュミットトリガ回路９３の出
力であるノードＮ９４は図１１のＤに示したようにハイ
レベルからローレベルに変わる。
【００３８】また、前記ローレベルの出力信号が、第３
ＣＭＯＳインバータ１０４のＰＭＯＳ型トランジスタ１
０４１及びＮＭＯＳ型トランジスタ１０４２のゲート電
極にそれぞれ入力されると、ＮＭＯＳ型トランジスタ１
０４２がターンオフされ、ＰＭＯＳ型トランジスタ１０
４１がターンオンされ、ノードＮ９３がハイレベルとな
り、第２ＣＭＯＳインバータ１０３のＰＭＯＳ型トラン
ジスタ１０３１及びＮＭＯＳ型トランジスタ１０３２の
各ゲート電極にフィードバックされる。
ＣＭＯＳインバータ１０４のＰＭＯＳ型トランジスタ１
０４１及びＮＭＯＳ型トランジスタ１０４２のゲート電
極にそれぞれ入力されると、ＮＭＯＳ型トランジスタ１
０４２がターンオフされ、ＰＭＯＳ型トランジスタ１０
４１がターンオンされ、ノードＮ９３がハイレベルとな
り、第２ＣＭＯＳインバータ１０３のＰＭＯＳ型トラン
ジスタ１０３１及びＮＭＯＳ型トランジスタ１０３２の
各ゲート電極にフィードバックされる。
【００３９】一方、ｔＨ１〜ｔ１−１またはｔＨ２〜ｔ
９−１の間徐々に上昇した入力信号（図１１のＣ）がｔ
１−１〜ｔ９−１の間にハイレベルとなってかつ時刻ｔ
５−１またはｔ１２まではハイレベルに維持された時、
及びこの入力信号が緩やかに下降して低臨界電圧ＶＬＴ
に至る時刻ｔＬ１または時刻ｔＬ２で、シュミットトリ
ガ回路９３の出力であるノードＮ９４（図１１のＤ）は
ローレベルとなる。このようにシュミットトリガ回路９
３は、入力及び出力電圧に対してヒステリシス特性を有
する。前記ノイズ成分の取り除かれた方形波信号はステ
ートクロック発生器９４を通してステートクロック信号
を発生してマイクロプロセッサの内部に供給する。
９−１の間徐々に上昇した入力信号（図１１のＣ）がｔ
１−１〜ｔ９−１の間にハイレベルとなってかつ時刻ｔ
５−１またはｔ１２まではハイレベルに維持された時、
及びこの入力信号が緩やかに下降して低臨界電圧ＶＬＴ
に至る時刻ｔＬ１または時刻ｔＬ２で、シュミットトリ
ガ回路９３の出力であるノードＮ９４（図１１のＤ）は
ローレベルとなる。このようにシュミットトリガ回路９
３は、入力及び出力電圧に対してヒステリシス特性を有
する。前記ノイズ成分の取り除かれた方形波信号はステ
ートクロック発生器９４を通してステートクロック信号
を発生してマイクロプロセッサの内部に供給する。
【００４０】以下、本発明の第２実施例による水晶発振
器のノイズ除去回路を詳細に説明する。図１２は本発明
の第２実施例によるノイズ除去回路の構成を説明する回
路図である。図１３は図１２に示したノイズ除去回路の
一例を示した詳細回路図である。図１３は図１２に示し
たノイズ除去回路の一例を示した詳細回路図である。図
１４は図１３に示した回路の各部分の信号波形図であ
る。
器のノイズ除去回路を詳細に説明する。図１２は本発明
の第２実施例によるノイズ除去回路の構成を説明する回
路図である。図１３は図１２に示したノイズ除去回路の
一例を示した詳細回路図である。図１３は図１２に示し
たノイズ除去回路の一例を示した詳細回路図である。図
１４は図１３に示した回路の各部分の信号波形図であ
る。
【００４１】本発明の第２実施例による発振器のノイズ
除去回路は方形波発生用のインバータ１３１、第１シュ
ミットトリガ回路１３２及び第２シュミットトリガ回路
１３３を含む。方形波発生用のインバータ１３１は、水
晶発振器回路１２１から発振されたノイズを含む正弦波
信号を受信してＲＣ及び積分器特性の向上された方形波
信号を発生する。前記方形波発生用のインバータ１３１
はＰＭＯＳ型トランジスタ１３１１及びＮＭＯＳ型トラ
ンジスタ１３１２で構成された相補型ＭＯＳインバータ
を含む。
除去回路は方形波発生用のインバータ１３１、第１シュ
ミットトリガ回路１３２及び第２シュミットトリガ回路
１３３を含む。方形波発生用のインバータ１３１は、水
晶発振器回路１２１から発振されたノイズを含む正弦波
信号を受信してＲＣ及び積分器特性の向上された方形波
信号を発生する。前記方形波発生用のインバータ１３１
はＰＭＯＳ型トランジスタ１３１１及びＮＭＯＳ型トラ
ンジスタ１３１２で構成された相補型ＭＯＳインバータ
を含む。
【００４２】第１シュミットトリガ回路１３２は、前記
方形波発生用のインバータ１３１からの前記ノイズ成分
が含まれた方形波信号を受信して前記受信された方形波
信号に含まれた前記ノイズ成分の一部を取り除く。前記
第１シュミットトリガ回路１３２は、前記方形波発生用
のインバータ１３１からの前記ノイズ成分が含まれた方
形波信号を反転して第１反転方形波信号を出力する第１
ＣＭＯＳインバータ１３２１、前記第１ＣＭＯＳインバ
ータ１３２１の出力端子に接続され、前記第１ＣＭＯＳ
インバータ１３２１からの前記第１反転方形波信号を反
転して第２反転方形波信号を出力する第２ＣＭＯＳイン
バータ１３２２、及びその入力端子が前記第２ＣＭＯＳ
インバータ１３２２の出力端子に接続されると共にその
出力端子が前記第２ＣＭＯＳインバータ１３２２の入力
端子に接続された、前記第２ＣＭＯＳインバータ１３２
２からの前記第２反転方形波信号を第２ＣＭＯＳインバ
ータ１３２２にフィードバックするフィードバックイン
バータ１３２３を含む。
方形波発生用のインバータ１３１からの前記ノイズ成分
が含まれた方形波信号を受信して前記受信された方形波
信号に含まれた前記ノイズ成分の一部を取り除く。前記
第１シュミットトリガ回路１３２は、前記方形波発生用
のインバータ１３１からの前記ノイズ成分が含まれた方
形波信号を反転して第１反転方形波信号を出力する第１
ＣＭＯＳインバータ１３２１、前記第１ＣＭＯＳインバ
ータ１３２１の出力端子に接続され、前記第１ＣＭＯＳ
インバータ１３２１からの前記第１反転方形波信号を反
転して第２反転方形波信号を出力する第２ＣＭＯＳイン
バータ１３２２、及びその入力端子が前記第２ＣＭＯＳ
インバータ１３２２の出力端子に接続されると共にその
出力端子が前記第２ＣＭＯＳインバータ１３２２の入力
端子に接続された、前記第２ＣＭＯＳインバータ１３２
２からの前記第２反転方形波信号を第２ＣＭＯＳインバ
ータ１３２２にフィードバックするフィードバックイン
バータ１３２３を含む。
【００４３】第２シュミットトリガ回路１３３は、前記
第１シュミットトリガ回路１３２からの前記ノイズ成分
の一部が取り除かれた信号を受信して前記受信された方
形波信号に含まれたノイズ成分を取り除く。第２シュミ
ットトリガ回路１３３は、前記第１シュミットトリガ回
路１３２からの前記ノイズ成分の一部が取り除かれた方
形波信号を反転して第１反転方形波信号を出力する第１
ＣＭＯＳインバータ１３３１、前記第１ＣＭＯＳインバ
ータ１３３１の出力端子に接続されて前記第１ＣＭＯＳ
インバータ１３３１からの前記第１反転方形波信号を反
転して第２反転方形波信号を出力する第２ＣＭＯＳイン
バータ１３３２、及びその入力端子が前記第２ＣＭＯＳ
インバータ１３３２の出力端子に接続されると共にその
出力端子が前記第２ＣＭＯＳインバータ１３３２の入力
端子に接続され、前記第２ＣＭＯＳインバータ１３３２
からの前記第２反転方形波信号を前記第２ＣＭＯＳイン
バータ１３３２にフィードバックするフィードバックイ
ンバータ１３３３を含む。
第１シュミットトリガ回路１３２からの前記ノイズ成分
の一部が取り除かれた信号を受信して前記受信された方
形波信号に含まれたノイズ成分を取り除く。第２シュミ
ットトリガ回路１３３は、前記第１シュミットトリガ回
路１３２からの前記ノイズ成分の一部が取り除かれた方
形波信号を反転して第１反転方形波信号を出力する第１
ＣＭＯＳインバータ１３３１、前記第１ＣＭＯＳインバ
ータ１３３１の出力端子に接続されて前記第１ＣＭＯＳ
インバータ１３３１からの前記第１反転方形波信号を反
転して第２反転方形波信号を出力する第２ＣＭＯＳイン
バータ１３３２、及びその入力端子が前記第２ＣＭＯＳ
インバータ１３３２の出力端子に接続されると共にその
出力端子が前記第２ＣＭＯＳインバータ１３３２の入力
端子に接続され、前記第２ＣＭＯＳインバータ１３３２
からの前記第２反転方形波信号を前記第２ＣＭＯＳイン
バータ１３３２にフィードバックするフィードバックイ
ンバータ１３３３を含む。
【００４４】本発明の第２実施例による発振器のノイズ
除去回路は前記第１シュミットトリガ回路１３２からの
前記ノイズの一部が取り除かれた信号を反転して反転さ
れた信号を前記第２シュミットトリガ回路１３３に出力
するＣＭＯＳインバータ１３４をさらに含む。
除去回路は前記第１シュミットトリガ回路１３２からの
前記ノイズの一部が取り除かれた信号を反転して反転さ
れた信号を前記第２シュミットトリガ回路１３３に出力
するＣＭＯＳインバータ１３４をさらに含む。
【００４５】以下、前記のように構成された本発明の第
２実施例による水晶発振器のノイズ除去回路の動作を添
付図面を参照して説明する。方形波発生用のインバータ
１３１は、図１４のＡに示したように発振器１２１から
出力されたノイズを含んだ正弦波信号を受信して図１４
のＢに示したようなノイズ成分を有する方形波信号を出
力して第１シュミットトリガ回路１３２に供給する。第
１シュミットトリガ回路１３２の第１ＣＭＯＳインバー
タ１３２１は前記方形波発生用のインバータ１３１から
の前記ノイズを含んだ方形波信号を反転して第１反転方
形波信号を出力して第２ＣＭＯＳインバータ１３２２に
供給する。第２ＣＭＯＳインバータ１３２２は、前記第
１ＣＭＯＳインバータ１３２１の出力端子に接続され、
図１４のＣに示したような前記第１ＣＭＯＳインバータ
１３２１からの前記第１反転方形波信号を反転して第２
反転方形波信号を出力し、ＣＭＯＳインバータ１３４及
びフィードバックインバータ１３２３に供給する。
２実施例による水晶発振器のノイズ除去回路の動作を添
付図面を参照して説明する。方形波発生用のインバータ
１３１は、図１４のＡに示したように発振器１２１から
出力されたノイズを含んだ正弦波信号を受信して図１４
のＢに示したようなノイズ成分を有する方形波信号を出
力して第１シュミットトリガ回路１３２に供給する。第
１シュミットトリガ回路１３２の第１ＣＭＯＳインバー
タ１３２１は前記方形波発生用のインバータ１３１から
の前記ノイズを含んだ方形波信号を反転して第１反転方
形波信号を出力して第２ＣＭＯＳインバータ１３２２に
供給する。第２ＣＭＯＳインバータ１３２２は、前記第
１ＣＭＯＳインバータ１３２１の出力端子に接続され、
図１４のＣに示したような前記第１ＣＭＯＳインバータ
１３２１からの前記第１反転方形波信号を反転して第２
反転方形波信号を出力し、ＣＭＯＳインバータ１３４及
びフィードバックインバータ１３２３に供給する。
【００４６】フィードバックインバータ１３２３は、前
記第２ＣＭＯＳインバータ１３２２からの前記第２反転
方形波信号を前記第２ＣＭＯＳインバータ１３２２の入
力端子にフィードバックする。ＣＭＯＳインバータ１３
４は前記第２ＣＭＯＳインバータ１３２２からの前記第
２反転方形波信号を反転し、図１４のＤに示したような
第３反転方形波信号を第２シュミットトリガ回路１３３
に供給する。
記第２ＣＭＯＳインバータ１３２２からの前記第２反転
方形波信号を前記第２ＣＭＯＳインバータ１３２２の入
力端子にフィードバックする。ＣＭＯＳインバータ１３
４は前記第２ＣＭＯＳインバータ１３２２からの前記第
２反転方形波信号を反転し、図１４のＤに示したような
第３反転方形波信号を第２シュミットトリガ回路１３３
に供給する。
【００４７】前記第２シュミットトリガ回路１３３の第
１ＣＭＯＳインバータ１３３１は、前記第１シュミット
トリガ回路１３２からの前記ノイズの一部が取り除かれ
た信号を反転して第４反転方形波信号を出力して第２Ｃ
ＭＯＳインバータ１３３２に供給する。第２ＣＭＯＳイ
ンバータ１３３２は、前記第１ＣＭＯＳインバータ１３
３１からの前記第４反転方形波信号を反転して第５反転
方形波信号を出力してフィードバックインバータ１３３
３に供給する。フィードバックインバータ１３３３は、
図１４のＥに示したような前記第２ＣＭＯＳインバータ
１３３２からの前記第５反転方形波信号を外部に出力
し、第２ＣＭＯＳインバータ１３３２の入力端子にフィ
ードバックする。このようにノイズが除去された方形波
信号はステートクロック発生器（図示せず）を通してス
テートクロック信号を発生してマイクロプロセッサの内
部に供給する。
１ＣＭＯＳインバータ１３３１は、前記第１シュミット
トリガ回路１３２からの前記ノイズの一部が取り除かれ
た信号を反転して第４反転方形波信号を出力して第２Ｃ
ＭＯＳインバータ１３３２に供給する。第２ＣＭＯＳイ
ンバータ１３３２は、前記第１ＣＭＯＳインバータ１３
３１からの前記第４反転方形波信号を反転して第５反転
方形波信号を出力してフィードバックインバータ１３３
３に供給する。フィードバックインバータ１３３３は、
図１４のＥに示したような前記第２ＣＭＯＳインバータ
１３３２からの前記第５反転方形波信号を外部に出力
し、第２ＣＭＯＳインバータ１３３２の入力端子にフィ
ードバックする。このようにノイズが除去された方形波
信号はステートクロック発生器（図示せず）を通してス
テートクロック信号を発生してマイクロプロセッサの内
部に供給する。
【００４８】本発明の第３実施例による水晶発振器のノ
イズ除去回路を詳細に説明する。図１５は本発明の第３
実施例によるノイズ除去回路の構成を説明する回路図で
ある。図１６は図１５に示したノイズ除去回路の一例を
示した詳細回路図である。図１７は図１６に示した回路
の各部分の信号波形図である。
イズ除去回路を詳細に説明する。図１５は本発明の第３
実施例によるノイズ除去回路の構成を説明する回路図で
ある。図１６は図１５に示したノイズ除去回路の一例を
示した詳細回路図である。図１７は図１６に示した回路
の各部分の信号波形図である。
【００４９】本発明の第３実施例による発振器のノイズ
除去回路はデューティ調整可能な方形波発生用のバッフ
ァ１６１及びシュミットトリガ回路１６２を含む。デュ
ーティ調整可能な方形波発生用のバッファ１６１は水晶
発振器１５１から発振されたノイズを含んだ正弦波信号
を受信してデューティが調整された方形波信号を発生す
る。前記デューティ調整可能な方形波発生用のバッファ
１６１は、前記発振器１５１からの前記ノイズを含んだ
正弦波信号を反転して第１反転方形波信号を出力する第
１インバータ１６１１、及び前記第１インバータ１６１
１からの前記第１反転方形波信号を反転して第２反転形
波信号を出力する第２インバータ１６１２で構成されて
いる。前記第１インバータ１６１１は、ＰＭＯＳ型トラ
ンジスタ１７１１１及びＮＭＯＳ型トランジスタ１７１
１２を含む相補型ＭＯＳインバータ１７１１からなり、
前記第２インバータ１６１２は、ＰＭＯＳ型トランジス
タ１７１２１及びＮＭＯＳ型トランジスタ１７１２２を
含むＣＭＯＳインバータ１７１２からなる。
除去回路はデューティ調整可能な方形波発生用のバッフ
ァ１６１及びシュミットトリガ回路１６２を含む。デュ
ーティ調整可能な方形波発生用のバッファ１６１は水晶
発振器１５１から発振されたノイズを含んだ正弦波信号
を受信してデューティが調整された方形波信号を発生す
る。前記デューティ調整可能な方形波発生用のバッファ
１６１は、前記発振器１５１からの前記ノイズを含んだ
正弦波信号を反転して第１反転方形波信号を出力する第
１インバータ１６１１、及び前記第１インバータ１６１
１からの前記第１反転方形波信号を反転して第２反転形
波信号を出力する第２インバータ１６１２で構成されて
いる。前記第１インバータ１６１１は、ＰＭＯＳ型トラ
ンジスタ１７１１１及びＮＭＯＳ型トランジスタ１７１
１２を含む相補型ＭＯＳインバータ１７１１からなり、
前記第２インバータ１６１２は、ＰＭＯＳ型トランジス
タ１７１２１及びＮＭＯＳ型トランジスタ１７１２２を
含むＣＭＯＳインバータ１７１２からなる。
【００５０】シュミットトリガ回路１６２は、前記デュ
ーティ調整可能な方形波発生用のバッファ１６１から供
給された前記ノイズ成分が含まれデューティが調整され
た方形波信号を受信して前記受信された方形波信号に含
まれたノイズ成分を取り除く。前記シュミットトリガ回
路１６２は、前記デューティ調整可能な方形波発生用の
バッファ１６１から供給された前記ノイズが含まれデュ
ーティが調整された方形波信号を積分する積分器１６２
１、及び前記積分器１６２１の出力端子に接続されて前
記積分器からの前記積分された方形波信号を反転するイ
ンバータ１６２２、その入力端子が前記インバータ１６
２２の出力端子に接続されると共にその出力端子が前記
インバータ１６２２の入力端子に接続されて前記インバ
ータ１６２２からの前記反転された方形波信号をフィー
ドバックするフィードバックインバータ１６２３を含
む。
ーティ調整可能な方形波発生用のバッファ１６１から供
給された前記ノイズ成分が含まれデューティが調整され
た方形波信号を受信して前記受信された方形波信号に含
まれたノイズ成分を取り除く。前記シュミットトリガ回
路１６２は、前記デューティ調整可能な方形波発生用の
バッファ１６１から供給された前記ノイズが含まれデュ
ーティが調整された方形波信号を積分する積分器１６２
１、及び前記積分器１６２１の出力端子に接続されて前
記積分器からの前記積分された方形波信号を反転するイ
ンバータ１６２２、その入力端子が前記インバータ１６
２２の出力端子に接続されると共にその出力端子が前記
インバータ１６２２の入力端子に接続されて前記インバ
ータ１６２２からの前記反転された方形波信号をフィー
ドバックするフィードバックインバータ１６２３を含
む。
【００５１】前記積分器１６２１は、ＰＭＯＳ型トラン
ジスタ１７２１及びＮＭＯＳ型トランジスタ１７２２で
構成され、前記デューティ調整可能な方形波発生用のバ
ッファ１６１から供給された前記ノイズが含まれてデュ
ーティが調整された方形波信号を反転及び積分して第１
反転積分方形波を出力する第１ＣＭＯＳ積分器１７２、
及びＰＭＯＳ型トランジスタ１７３１及びＮＭＯＳ型ト
ランジスタ１７３２で構成されて前記第１ＣＭＯＳ積分
器１７２からの前記第１反転積分方形波信号を反転及び
積分して第２反転積分方形波信号を出力する第２ＣＭＯ
Ｓ積分器１７３を含む。前記インバータ１６２２は、Ｐ
ＭＯＳ型トランジスタ１７４１及びＮＭＯＳ型トランジ
スタ１７４２で構成されたＣＭＯＳインバータ１７４か
らなり、前記フィードバックインバータ１６２３は、Ｐ
ＭＯＳ型トランジスタ１７５１及びＮＭＯＳ型トランジ
スタ１７５２で構成されたフィードバックＣＭＯＳイン
バータ１７５からなる。
ジスタ１７２１及びＮＭＯＳ型トランジスタ１７２２で
構成され、前記デューティ調整可能な方形波発生用のバ
ッファ１６１から供給された前記ノイズが含まれてデュ
ーティが調整された方形波信号を反転及び積分して第１
反転積分方形波を出力する第１ＣＭＯＳ積分器１７２、
及びＰＭＯＳ型トランジスタ１７３１及びＮＭＯＳ型ト
ランジスタ１７３２で構成されて前記第１ＣＭＯＳ積分
器１７２からの前記第１反転積分方形波信号を反転及び
積分して第２反転積分方形波信号を出力する第２ＣＭＯ
Ｓ積分器１７３を含む。前記インバータ１６２２は、Ｐ
ＭＯＳ型トランジスタ１７４１及びＮＭＯＳ型トランジ
スタ１７４２で構成されたＣＭＯＳインバータ１７４か
らなり、前記フィードバックインバータ１６２３は、Ｐ
ＭＯＳ型トランジスタ１７５１及びＮＭＯＳ型トランジ
スタ１７５２で構成されたフィードバックＣＭＯＳイン
バータ１７５からなる。
【００５２】図１６に示したように、一般的なＣＭＯＳ
インバータの抵抗に比べて第１及び第２ＣＭＯＳ積分器
１７２，１７３、第１及び第２ＣＭＯＳインバータ１７
４，１７５のＰＭＯＳ型トランジスタ及びＮＭＯＳ型ト
ランジスタが大きい抵抗を有するようにＰＭＯＳ型トラ
ンジスタ及びＮＭＯＳ型トランジスタにおけるチャネル
長及びチャネル幅に関しては前記チャネル長が長くなる
ように設計されている。前記第１及び第２ＣＭＯＳ積分
器１７２，１７３の抵抗と前記第２ＣＭＯＳインバータ
１７５の抵抗との比は、前記第２ＣＭＯＳインバータ１
７５の抵抗が前記第１及び第２ＣＭＯＳ積分器１７２，
１７３の抵抗より大きくなるように設計されている。
インバータの抵抗に比べて第１及び第２ＣＭＯＳ積分器
１７２，１７３、第１及び第２ＣＭＯＳインバータ１７
４，１７５のＰＭＯＳ型トランジスタ及びＮＭＯＳ型ト
ランジスタが大きい抵抗を有するようにＰＭＯＳ型トラ
ンジスタ及びＮＭＯＳ型トランジスタにおけるチャネル
長及びチャネル幅に関しては前記チャネル長が長くなる
ように設計されている。前記第１及び第２ＣＭＯＳ積分
器１７２，１７３の抵抗と前記第２ＣＭＯＳインバータ
１７５の抵抗との比は、前記第２ＣＭＯＳインバータ１
７５の抵抗が前記第１及び第２ＣＭＯＳ積分器１７２，
１７３の抵抗より大きくなるように設計されている。
【００５３】前記のように構成された本発明の第３実施
例によるノイズ除去回路の動作を説明する。図１７のＡ
に示したような前記水晶発振器１５１から発振されたノ
イズ成分が含まれた正弦波信号がデューティ調整可能な
方形波発生用のバッファ１６１の第１ＣＭＯＳインバー
タ１７１１のＰＭＯＳ型トランジスタ１７１１１及びＮ
ＭＯＳ型トランジスタ１７１１２のゲート電極にそれぞ
れ入力されると、前記入力されたノイズを含んだ正弦波
信号がｔ０〜ｔ１またはｔ２〜ｔ３時間のローレベルの
場合、第１ＣＭＯＳインバータ１７１１は前記入力され
たノイズ成分が含まれた正弦波信号を反転して第１反転
方形波信号を、ノードＮ１８１、すなわち第２ＣＭＯＳ
インバータ１７１２に出力する。前記ノードＮ１８１に
出力される第１ＣＭＯＳインバータ１７１１の出力信号
は図１７のＢに示したようなハイレベルの波形を有す
る。
例によるノイズ除去回路の動作を説明する。図１７のＡ
に示したような前記水晶発振器１５１から発振されたノ
イズ成分が含まれた正弦波信号がデューティ調整可能な
方形波発生用のバッファ１６１の第１ＣＭＯＳインバー
タ１７１１のＰＭＯＳ型トランジスタ１７１１１及びＮ
ＭＯＳ型トランジスタ１７１１２のゲート電極にそれぞ
れ入力されると、前記入力されたノイズを含んだ正弦波
信号がｔ０〜ｔ１またはｔ２〜ｔ３時間のローレベルの
場合、第１ＣＭＯＳインバータ１７１１は前記入力され
たノイズ成分が含まれた正弦波信号を反転して第１反転
方形波信号を、ノードＮ１８１、すなわち第２ＣＭＯＳ
インバータ１７１２に出力する。前記ノードＮ１８１に
出力される第１ＣＭＯＳインバータ１７１１の出力信号
は図１７のＢに示したようなハイレベルの波形を有す
る。
【００５４】前記第１ＣＭＯＳインバータ１７１１から
の前記ハイレベルの方形波信号が第２ＣＭＯＳインバー
タ１７１２のＰＭＯＳ型トランジスタ１７１２１及びＮ
ＭＯＳ型トランジスタ１７１２２のゲート電極にそれぞ
れ入力されると、第２ＣＭＯＳインバータ１７１２は前
記ハイレベルの方形波信号を反転してローレベルの第２
反転方形波信号を、ノードＮ１８２、すなわち積分器１
６２１に出力する。前記ノードＮ１８２に出力される前
記第２ＣＭＯＳインバータ１７１２の出力信号は、図１
７のＣに示したようなローレベルの波形を有する。
の前記ハイレベルの方形波信号が第２ＣＭＯＳインバー
タ１７１２のＰＭＯＳ型トランジスタ１７１２１及びＮ
ＭＯＳ型トランジスタ１７１２２のゲート電極にそれぞ
れ入力されると、第２ＣＭＯＳインバータ１７１２は前
記ハイレベルの方形波信号を反転してローレベルの第２
反転方形波信号を、ノードＮ１８２、すなわち積分器１
６２１に出力する。前記ノードＮ１８２に出力される前
記第２ＣＭＯＳインバータ１７１２の出力信号は、図１
７のＣに示したようなローレベルの波形を有する。
【００５５】一方、前記ノイズを含んだ正弦波信号がｔ
１〜ｔ２及びｔ３〜ｔ４時間のハイレベルの場合、第１
ＣＭＯＳインバータ１７１１は前記ハイレベルのノイズ
を含んだ正弦波信号を反転して第１反転方形波信号を、
ノードＮ１８１、すなわち第２ＣＭＯＳインバータ１７
１２に出力する。前記ノードＮ１８１に出力される前記
デューティ調整可能な方形波発生用のバッファ１６１の
出力信号（第１反転方形波信号）は、図１７のＢに示し
たようなローレベルの波形を有する。前記ローレベルの
信号が第２ＣＭＯＳインバータ１７１２に入力される
と、第２ＣＭＯＳインバータ１７１２は前記ローレベル
の方形波を反転して第２反転方形波信号を、ノードＮ１
８２、すなわち積分器１６２１に出力する。前記ノード
Ｎ１８２に出力される前記第２ＣＭＯＳインバータ１７
１２の出力信号（第２反転方形波信号）は、図１７のＣ
に示したようなハイレベルの波形を有する。このように
前記水晶発振器回路１５１から発振されたノイズを含ん
だ正弦波信号がデューティ調整可能な方形波発生用のバ
ッファ１６１によりデューティが調整された方形波信号
となる。
１〜ｔ２及びｔ３〜ｔ４時間のハイレベルの場合、第１
ＣＭＯＳインバータ１７１１は前記ハイレベルのノイズ
を含んだ正弦波信号を反転して第１反転方形波信号を、
ノードＮ１８１、すなわち第２ＣＭＯＳインバータ１７
１２に出力する。前記ノードＮ１８１に出力される前記
デューティ調整可能な方形波発生用のバッファ１６１の
出力信号（第１反転方形波信号）は、図１７のＢに示し
たようなローレベルの波形を有する。前記ローレベルの
信号が第２ＣＭＯＳインバータ１７１２に入力される
と、第２ＣＭＯＳインバータ１７１２は前記ローレベル
の方形波を反転して第２反転方形波信号を、ノードＮ１
８２、すなわち積分器１６２１に出力する。前記ノード
Ｎ１８２に出力される前記第２ＣＭＯＳインバータ１７
１２の出力信号（第２反転方形波信号）は、図１７のＣ
に示したようなハイレベルの波形を有する。このように
前記水晶発振器回路１５１から発振されたノイズを含ん
だ正弦波信号がデューティ調整可能な方形波発生用のバ
ッファ１６１によりデューティが調整された方形波信号
となる。
【００５６】前記積分器１６２１では第１ＣＭＯＳ積分
器１７２により前記デューティ調整可能な方形波発生用
のバッファ１６１から出力された前記ノイズが含まれデ
ューティが調整された方形波信号を反転及び積分してノ
イズの一部が取り除かれた第１反転積分方形波信号を、
ノードＮ１８３、すなわち第２ＣＭＯＳ積分器１７３に
出力する。前記ノードＮ１８３に出力される前記第１Ｃ
ＭＯＳ積分器１７２の出力信号（第１反転積分方形波信
号）は、図１７のＤに示したような波形を有する。例え
ば、前記ノイズが含まれデューティが調整された方形波
信号にノイズが含まれたｔ２〜ｔ３時間、第１ＣＭＯＳ
積分器１７２は前記ノイズが含まれデューティが調整さ
れた方形波信号を積分して前記方形波信号に含まれたノ
イズ成分の一部を取り除く。
器１７２により前記デューティ調整可能な方形波発生用
のバッファ１６１から出力された前記ノイズが含まれデ
ューティが調整された方形波信号を反転及び積分してノ
イズの一部が取り除かれた第１反転積分方形波信号を、
ノードＮ１８３、すなわち第２ＣＭＯＳ積分器１７３に
出力する。前記ノードＮ１８３に出力される前記第１Ｃ
ＭＯＳ積分器１７２の出力信号（第１反転積分方形波信
号）は、図１７のＤに示したような波形を有する。例え
ば、前記ノイズが含まれデューティが調整された方形波
信号にノイズが含まれたｔ２〜ｔ３時間、第１ＣＭＯＳ
積分器１７２は前記ノイズが含まれデューティが調整さ
れた方形波信号を積分して前記方形波信号に含まれたノ
イズ成分の一部を取り除く。
【００５７】第２ＣＭＯＳ積分器１７３は、前記第１Ｃ
ＭＯＳ積分器１７２から供給された前記ノイズの一部が
取り除かれた第１反転積分方形波信号を反転及び積分し
てノイズの一部がさらに取り除かれた第２反転積分方形
波信号を、ノードＮ１８４、すなわち第１ＣＭＯＳイン
バータ１７４に出力する。前記ノードＮ１８４に出力さ
れる前記第２ＣＭＯＳ積分器１７３の出力信号（第２反
転積分方形波信号）は、図１７のＥに示したような波形
を有する。例えば、前記ノイズが含まれてデューティが
調整された方形波信号にノイズが含まれたｔ２〜ｔ３時
間、第２ＣＭＯＳ積分器１７３は、前記ノイズの一部が
取り除かれた方形波信号を積分して前記ノイズ成分の一
部をさらに取り除く。
ＭＯＳ積分器１７２から供給された前記ノイズの一部が
取り除かれた第１反転積分方形波信号を反転及び積分し
てノイズの一部がさらに取り除かれた第２反転積分方形
波信号を、ノードＮ１８４、すなわち第１ＣＭＯＳイン
バータ１７４に出力する。前記ノードＮ１８４に出力さ
れる前記第２ＣＭＯＳ積分器１７３の出力信号（第２反
転積分方形波信号）は、図１７のＥに示したような波形
を有する。例えば、前記ノイズが含まれてデューティが
調整された方形波信号にノイズが含まれたｔ２〜ｔ３時
間、第２ＣＭＯＳ積分器１７３は、前記ノイズの一部が
取り除かれた方形波信号を積分して前記ノイズ成分の一
部をさらに取り除く。
【００５８】前記第２ＣＭＯＳ積分器１７３から前記ノ
イズの一部がさらに取り除かれた第２反転積分方形波信
号が第１ＣＭＯＳインバータ１７４のＰＭＯＳ型トラン
ジスタ１７４１及びＮＭＯＳ型トランジスタ１７４２の
各ゲートに入力される。この際、前記入力された上昇及
び下降エッジが緩やかで前記ノイズの一部が取り除かれ
た信号が、ｔ０〜ｔＨ１またはｔＬ１〜ｔＨ２の間ロー
レベルを維持しち後に高臨界電圧ＶＵＴに達する時（ｔ
Ｈ１、ｔＨ２）に、シュミットトリガ回路１６２の出力
ノードＮ１８５の信号（図７のＦ）はローレベルに変わ
る。
イズの一部がさらに取り除かれた第２反転積分方形波信
号が第１ＣＭＯＳインバータ１７４のＰＭＯＳ型トラン
ジスタ１７４１及びＮＭＯＳ型トランジスタ１７４２の
各ゲートに入力される。この際、前記入力された上昇及
び下降エッジが緩やかで前記ノイズの一部が取り除かれ
た信号が、ｔ０〜ｔＨ１またはｔＬ１〜ｔＨ２の間ロー
レベルを維持しち後に高臨界電圧ＶＵＴに達する時（ｔ
Ｈ１、ｔＨ２）に、シュミットトリガ回路１６２の出力
ノードＮ１８５の信号（図７のＦ）はローレベルに変わ
る。
【００５９】一方、前記入力されたノイズの一部がさら
に取り除かれた信号がｔＨ１〜ｔ２の間に緩やかに上昇
しながら、時刻ｔ２でハイレベルとなり、時刻ｔ３まで
ハイレベルを維持する。緩やかに低下して低臨界電圧Ｖ
ＬＴに達する時刻ｔＬ１に、シュミットトリガ回路１６
２の出力であるノードＮ１８５の信号はハイレベルに変
わる。
に取り除かれた信号がｔＨ１〜ｔ２の間に緩やかに上昇
しながら、時刻ｔ２でハイレベルとなり、時刻ｔ３まで
ハイレベルを維持する。緩やかに低下して低臨界電圧Ｖ
ＬＴに達する時刻ｔＬ１に、シュミットトリガ回路１６
２の出力であるノードＮ１８５の信号はハイレベルに変
わる。
【００６０】このような方法により、シュミットトリガ
回路１６２は入力及び出力電圧に対してヒステリシス特
性を有して、図１７のＦに示したようなノイズが取り除
かれた方形波信号を出力する。このようにノイズが取り
除かれた方形波信号はステートクロック発生器（図示せ
ず）を通してステートクロック信号を発生してマイクロ
プロセッサの内部に供給する。
回路１６２は入力及び出力電圧に対してヒステリシス特
性を有して、図１７のＦに示したようなノイズが取り除
かれた方形波信号を出力する。このようにノイズが取り
除かれた方形波信号はステートクロック発生器（図示せ
ず）を通してステートクロック信号を発生してマイクロ
プロセッサの内部に供給する。
【００６１】本発明を実施例によって詳細に説明した
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有するものであれば本
発明の思想と精神を離れることなく、本発明を修正また
は変更できるであろう。
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有するものであれば本
発明の思想と精神を離れることなく、本発明を修正また
は変更できるであろう。
【００６２】
【発明の効果】これまで説明したように、本発明による
発振器のノイズ除去回路は、発振器が出力した信号に温
度の変化などの周辺の環境の影響を受けて生じたノイズ
を取り除くことができる。従って、本発明による発振器
のノイズ除去回路は、発振器のノイズ除去回路波マイク
ロプロセッサ及びマイクロ制御装置に用いられるステー
トクロック発生用として使用される。
発振器のノイズ除去回路は、発振器が出力した信号に温
度の変化などの周辺の環境の影響を受けて生じたノイズ
を取り除くことができる。従って、本発明による発振器
のノイズ除去回路は、発振器のノイズ除去回路波マイク
ロプロセッサ及びマイクロ制御装置に用いられるステー
トクロック発生用として使用される。
【図１】水晶発振器を利用したステート信号発生装置の
構成を示すブロック図。
構成を示すブロック図。
【図２】正常動作の場合の図１に示した回路の各部分の
信号波形図。
信号波形図。
【図３】一般的なインバータの回路図。
【図４】図３に示したインバータの入力及び出力特性を
示したグラフ。
示したグラフ。
【図５】本発明に適用される入出力伝達特性にヒステリ
シス特性を有するシュミットトリガ回路の構成を示した
回路図。
シス特性を有するシュミットトリガ回路の構成を示した
回路図。
【図６】図５に示したインバータの一例として示したＣ
ＭＯＳインバータの構成を示した回路図。
ＭＯＳインバータの構成を示した回路図。
【図７】図６に示した第１及び第２ＣＭＯＳインバータ
を受動素子として表示した等価回路図。
を受動素子として表示した等価回路図。
【図８】図７に示したシュミットトリガ回路の等価回路
の入力及び出力特性を示したグラフ。
の入力及び出力特性を示したグラフ。
【図９】本発明の第１実施例の水晶発振器のノイズ除去
回路の構成を表す回路図。
回路の構成を表す回路図。
【図１０】図９に示したノイズ除去回路の一例を詳細に
示した回路図。
示した回路図。
【図１１】図１０に示した回路の各部分の信号波形図。
【図１２】本発明の第２実施例のノイズ除去回路の構成
を表す回路図。
を表す回路図。
【図１３】図１２に示したノイズ除去回路の一例を詳細
に示した回路図。
に示した回路図。
【図１４】図１３に示した回路の各部分の信号出力波形
図。
図。
【図１５】本発明の第３実施例のノイズ除去回路の構成
を表す回路図。
を表す回路図。
【図１６】図１５に示したノイズ除去回路の一例を詳細
に示した回路図。
に示した回路図。
【図１７】図１６に示した回路の各部分の信号波形図。
１０ ＣＭＯＳインバータ １０２ 第１ＣＭＯＳインバータ １０３ 第２ＣＭＯＳインバータ １０４ 第３ＣＭＯＳインバータ １３１ インバータ １３２ 第１シュミットトリガ回路 １３３ 第２シュミットトリガ回路 １６１ 方形波発生用のバッファ １６２ シュミットトリガ回路 １７２ 第１ＣＭＯＳ積分器 １７３ 第２ＣＭＯＳ積分器 １７４ ＣＭＯＳインバータ １７５ フィードバックＣＭＯＳインバータ ９３１ 第１ＭＯＳインバータ ９３２ 第２ＭＯＳインバータ ９３３ フィードバックインバータ １０１１ ＰＭＯＳ型トランジスタ １０１２ ＮＭＯＳ型トランジスタ １０２１ ＰＭＯＳ型トランジスタ １０２２ ＮＭＯＳ型トランジスタ １０３１ ＰＭＯＳ型トランジスタ １０３２ ＮＭＯＳ型トランジスタ １０４１ ＰＭＯＳ型トランジスタ １０４２ ＮＭＯＳ型トランジスタ １３１１ ＰＭＯＳ型トランジスタ １３１２ ＮＭＯＳ型トランジスタ １３２１ 第１ＣＭＯＳインバータ １３２２ 第２ＣＭＯＳインバータ １３２３ フィードバックインバータ １６１１ 第１インバータ １６１２ 第２インバータ １６２１ 積分器 １６２２ インバータ １６２３ フィードバックインバータ １７１１ 相補型ＭＯＳインバータ １７１２ ＣＭＯＳインバータ １７２１ ＰＭＯＳ型トランジスタ １７２２ ＮＭＯＳ型トランジスタ １７３１ ＰＭＯＳ型トランジスタ １７３２ ＮＭＯＳ型トランジスタ １７４１ ＰＭＯＳ型トランジスタ １７４２ ＮＭＯＳ型トランジスタ １７５１ ＰＭＯＳ型トランジスタ １７５２ ＮＭＯＳ型トランジスタ １７１１１ ＰＭＯＳ型トランジスタ １７１１２ ＮＭＯＳ型トランジスタ １７１２１ ＰＭＯＳ型トランジスタ １７１２２ ＮＭＯＳ型トランジスタ
Claims (19)
- 【請求項１】 発振器のノイズ除去回路であって、 前記発振器から出力されたノイズ成分が含まれた正弦波
信号を受信してＲＣ特性及び積分器特性が向上した方形
波信号を出力する方形波発生用インバータと、 前記方形波発生用インバータからのノイズ成分が含まれ
た前記方形波信号を受信して、前記受信された方形波信
号に含まれたノイズ成分を取り除くシュミットトリガ回
路とを有することを特徴とする発振器のノイズ除去回
路。 - 【請求項２】 前記方形波発生用インバータが、 ＰＭＯＳ型トランジスタ及びＮＭＯＳ型トランジスタか
らなり、前記発振器から出力されたノイズを含んだ前記
正弦波信号を反転する相補型ＭＯＳインバータを有する
ことを特徴とする請求項１に記載の発振器のノイズ除去
回路。 - 【請求項３】 前記シュミットトリガ回路が、 前記方形波発生用インバータからのノイズ成分が含まれ
た前記方形波信号を反転して第１反転方形波信号を出力
する第１インバータと、 前記第１インバータの出力端子に接続され、前記第１イ
ンバータからの前記第１反転方形波信号を反転して第２
反転方形波信号を出力する第２インバータと、 その入力端子が前記第２インバータの出力端子に接続さ
れると共に、その出力端子が前記第２インバータの入力
端子に接続されており、前記第２インバータからの前記
第２反転方形波信号を前記第２インバータの入力端子に
フィードバックするフィードバックインバータとを有す
ることを特徴とする請求項１に記載の発振器のノイズ除
去回路。 - 【請求項４】 前記第１インバータが、ＰＭＯＳ型ト
ランジスタ及びＮＭＯＳ型トランジスタを有する第１相
補型ＭＯＳインバータからなり、 前記第２インバータが、ＰＭＯＳ型トランジスタ及びＮ
ＭＯＳ型トランジスタを有する第２相補型ＭＯＳトラン
ジスタからなり、 前記フィードバックインバータが、ＰＭＯＳ型トランジ
スタ及びＮＭＯＳ型トランジスタを有する第３相補型Ｍ
ＯＳインバータからなることを特徴とする請求項３に記
載の発振器のノイズ除去回路。 - 【請求項５】 前記第１相補型ＭＯＳインバータの前
記ＰＭＯＳ型トランジスタ及び前記ＮＭＯＳ型トランジ
スタのドレイン電極とソース電極との間のチャネル長が
そのチャネル幅より長く、前記第３相補型ＭＯＳインバ
ータの前記ＰＭＯＳ型トランジスタ及び前記ＮＭＯＳ型
トランジスタのドレイン電極とソース電極との間のチャ
ネル長さがそのチャネル幅より長いことを特徴とする請
求項４に記載の発振器のノイズ除去回路。 - 【請求項６】 前記第３相補型ＭＯＳインバータの抵
抗の値が、前記第１相補型ＭＯＳインバータの抵抗の値
より大きいことを特徴とする請求項４に記載の発振器の
ノイズ除去回路。 - 【請求項７】 前記第３相補型ＭＯＳインバータの抵
抗の値と、前記第１相補型ＭＯＳインバータの抵抗の値
との比が、１対５であることを特徴とする請求項６に記
載の発振器のノイズ除去回路。 - 【請求項８】 発振器のノイズ除去回路であって、 発振器から出力されたノイズ成分が含まれた正弦波信号
を受信してＲＣ特性及び積分器特性が向上した方形波信
号を発生する方形波発生用インバータと、 前記方形波発生用インバータからのノイズ成分が含まれ
た前記方形波信号を受信して、前記受信された方形波信
号に含まれたノイズ成分の一部を取り除く第１シュミッ
トトリガ回路と、 前記第１シュミットトリガ回路からのノイズ成分の一部
が取り除かれた前記方形波信号を受信して、受信された
ノイズ成分の一部が取り除かれた前記方形波信号に含ま
れたノイズ成分を取り除く第２シュミットトリガ回路と
を有することを特徴とする発振器のノイズ除去回路。 - 【請求項９】 前記方形波発生用インバータが、ＰＭ
ＯＳ型トランジスタ及びＮＭＯＳ型トランジスタを有す
る相補型ＭＯＳインバータからなることを特徴とする請
求項８に記載の発振器のノイズ除去回路。 - 【請求項１０】 前記第１シュミットトリガ回路が、 前記方形波発生用インバータからのノイズ成分が含まれ
た前記方形波信号を反転して第１反転方形波信号を出力
する第１インバータと、 その入力端子が前記第１インバータの出力端子に接続さ
れており、前記第１インバータからの前記第１反転方形
波信号を反転して第２反転方形波信号を出力する第２イ
ンバータと、 その入力端子が前記第２インバータの出力端子に接続さ
れていると共に、その出力端子が前記第２インバータの
入力端子に接続されており、前記第２インバータからの
前記第２反転方形波信号を前記第２インバータにフィー
ドバックするフィードバックインバータとを有すること
を特徴とする請求項８に記載の発振器のノイズ除去回
路。 - 【請求項１１】 前記第２シュミットトリガ回路が、 前記第１シュミットトリガ回路からのノイズ成分の一部
が取り除かれた前記方形波信号を反転して第３反転方形
波信号を出力する第３インバータと、 その入力端子が前記第１インバータの出力端子に接続さ
れ、前記第３インバータからの前記第３反転方形波信号
を反転して第４反転方形波信号を出力する第４インバー
タと、 その入力端子が前記第４インバータの出力端子に接続さ
れていると共に、その出力端子が前記第３インバータの
入力端子に接続されており、前記第４インバータからの
前記第４反転方形波信号を前記第３インバータにフィー
ドバックする第２フィードバックインバータとを有する
ことを特徴とする請求項８に記載の発振器のノイズ除去
回路。 - 【請求項１２】 前記第１シュミットトリガ回路から
のノイズ成分の一部が取り除かれた前記方形波信号を反
転して前記第２シュミットトリガ回路に供給する相補型
ＭＯＳインバータを更に有することを特徴とする請求項
８に記載の発振器のノイズ除去回路。 - 【請求項１３】 発振器のノイズ除去回路であって、 前記発振器により出力されたノイズ成分が含まれた正弦
波信号を受信して前記方形波信号のデューティを調整し
てデューティ調整済み方形波信号を出力するデューティ
調整可能な方形波発生用バッファと、 前記デューティ調整可能な方形波発生用バッファから出
力された前記ノイズ成分が含まれた前記デューティ調整
済み方形波信号を受信して、受信された前記デューティ
調整済み方形波信号に含まれたノイズ成分を取り除くシ
ュミットトリガ回路とを有することを特徴とする発振器
のノイズ除去回路。 - 【請求項１４】 前記デューティ調整可能な方形波発
生用バッファが、 前記発振器からのノイズを含んだ前記正弦波信号を反転
して第１反転方形波を出力する第１インバータと、 前記第１インバータからの前記第１反転方形波信号を反
転して第２反転方形波信号を出力する第２インバータと
を有することを特徴とする請求項１３に記載の発振器の
ノイズ除去回路。 - 【請求項１５】 前記第１インバータが、ＰＭＯＳ型
トランジスタ及びＮＭＯＳ型トランジスタを含む相補型
ＭＯＳインバータからなり、 前記第２インバータが、ＰＭＯＳ型トランジスタ及びＮ
ＭＯＳ型トランジスタを含む相補型ＭＯＳインバータか
らなることを特徴とする請求項１４に記載の発振器のノ
イズ除去回路。 - 【請求項１６】 前記シュミットトリガ回路が、 前記デューティ調整可能な方形波発生器から出力された
ノイズが含まれた前記デューティ調整済み方形波信号を
積分して積分済み信号を出力する積分器と、 その入力端子が前記積分器の出力端子に接続されて、前
記積分器からの前記積分済み信号を反転して反転信号を
出力するインバータと、 その入力端子が前記インバータの出力端子に接続されて
いると共に、その出力端が前記インバータの入力端子に
接続されており、前記インバータからの前記反転信号を
前記インバータにフィードバックするフィードバックイ
ンバータとを有することを特徴とする請求項１３に記載
の発振器のノイズ除去回路。 - 【請求項１７】 前記積分器が、 ＰＭＯＳ型トランジスタ及びＮＭＯＳ型トランジスタで
構成されて、前記デューティ調整可能な方形波発生器か
ら供給されたノイズが含まれた前記デューティ調整済み
方形波信号を反転及び積分して第１反転信号を出力する
第１相補型ＭＯＳ積分器と、 ＰＭＯＳ型トランジスタ及びＮＭＯＳ型トランジスタで
構成されて、前記第１相補型ＭＯＳ積分器からの前記第
１反転号を反転及び積分する第２相補型ＭＯＳ積分器と
を有し、 前記インバータが、ＰＭＯＳ型トランジスタ及びＮＭＯ
Ｓ型トランジスタで構成された第１相補型ＭＯＳインバ
ータを有し、 前記フィードバックインバータが、ＰＭＯＳ型トランジ
スタ及びＮＭＯＳ型トランジスタで構成された第２相補
型ＭＯＳインバータを有することを特徴とする請求項１
６に記載の発振器のノイズ除去回路。 - 【請求項１８】 前記第１及び第２相補型ＭＯＳ積分
器、第１相補型ＭＯＳインバータ、及び前記第２相補型
ＭＯＳインバータの各々のＰＭＯＳ型トランジスタ及び
ＮＭＯＳ型トランジスタのドレイン電極とソース電極と
の間のチャネル長さが、そのチャネル幅より長いことを
特徴とする請求項１７に記載の発振器のノイズ除去回
路。 - 【請求項１９】 前記第２相補型ＭＯＳインバータの
抵抗の値が、前記第１及び第２相補型ＭＯＳ積分器の抵
抗の値より大きいことを特徴とする請求項１７に記載の
発振器のノイズ除去回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-60669 | 1996-11-30 | ||
| KR1019960060669A KR19980041366A (ko) | 1996-11-30 | 1996-11-30 | 발진기의 노이즈 제거 회로 |
| KR1996-60671 | 1996-11-30 | ||
| KR1019960060671A KR19980041368A (ko) | 1996-11-30 | 1996-11-30 | 발진기의 노이즈 제거 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163829A true JPH10163829A (ja) | 1998-06-19 |
Family
ID=26632323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9060714A Pending JPH10163829A (ja) | 1996-11-30 | 1997-03-14 | 発振器のノイズ除去回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5869978A (ja) |
| EP (1) | EP0845862A3 (ja) |
| JP (1) | JPH10163829A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438257B1 (en) | 1998-07-02 | 2002-08-20 | Nippon Telegraph And Telephone Corporation | Small capacitance change detection device |
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| US6433602B1 (en) * | 2000-08-30 | 2002-08-13 | Lattice Semiconductor Corp. | High speed Schmitt Trigger with low supply voltage |
| US6434061B1 (en) * | 2000-08-31 | 2002-08-13 | Micron Technology, Inc. | Circuit configuration for enhancing performance characteristics of fabricated devices |
| JP2002190723A (ja) * | 2000-12-20 | 2002-07-05 | Nippon Precision Circuits Inc | 発振制御回路 |
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| US7409659B2 (en) * | 2004-11-12 | 2008-08-05 | Agere Systems Inc. | System and method for suppressing crosstalk glitch in digital circuits |
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| US5184032A (en) * | 1991-04-25 | 1993-02-02 | Texas Instruments Incorporated | Glitch reduction in integrated circuits, systems and methods |
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| JPH0750524A (ja) * | 1993-08-06 | 1995-02-21 | Rohm Co Ltd | マイクロコンピュータシステム |
| US5563532A (en) * | 1994-01-24 | 1996-10-08 | Advanced Micro Devices, Inc. | Double filtering glitch eater for elimination of noise from signals on a SCSI bus |
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1997
- 1997-03-12 EP EP97104095A patent/EP0845862A3/en not_active Withdrawn
- 1997-03-14 JP JP9060714A patent/JPH10163829A/ja active Pending
- 1997-03-20 US US08/822,090 patent/US5869978A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438257B1 (en) | 1998-07-02 | 2002-08-20 | Nippon Telegraph And Telephone Corporation | Small capacitance change detection device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5869978A (en) | 1999-02-09 |
| EP0845862A2 (en) | 1998-06-03 |
| EP0845862A3 (en) | 2000-02-23 |
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