JPS5915567B2 - Ｃｍｏｓのシュミット回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、ＣＭＯＳインバータを縦続接続して構成され
るシュミット回路に関する。

フリップフロップ回路、シフトレジスタ回路或いはカウ
ンク回路等は、クロックの立上りまたは立下りで動作す
るが、クロック波形がなまって立上り時間または立下り
時間が犬になると誤動作の恐れがでてくる。

この様な場合にはクロックを整形して急峻な立上り、立
下り特性を有する波形に変換するのが通例である。

波形整形回路としてはシュミット回路がよく用いられる
。

クロック入力に限らず、入力マージンの大きい入力が欲
しい場合もあるが、シュミット回路はこの入力マージン
の増大にも利用され、基本構成はインバータを２個直列
に接続し、これらに帰還抵抗を設けてなる。

第１図ａにそのインバータＩＮＶのシンボルを示すが、
入出力特性は同図すに示すように入力がＬレベルのとき
出力はＨレベル、入力がＨレベルのとき出力はＬレベル
である。

ＣＭＯＳインバータの場合、入力マージンを考えて、入
力インバータの閾値電圧をＶＤＤ／ ２にすることが多
いが、以下の議論でも、その様に仮定する。

単なるインパークはヒステリシスが無く、立上りおよび
立下り共に同一の閾値電圧ｖＴでＨ，Ｌ反転を行なう。

シュミット回路は第２図Ｃに示すようににれはＮ３点の
電位関係を示すものであり、出力ＯＵＴのＨ１Ｌ関係は
この逆）ヒステリシスを持つもので、その基本構成を第
２図ａに示す。

同図でＲｓは入力抵抗（信号源インピーダンスも含む）
、■Ｎｖ２゜ＩＮ■３はＣＭＯＳインバータであり、こ
れらは直列に接続される。

そして、インバータ■ＮＶ３の出力端Ｎ２からインバー
タ■ＮＶ２の入力端Ｎ１ヘフイードバツク抵抗Ｒｆが接
続されて、シュミット回路が構成される。

このシュミット回路はインバータ１ＮＶ２．ＩＮ■３が
２段縦続接続されるので、定常状態における入出力レベ
ルは等しい。

電位関係はＮ１ ＋ Ｎ２点共にＯｖであるとすれば、
Ｎ３点は電源電圧ＶＤＤとなる。

第２図ａの回路は等制約に同図すのようになる。

即ちＣＭＯＳインバータの入力抵抗は無限大としてよく
、出力抵抗はオン側のｐまたはｎチャネルＦＥＴの等価
抵抗Ｒ１に等しいので入力端ＩＮから見るとＲｓ、Ｒ４
，Ｒｉの直列接続回路となる。

なお等価抵抗Ｒ０は、Ｒ１〈Ｒｆなのでここでは無視す
る。

入力ＩＮがＯ■からＶＤＤに変化する過程で、成る電圧
ＶＵＴに達すると、インバータ１Ｎ■２．■ＮＶ３は反
転する。

ＶＵＴはＮ１点をＶＤＤ／２（このとき■ＮＶ２が反転
する）にする！圧であり、アンバースレッショールド電
圧と呼ばれる。

このＶＵＴは抵抗Ｒｓに流れる電流をｉとすると の関係にある。

であるから、両式からｉを消去すると となる。

これとは逆に入力ＩＮが爾りから０■に変化する場合に
は入力ＩＮがＶＬＴ（ロワースレッショールド電圧）に
達するとＮ１点はＶＤＤ／２となる。

このときは出力ＯＵＴの電圧の方が高く、抵抗Ｒに流れ
る電流ｉの方向は逆になるのでが成立し、（２Ｘ４）式
から となる。

第２図Ｃはこれ、つまりシュミット接続されたインバー
タＩＮＶ、、の入出力関係を示したものである。

シュミット幅（ヒステリシス幅） ＶＨはＶＵＴとＶＬ
Ｔの差であるから、（３Ｘ５）式よりとなる。

（６）式から明らかなように従来のシュミット回路では
、シュミット幅ｖＨが入力抵抗つまり信号源インピーダ
ンスＲｓに依存する。

従って、入力信号源インピーダンスが変化するとシュミ
ット幅ｖＨが変化するという欠点がある。

また（６）式のｖＨは電源電圧ＶＤＤに対する依存性も
高いので、ＶＤＤによらず常に一定のｖＨを保つことが
望まれる用途には適さない。

本発明は、上記した点に鑑みてなされたもので、信号源
インピーダンスに依存しないヒステリシス幅を持つシュ
ミット回路を提供しようとするものである。

本発明のＣＭＯＳシュミット回路は、ＣＭＯＳインバー
タを３段縦続接続すると共に第３段のインバータの出力
端から第２段のインバータの入力端へ、ｐチャネルＭＯ
８Ｉ−ランジスタとｎチャネルＭＯＳトランジスタの並
列回路からなるフィードバック抵抗素子を接続し、更に
該ｎチャネルＭＯＳトランジスタのゲートを電源高電位
側へそして該ｐチャネルＭＯ８）ランジスタのゲートを
電源低電位側へ接続したことを特徴とするものであるが
、以下図示の実施例を参照しながらこれを詳細に説明す
る。

第３図は信号源インピーダンスに依存しないヒステリシ
ス幅を持つシュミット回路を示し、ＣＭＯ８（相補助Ｍ
Ｏ８）インバータＩＮＶ１〜１ＮＶ３を縦続接続すると
共に、第３段のインバータ■ＮＶ３の出力端Ｎ１３と第
２段のインバータＩＮＶ２の入力端Ｎ１、との間に純抵
抗からなるフィードバック抵抗Ｒｆを接続してシュミッ
ト回路を構成する。

第１段のインバータＩＮＶ１に入力ＩＮが導ひかれ、第
２段のインバータ■Ｎ■２の出力端Ｎ１□から入力と同
位相のシュミットＯＵＴが取り出される。

第４図は第３図のインバータＩＮＶ、とその後段の一部
を等測的に示したもので、インバータＩＮＶ、はｐチャ
ネルＭＯＳトランジスタＱｐとｎチャネルＭＯＳトラン
ジスタＱＮからなり、各ゲートに共通に入力ＩＮが印加
され、抵抗Ｒ４，ＲｐＱは第２図すのＲ４，Ｒ，と同じ
である。

ＩＤＰ 、ＩＤＮはトランジスタＱＰ、ＱＮのドレイン
電流である。

なおインバータ■Ｎ■２，１ＮＶ３もインバータＩＮＶ
、と同様の構成である。

Ｒ，ｐｃはインバータＩＮＶ３におけるｎチャネルＭＯ
Ｓトランジスタのオン抵抗であり、後述のように同ｎチ
ャネルＭＯ８）ランジスタのオン抵抗はＲＮＯで示す。

節点Ｎｌｌの電圧を受ける第２段のインバータ■Ｎ■２
のスレッショールド電圧は他のそれと同様に■ＤＤ／２
とする。

この第３図の回路で、入力ＩＮがＯ■とすればＮ１ｔ
＝ＶＤＤ＋Ｎｔ２＝ＶＳＳ、 Ｎ＋ａ−、ＶＤＤである
。

この状態からＩＮがＶＤＤへ向けて上昇するとＮｌ１点
の電位はＶＤＤからＶｓｓ（−０Ｖ）へ向けて下降する
が、Ｎ１、点の電位はインバータＩＮＶ１の出力状態の
みでは決定されない。

これは、インバータＩＮＶ３のｐチャネルトランジスタ
（図示せず）のオン抵抗ＲＰＣとフィードバック抵抗Ｒ
ｆを通して節点Ｎ１１から電流が流出するからである。

この影響を第４図ではεで表わしており、インバータＩ
ＮＶ２の反転直前の節点Ｎ１、の電圧は（ＶＤＤ／ ２
ε）とした。

同図で入力ＩＮがＶＵＴ付近では、インバータＩＮＶ１
のｐチャネルトランジスタＱＰおよびｎチャネルトラン
ジスタＱＮに飽和領域にあるき考えられ下式（８Ｘ９）
が満たされる。

又、キルヒホッフの法則から（１０）式も満たされる。

先ずｐチャネルトランジスタＱＰとｎチャネルトランジ
スタＱＮが共に飽和領域にあるための条件は である。

但し、ＶＴＰ、ＶＴＮはそれぞれｐチャネルトランジス
タＱｐのスレッショールド電圧、およびｎチャネルトラ
ンジスタＱＮのスレッショールド電圧である。

飽和領域でのｎチャネルトランジスタＱＮｓおよびｐチ
ャネルトランジスタＱｐの電流特性は で表され、またキルヒホッフの法則から が成り立つ。

但し、〈ＶＤＤなのでεは無視した。トランジスタＱｐ
、ＱＮのβをそれぞれβＰ、βＮとし、且つ計算を簡
略化するためにβＮ−βｐ、ｖ’ｒＮ−−ｖＴＰと仮定
して（８Ｘ９）式を（１０）式に代入するとが得られる
。

同様にしてロワースレッショールド電圧ＶＬＴについて
も が成り立つ。

但し、ＲＮＯはインバータ１Ｎｖ３のｎチャネルトラン
ジスタ（図示せず）のオン抵抗である。

インバータ１ＮＶ３のｐチャネルトランジスタとｎチャ
ネルトランジスタのオン抵抗ＲＰＯＲＮＯが等しいと仮
定すると、このシュミット回路のヒステリシス幅ｖＨは となる。

（１５）式において、βＮは電源ＶＤＤに依存しＶＴＮ ないし、また（１＋ｖＤＤ−２ｖＴＮ）の項もＶＤＤが
比較的高い場合にはその依存性は少ない。

又、一般にＲｆはＲＮｃよりかなり大きい値をとるので
（Ｒｆ＋ＲＮｃ）の項もＶＤＤの依存性は少ない。

従って、ｖＨは概ねＶＤＤ値に関わらず、一定値を得る
傾向を示す。

以上の計算式にパラメータ値を代入して得た計算値と実
験結果を第５図に示す。

パラメータ値としては、βＮ−６５μｖ／Ｖ 、 ＶＴ
Ｎ ＝ １．２５ Ｖ 。

Ｒ４＝２３にΩ、 ＲＮＯ（ＶＤＤ＝ ５ Ｖ ） −
２にΩをとり、破線曲線Ｃ１が計算値で、実線曲線Ｃ２
が実験値である。

尚、各種パラメータの関係、例えばインバータＩＮＶ１
のＶＴＨ−ＶＴＰ、βＮ−βＰ等を仮定したが、これら
は使用目的に応じて変更できる。

上記実施例では（１９式から明らかなように第２図の入
力抵抗Ｒｓに相当する要因がないので信号源インピーダ
ンスが変化してもヒステリシス幅ｖＨが変化することは
ない。

また上述したように電源電圧ＶＤＤに対する依存性も低
い。

シュミット回路は使用目的によってｖＨの電源電圧依存
性の低い上記実施例のような構成が好ましいこともあれ
ば、一方ではノイズの影響を低減するためにｖＨが電源
電圧ＶＤＤに応じて変化する特性を有することも要求さ
れる。

第６図は後者の要求に応える本発明の実施例である。

この実施例は第３図のフィードバック抵抗ＲｆをＭＯ８
Ｉ−ランジスクからなる抵抗素子ＭＯ８Ｒに置き換えた
ものである。

この抵抗素子ＭＯ８Ｒは第７図に示すようにｐチャネル
ＭＯ８）ランジスタＱｐ′とｎチャネルＭＯＳトランジ
スタＱＮ’とを並列接続したもので、これらのソース、
ドレイン間が節点Ｎｉｌ Ｔ Ｎ１３間に挿入される。

トランジスタＱｐ’のゲートは接地され（この接地は電
源の低電位側端子を意味し、負電圧の場合もある）、ト
ランジスタＱＮ’のゲートは電源ＶＤＤに接続されるの
で、ＶＤＤが変化するとフィードバック抵抗（Ｊに相当
）は変化する。

こうして、本例のフィードバック抵抗はＶＤＤの関数で
あり、ＶＤＤが高くなると該抵抗は小さくなりその逆も
成り立つが、これを同様にＲｆで表わせば（７）〜（１
４）式が成り立つ。

そしてＲＰ’”＝ＲＮ’ 、ＲＰＣ＝ＲＮＯとすればα
ω式が成り立つ。

本例においても、（１５）式のβＮはＶＤＤに依存しな
い。

また同式の項はＶＤＤが高くなるにつれて１に近づく。

そして（Ｒｆ＋ＲＰＣ）の項はＭＯＳトランジスタのオ
ン抵抗であるから電源電圧ＶＤＤに反比例し、従って第
６図の構成のシュミット回路ではそのヒステリシス幅ｖ
Ｈは信号源インピーダンスには依存しないが、電源電圧
ＶＤＤに比例して変化する。

第８図はこの特性を示したものである。

各パラメータ値は第５図と異なり、ｖＴＮ−１，２５■
、βＮ−６５μＶ／Ｖ 、 ＲＮＯ（ＶＤＤ＝ ５Ｖ）
−２にΩ、 Ｒｆ （ＶＤＤ −５Ｖ）＝４０にΩとし
た。

破線特性Ｃ３が計算値で、実線特性Ｃ４が実験値である
。

このようにｖＨがＶＤＤに比例して増えることは使用電
源電圧範囲が広いＣＭＯ８にとって有益である。

つまり、一般にＶＤＤが高くなるにつれクロックの立上
り時間又は立下り時間による回路の誤動作は起りやすい
ので、これを防ぐためにはヒステリシス幅ｖＨもそれに
従って広いことが要求されるからである。

又、入力ノイズマージンがＶＤＤに比例して増えるので
、この点からも有益である。

以上述べたように本発明によれば、信号源インピーダン
スによらず常にヒステリシス幅を一定に保ち得るので、
フリップフロップ回路等を駆動する際の波形整形回路等
として好適である。

またヒステリシス幅が電源電圧に比例するので使用電源
電圧範囲が広いＣＭＯＳシュミット回路に好適である。

又ＲｆはＭＯ８抵抗の場合は勿論、純抵抗の場合も、不
純物拡散抵抗によって構成できるのでＣＭＯ８ＩＣにも
応用可能である。

【図面の簡単な説明】 第１図ａ＋ｂは簡易な波形整形回路としてのインバータ
を示す回路図およびその入出力特性図、第２図ａ、ｂ、
ｃは従来のシュミット回路を示す回路図、等価回路図お
よび入出力特性図、第３図は信号源インピーダンスに依
存しないヒステリシス幅を持つシュミット回路を示す回
路図、第４図は第３図の要部等価回路図、第５図は第３
図のシュミット回路におけるヒステリシス幅の電源電圧
依存性を示す特性図、第６図は本発明の実施例を示す回
路図、第７図は第６図の具体的な回路図、第８図は第６
図のシュミット回路におけるヒステリシス幅の電源電圧
依存性を示す特性図である。 図中、１Ｎ■１．■ＮＶ２．ＩＮＶ３はＣＭＯＳインバ
ータ、ＭＯ８ＲはＭＯＳトランジスタによるフィードバ
ッグ抵抗素子である。

Claims (1)

【特許請求の範囲】
1. Ｉ ＣＭＯＳインバータを３段縦続接続すると共に第
   ３段のインバータの出力端から第２段のインバータの入
   力端へ、ｎチャネルＭＯＳトランジスタとｎチャネルＭ
   ＯＳトランジスタの並列回路からなるフィードバック抵
   抗素子を接続し、更に該ｎチャネルＭＯ８）ランジスタ
   のゲートを電源高電位側へそして該ｎチャネルＭＯＳト
   ランジスタのゲートを電源低電位側へ接続したことを特
   徴とするＣＭＯ８のシュミット回路。